JPH0964365A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0964365A JPH0964365A JP21174195A JP21174195A JPH0964365A JP H0964365 A JPH0964365 A JP H0964365A JP 21174195 A JP21174195 A JP 21174195A JP 21174195 A JP21174195 A JP 21174195A JP H0964365 A JPH0964365 A JP H0964365A
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- Japan
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- insulating film
- semiconductor layer
- layer
- insulation film
- film layer
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【課題】ゲート絶縁膜堆積後に、ゲート絶縁膜の堆積温
度よりも高い温度で熱アニールを行なうことにより、半
導体層の膜質及び半導体層／ゲート絶縁膜の界面特性を
改善し、高性能・高信頼性を有する薄膜トランジスタを
提供する。 【解決手段】下地ＳｉＯ2 膜１２を堆積したガラス基板
１１上に非晶質シリコン半導体層を堆積した後、脱水素
処理を行いレーザー結晶化にて多結晶シリコン層１３と
する。ＳｉＯ2 からなる第１の絶縁膜層（ゲート絶縁
膜）１４を堆積し、６００℃、２時間の熱アニールを行
う。続いて、Ｔａゲート電極１５を形成した後、多結晶
シリコン層１３にＰ+イオンなどを注入してソース・ド
レイン領域を形成する。ＳｉＯ2 からなる第２の絶縁膜
層（層間絶縁膜）１６を堆積した後、多結晶シリコン層
１３に対して水素プラズマ処理を行い、コンタクトホー
ルを開口した後、ソース・ドレイン電極１７を形成す
る。
度よりも高い温度で熱アニールを行なうことにより、半
導体層の膜質及び半導体層／ゲート絶縁膜の界面特性を
改善し、高性能・高信頼性を有する薄膜トランジスタを
提供する。 【解決手段】下地ＳｉＯ2 膜１２を堆積したガラス基板
１１上に非晶質シリコン半導体層を堆積した後、脱水素
処理を行いレーザー結晶化にて多結晶シリコン層１３と
する。ＳｉＯ2 からなる第１の絶縁膜層（ゲート絶縁
膜）１４を堆積し、６００℃、２時間の熱アニールを行
う。続いて、Ｔａゲート電極１５を形成した後、多結晶
シリコン層１３にＰ+イオンなどを注入してソース・ド
レイン領域を形成する。ＳｉＯ2 からなる第２の絶縁膜
層（層間絶縁膜）１６を堆積した後、多結晶シリコン層
１３に対して水素プラズマ処理を行い、コンタクトホー
ルを開口した後、ソース・ドレイン電極１７を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法に関し、特に液晶などを用いたアクティブマ
トリックス方式の表示装置に用いる薄膜トランジスタに
関する。
の製造方法に関し、特に液晶などを用いたアクティブマ
トリックス方式の表示装置に用いる薄膜トランジスタに
関する。
【０００２】
【従来の技術】アクティブマトリックス方式の液晶ディ
スプレイの開発は、近年、画素を駆動するドライバを同
一基板上に内蔵することにより、低コスト化と高精細化
を図る方向に進んでいる。このため、半導体材料として
は、非晶質シリコン（Amorphous silicon：略してａ−
Ｓｉ）よりもキャリア移動度が大きい多結晶シリコン
（Polycrystalline silicon：略してｐ−Ｓｉ）を用い
たプロセス開発が活発に行われている。なかでも、固相
結晶化ｐ−Ｓｉと熱酸化ゲート絶縁膜を採用して１００
０℃以上の高温プロセスで作製したｐ−Ｓｉ薄膜トラン
ジスタ（Thin Film Transistor：略してＴＦＴ）は、す
でにビデオカメラのビューファインダーなどに実用化さ
れている。しかしながら、上記ｐ−ＳｉＴＦＴは１００
０℃以上の高温プロセスに耐え得る高価な石英基板を使
用しなければならないため、コストや歩留まりの点から
大画面化を図ることが非常に困難になっている。そこ
で、プロセス最高温度をａ−ＳｉＴＦＴ並の４５０℃以
下に下げて、大面積で安価なガラス基板の使用を可能と
する低温プロセスのｐ−ＳｉＴＦＴの開発が行われてい
る。
スプレイの開発は、近年、画素を駆動するドライバを同
一基板上に内蔵することにより、低コスト化と高精細化
を図る方向に進んでいる。このため、半導体材料として
は、非晶質シリコン（Amorphous silicon：略してａ−
Ｓｉ）よりもキャリア移動度が大きい多結晶シリコン
（Polycrystalline silicon：略してｐ−Ｓｉ）を用い
たプロセス開発が活発に行われている。なかでも、固相
結晶化ｐ−Ｓｉと熱酸化ゲート絶縁膜を採用して１００
０℃以上の高温プロセスで作製したｐ−Ｓｉ薄膜トラン
ジスタ（Thin Film Transistor：略してＴＦＴ）は、す
でにビデオカメラのビューファインダーなどに実用化さ
れている。しかしながら、上記ｐ−ＳｉＴＦＴは１００
０℃以上の高温プロセスに耐え得る高価な石英基板を使
用しなければならないため、コストや歩留まりの点から
大画面化を図ることが非常に困難になっている。そこ
で、プロセス最高温度をａ−ＳｉＴＦＴ並の４５０℃以
下に下げて、大面積で安価なガラス基板の使用を可能と
する低温プロセスのｐ−ＳｉＴＦＴの開発が行われてい
る。
【０００３】これまでの技術として、ガラス基板上にレ
ーザーアニール法などにより結晶化ｐ−Ｓｉを形成した
後、減圧ＣＶＤ法（ＬＰＣＶＤ法）、常圧ＣＶＤ法（Ａ
ＰＣＶＤ法）、またはプラズマＣＶＤ法（Ｐ−ＣＶＤ
法）などによりゲート絶縁膜を堆積することで、プロセ
スの低温化を図る試みがなされている。
ーザーアニール法などにより結晶化ｐ−Ｓｉを形成した
後、減圧ＣＶＤ法（ＬＰＣＶＤ法）、常圧ＣＶＤ法（Ａ
ＰＣＶＤ法）、またはプラズマＣＶＤ法（Ｐ−ＣＶＤ
法）などによりゲート絶縁膜を堆積することで、プロセ
スの低温化を図る試みがなされている。
【０００４】また特開平４−３６４７８３号公報には、
液晶駆動用素子の製造において、ａ−Ｓｉ層に酸素また
は窒素をイオン注入することによりａ−Ｓｉ層の下層に
絶縁膜層を形成し、ａ−Ｓｉ層を素子形成層として用
い、絶縁膜層をゲート絶縁層として用いる技術が提案さ
れている。さらに、絶縁膜層を形成した後、熱処理を行
ってａ−Ｓｉ層の再結晶化を図るとともにゲート絶縁層
／素子形成層の界面特性の改善が図られている。
液晶駆動用素子の製造において、ａ−Ｓｉ層に酸素また
は窒素をイオン注入することによりａ−Ｓｉ層の下層に
絶縁膜層を形成し、ａ−Ｓｉ層を素子形成層として用
い、絶縁膜層をゲート絶縁層として用いる技術が提案さ
れている。さらに、絶縁膜層を形成した後、熱処理を行
ってａ−Ｓｉ層の再結晶化を図るとともにゲート絶縁層
／素子形成層の界面特性の改善が図られている。
【０００５】さらに、特開平３−２１９６３２号公報
は、絶縁膜形成用ガス雰囲気の反応炉内で基板を熱処理
して基板に絶縁膜を形成する方法において、絶縁膜形成
後に反応炉内を反応性ガス雰囲気とし、絶縁膜を形成し
た基板をその雰囲気内で加熱処理する技術を提案してい
る。
は、絶縁膜形成用ガス雰囲気の反応炉内で基板を熱処理
して基板に絶縁膜を形成する方法において、絶縁膜形成
後に反応炉内を反応性ガス雰囲気とし、絶縁膜を形成し
た基板をその雰囲気内で加熱処理する技術を提案してい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
方法で作製したｐ−ＳｉＴＦＴは高いキャリア移動度が
得られる反面、リーク電流及び閾値電圧に関しては１０
００℃以上の高温プロセスで作製したｐ−ＳｉＴＦＴの
特性に比べて劣っている。これは、レーザー結晶化で作
製したｐ−Ｓｉの膜質及びｐ−Ｓｉに起因するｐ−Ｓｉ
／ゲート絶縁膜界面の特性が１０００℃以上の高温プロ
セスで作製したｐ−ＳｉＴＦＴに比べて非常に劣ってい
るためと考えられる。また、この問題はＴＦＴの信頼性
に大きく関わってくるため、高い信頼性が要求されるド
ライバ内蔵を考えた場合、特に重要な課題になってく
る。
方法で作製したｐ−ＳｉＴＦＴは高いキャリア移動度が
得られる反面、リーク電流及び閾値電圧に関しては１０
００℃以上の高温プロセスで作製したｐ−ＳｉＴＦＴの
特性に比べて劣っている。これは、レーザー結晶化で作
製したｐ−Ｓｉの膜質及びｐ−Ｓｉに起因するｐ−Ｓｉ
／ゲート絶縁膜界面の特性が１０００℃以上の高温プロ
セスで作製したｐ−ＳｉＴＦＴに比べて非常に劣ってい
るためと考えられる。また、この問題はＴＦＴの信頼性
に大きく関わってくるため、高い信頼性が要求されるド
ライバ内蔵を考えた場合、特に重要な課題になってく
る。
【０００７】本発明は、上記従来の課題を解決するもの
で、良好な膜質のｐ−Ｓｉと安定なｐ−Ｓｉ／ゲート絶
縁膜の界面特性を得ることで、高性能・高信頼性を有す
る薄膜トランジスタを提供することを目的としている。
で、良好な膜質のｐ−Ｓｉと安定なｐ−Ｓｉ／ゲート絶
縁膜の界面特性を得ることで、高性能・高信頼性を有す
る薄膜トランジスタを提供することを目的としている。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の第一の薄膜トランジスタの製造方法は、ガ
ラスからなる透光性基板上に非晶質シリコンからなる半
導体層を形成する工程と、非晶質シリコンからなる半導
体層をレーザーアニールすることにより多結晶シリコン
からなる半導体層とする工程と、多結晶シリコンからな
る半導体層上に第１の絶縁膜層を形成する工程とを少な
くとも有する薄膜トランジスタの製造方法において、第
１の絶縁膜層堆積後に、第１の絶縁膜層の堆積温度より
も高い温度で熱アニールを行い、第１の絶縁膜層をゲー
ト絶縁膜として用いることを特徴とする。ここで熱アニ
ールとは熱処理をいう。
め、本発明の第一の薄膜トランジスタの製造方法は、ガ
ラスからなる透光性基板上に非晶質シリコンからなる半
導体層を形成する工程と、非晶質シリコンからなる半導
体層をレーザーアニールすることにより多結晶シリコン
からなる半導体層とする工程と、多結晶シリコンからな
る半導体層上に第１の絶縁膜層を形成する工程とを少な
くとも有する薄膜トランジスタの製造方法において、第
１の絶縁膜層堆積後に、第１の絶縁膜層の堆積温度より
も高い温度で熱アニールを行い、第１の絶縁膜層をゲー
ト絶縁膜として用いることを特徴とする。ここで熱アニ
ールとは熱処理をいう。
【０００９】次に本発明の第二の薄膜トランジスタの製
造方法は、ガラスからなる透光性基板上に非晶質シリコ
ンからなる半導体層を形成する工程と、非晶質シリコン
からなる半導体層をレーザーアニールすることにより多
結晶シリコンからなる半導体層とする工程と、多結晶シ
リコンからなる半導体層上に第１の絶縁膜層を形成する
工程と、第１の絶縁膜層上に所定の形状の電極を形成す
る工程と、多結晶シリコンからなる半導体層に不純物イ
オンを導入する工程と、電極上に第２の絶縁膜層を形成
する工程とを少なくとも有する薄膜トランジスタの製造
方法において、第２の絶縁膜層堆積後に、第１の絶縁膜
層及び第２の絶縁膜層の堆積温度よりも高い温度で熱ア
ニールを行い、第１の絶縁膜層をゲート絶縁膜として用
いることを特徴とする。
造方法は、ガラスからなる透光性基板上に非晶質シリコ
ンからなる半導体層を形成する工程と、非晶質シリコン
からなる半導体層をレーザーアニールすることにより多
結晶シリコンからなる半導体層とする工程と、多結晶シ
リコンからなる半導体層上に第１の絶縁膜層を形成する
工程と、第１の絶縁膜層上に所定の形状の電極を形成す
る工程と、多結晶シリコンからなる半導体層に不純物イ
オンを導入する工程と、電極上に第２の絶縁膜層を形成
する工程とを少なくとも有する薄膜トランジスタの製造
方法において、第２の絶縁膜層堆積後に、第１の絶縁膜
層及び第２の絶縁膜層の堆積温度よりも高い温度で熱ア
ニールを行い、第１の絶縁膜層をゲート絶縁膜として用
いることを特徴とする。
【００１０】前記構成においては、絶縁膜層を形成する
ときの堆積温度が４５０℃以下であることが好ましい。
また前記構成においては、熱アニールの温度が４００℃
より高く、７００℃以下であることが好ましい。とくに
好ましくは６００℃である。
ときの堆積温度が４５０℃以下であることが好ましい。
また前記構成においては、熱アニールの温度が４００℃
より高く、７００℃以下であることが好ましい。とくに
好ましくは６００℃である。
【００１１】
【発明の実施の形態】前記本発明の第一の製造方法によ
れば、第１の絶縁膜層（ゲート絶縁膜）堆積後に第１の
絶縁膜層（ゲート絶縁膜）の堆積温度よりも高い温度で
熱アニールを行うことで、半導体層（ｐ−Ｓｉ）の粒内
及び粒界の改質及び安定化と、第１の絶縁膜層（ゲート
絶縁膜）の緻密化が図れると同時に、半導体層（ｐ−Ｓ
ｉ）／第１の絶縁膜層（ゲート絶縁膜）の界面特性を良
化させることができる。そしてその結果、先に述べた高
性能・高信頼性を有する薄膜トランジスタを製造するこ
とができる。すなわち、熱アニールによりｐ−Ｓｉの粒
界、粒内の欠陥及びトラップ密度を低減し、ｐ−Ｓｉ／
ゲート絶縁膜の界面準位を低くするとともにゲート絶縁
膜内のＳｉ−Ｏ−Ｓｉ結合の歪みを解消することが可能
となる。
れば、第１の絶縁膜層（ゲート絶縁膜）堆積後に第１の
絶縁膜層（ゲート絶縁膜）の堆積温度よりも高い温度で
熱アニールを行うことで、半導体層（ｐ−Ｓｉ）の粒内
及び粒界の改質及び安定化と、第１の絶縁膜層（ゲート
絶縁膜）の緻密化が図れると同時に、半導体層（ｐ−Ｓ
ｉ）／第１の絶縁膜層（ゲート絶縁膜）の界面特性を良
化させることができる。そしてその結果、先に述べた高
性能・高信頼性を有する薄膜トランジスタを製造するこ
とができる。すなわち、熱アニールによりｐ−Ｓｉの粒
界、粒内の欠陥及びトラップ密度を低減し、ｐ−Ｓｉ／
ゲート絶縁膜の界面準位を低くするとともにゲート絶縁
膜内のＳｉ−Ｏ−Ｓｉ結合の歪みを解消することが可能
となる。
【００１２】また、前記本発明の第二の製造方法によれ
ば、第２の絶縁膜層堆積後に第１の絶縁膜層（ゲート絶
縁膜）及び第２の絶縁膜層の堆積温度よりも高い温度で
熱アニールを行うことで、上記の発明により得られる効
果に加えて、半導体層（ｐ−Ｓｉ）に不純物イオンを導
入するイオンドーピングの工程において発生する半導体
層（ｐ−Ｓｉ）へのダメージを回復させることができる
と同時に、導入した不純物イオンの活性化を行うことが
できる。
ば、第２の絶縁膜層堆積後に第１の絶縁膜層（ゲート絶
縁膜）及び第２の絶縁膜層の堆積温度よりも高い温度で
熱アニールを行うことで、上記の発明により得られる効
果に加えて、半導体層（ｐ−Ｓｉ）に不純物イオンを導
入するイオンドーピングの工程において発生する半導体
層（ｐ−Ｓｉ）へのダメージを回復させることができる
と同時に、導入した不純物イオンの活性化を行うことが
できる。
【００１３】また、絶縁膜層を形成するときの堆積温度
が４５０℃以下である、または熱アニールの温度が４０
０℃より高く、７００℃以下であるという本発明の好ま
しい例によれば、低温プロセスで高信頼性を確保できる
ので、基板のコストや歩留まりの点からも有利な安価で
大面積のガラス基板を使用することができ、例えば本発
明の薄膜トランジスタを用いた半導体装置をアクティブ
マトリックス型液晶表示装置などに応用した場合に、装
置の大画面化を図ることも可能となる。熱アニール以外
の製造工程の実用的温度範囲は４００〜４５０℃であ
る。
が４５０℃以下である、または熱アニールの温度が４０
０℃より高く、７００℃以下であるという本発明の好ま
しい例によれば、低温プロセスで高信頼性を確保できる
ので、基板のコストや歩留まりの点からも有利な安価で
大面積のガラス基板を使用することができ、例えば本発
明の薄膜トランジスタを用いた半導体装置をアクティブ
マトリックス型液晶表示装置などに応用した場合に、装
置の大画面化を図ることも可能となる。熱アニール以外
の製造工程の実用的温度範囲は４００〜４５０℃であ
る。
【００１４】非晶質シリコンからなる半導体層は公知の
プラズマＣＶＤ法、減圧ＣＶＤ法などで形成される。Ｓ
ｉＯ2からなる絶縁膜層はＳｉＨ4とＯ2 を用いた常圧Ｃ
ＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタリ
ング法などにより形成される。
プラズマＣＶＤ法、減圧ＣＶＤ法などで形成される。Ｓ
ｉＯ2からなる絶縁膜層はＳｉＨ4とＯ2 を用いた常圧Ｃ
ＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタリ
ング法などにより形成される。
【００１５】本発明の方法において、多結晶シリコンか
らなる半導体層に不純物イオンを導入する方法は、公知
のイオンドーピング法、イオン注入法などが用いられ
る。導入する不純物イオンはＰ+、Ｂ+などである。
らなる半導体層に不純物イオンを導入する方法は、公知
のイオンドーピング法、イオン注入法などが用いられ
る。導入する不純物イオンはＰ+、Ｂ+などである。
【００１６】
【実施例】以下に、本発明の実施例を図１及び図２を用
いて説明する。図１及び図２はそれぞれ実施例１及び実
施例２を説明するための工程順断面図であり、全図を通
して同一符号は同一対象物を示すものとする。
いて説明する。図１及び図２はそれぞれ実施例１及び実
施例２を説明するための工程順断面図であり、全図を通
して同一符号は同一対象物を示すものとする。
【００１７】（実施例１）透光性基板となる歪点温度６
７０℃のガラス基板１１（サイズ１０ｍｍ直径、厚さ
１．１ｍｍ）上に、下地ＳｉＯ2 膜１２をＳｉＨ4とＯ2
を用いた常圧ＣＶＤ法にて４５０℃で膜厚２００ｎｍ
となるように堆積した後、プラズマＣＶＤ法にて半導体
層となるａ−Ｓｉ：Ｈを２７０℃で膜厚８５ｎｍとなる
ように堆積した。所定の形状にパターニングしたａ−Ｓ
ｉ：Ｈに対して４５０℃、９０分の脱水素処理を行った
後、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用い
て結晶化を行い、ｐ−Ｓｉ１３とした（図１（ａ））。
７０℃のガラス基板１１（サイズ１０ｍｍ直径、厚さ
１．１ｍｍ）上に、下地ＳｉＯ2 膜１２をＳｉＨ4とＯ2
を用いた常圧ＣＶＤ法にて４５０℃で膜厚２００ｎｍ
となるように堆積した後、プラズマＣＶＤ法にて半導体
層となるａ−Ｓｉ：Ｈを２７０℃で膜厚８５ｎｍとなる
ように堆積した。所定の形状にパターニングしたａ−Ｓ
ｉ：Ｈに対して４５０℃、９０分の脱水素処理を行った
後、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用い
て結晶化を行い、ｐ−Ｓｉ１３とした（図１（ａ））。
【００１８】次に、ｐ−Ｓｉ１３上に常圧ＣＶＤ法にて
第１の絶縁膜層となるＳｉＯ2 からなるゲート絶縁膜１
４を４５０℃で膜厚８５ｎｍとなるように堆積した後、
熱処理装置を用いて６００℃、２時間の熱アニールを行
った（図１（ｂ））。さらに、ゲート電極１５となるＴ
ａ膜を膜厚２００ｎｍとなるようにスパッタリングして
所定の形状にパターニングした後、ゲート電極１５をマ
スクとしてｐ−Ｓｉ１３にイオンドーピング法にてＰＨ
3ガスを用いて不純物イオンＰ+などを注入し、半導体層
にソース・ドレイン領域を形成した（図１（ｃ））。次
に、ゲート電極１５上に常圧ＣＶＤ法にて第２の絶縁膜
層となるＳｉＯ2 からなる層間絶縁膜１６を４５０℃で
膜厚２００ｎｍとなるように堆積した後、ｐ−Ｓｉ１３
に対して３００℃、２時間の水素（Ｈ+ ）プラズマ処理
を行った（図１（ｄ））。最後に、コンタクト用ホール
を開口後、ソース・ドレイン電極１７となるＡｌ膜を膜
厚７００ｎｍとなるようにスパッタリングし、所定の形
状にパターニングしてＴＦＴが完成した（図１
（ｅ））。
第１の絶縁膜層となるＳｉＯ2 からなるゲート絶縁膜１
４を４５０℃で膜厚８５ｎｍとなるように堆積した後、
熱処理装置を用いて６００℃、２時間の熱アニールを行
った（図１（ｂ））。さらに、ゲート電極１５となるＴ
ａ膜を膜厚２００ｎｍとなるようにスパッタリングして
所定の形状にパターニングした後、ゲート電極１５をマ
スクとしてｐ−Ｓｉ１３にイオンドーピング法にてＰＨ
3ガスを用いて不純物イオンＰ+などを注入し、半導体層
にソース・ドレイン領域を形成した（図１（ｃ））。次
に、ゲート電極１５上に常圧ＣＶＤ法にて第２の絶縁膜
層となるＳｉＯ2 からなる層間絶縁膜１６を４５０℃で
膜厚２００ｎｍとなるように堆積した後、ｐ−Ｓｉ１３
に対して３００℃、２時間の水素（Ｈ+ ）プラズマ処理
を行った（図１（ｄ））。最後に、コンタクト用ホール
を開口後、ソース・ドレイン電極１７となるＡｌ膜を膜
厚７００ｎｍとなるようにスパッタリングし、所定の形
状にパターニングしてＴＦＴが完成した（図１
（ｅ））。
【００１９】上述の方法でＴＦＴを作製すれば、第１の
絶縁膜層となるゲート絶縁膜１４堆積後に６００℃、２
時間の熱アニールを行うことにより非常に信頼性の高い
ＴＦＴを製造することができる。本発明者の確認によれ
ば、ゲート絶縁膜１４堆積後に熱アニールを行ったＴＦ
Ｔは熱アニールを行っていないＴＦＴと比べて１桁以上
ＴＦＴ寿命が向上した。具体的には、ＡＣ（交流）スト
レス７０００秒印加後（但し、駆動条件はソース・ドレ
イン電極に対する各電圧が０Ｖにおいて、ゲート電極に
対して電圧：±１６Ｖ、周波数：１ＭＨｚ、デューティ
ー（Duty）：５０％）の薄膜トランジスタの移動度の変
化率が、従来の方法で製造された薄膜トランジスタでは
３４％であったのに対して、本実施例の薄膜トランジス
タでは５％であった。これは熱アニールによりｐ−Ｓｉ
の膜質及びｐ−Ｓｉ／ゲート絶縁膜の界面特性が大幅に
改善されたと同時に、ゲート絶縁膜の緻密化を図ること
ができたためと推定される。なお、本実施例ではゲート
絶縁膜堆積後の熱アニール時間を２時間としたが、本発
明者の確認実験によれば、２４時間の熱アニールでも実
施例１と同様の効果が得られ、さらに、２４時間までの
熱アニールでは１〜４時間の熱アニールが最も効果が大
きいことが確認されている。また、ゲート絶縁膜１４の
堆積温度以上の温度範囲で、発明者らのアニールで同様
の効果が認められたが、上限に関してはガラス基板の歪
点が関係し、本実施例では７００℃弱であった。
絶縁膜層となるゲート絶縁膜１４堆積後に６００℃、２
時間の熱アニールを行うことにより非常に信頼性の高い
ＴＦＴを製造することができる。本発明者の確認によれ
ば、ゲート絶縁膜１４堆積後に熱アニールを行ったＴＦ
Ｔは熱アニールを行っていないＴＦＴと比べて１桁以上
ＴＦＴ寿命が向上した。具体的には、ＡＣ（交流）スト
レス７０００秒印加後（但し、駆動条件はソース・ドレ
イン電極に対する各電圧が０Ｖにおいて、ゲート電極に
対して電圧：±１６Ｖ、周波数：１ＭＨｚ、デューティ
ー（Duty）：５０％）の薄膜トランジスタの移動度の変
化率が、従来の方法で製造された薄膜トランジスタでは
３４％であったのに対して、本実施例の薄膜トランジス
タでは５％であった。これは熱アニールによりｐ−Ｓｉ
の膜質及びｐ−Ｓｉ／ゲート絶縁膜の界面特性が大幅に
改善されたと同時に、ゲート絶縁膜の緻密化を図ること
ができたためと推定される。なお、本実施例ではゲート
絶縁膜堆積後の熱アニール時間を２時間としたが、本発
明者の確認実験によれば、２４時間の熱アニールでも実
施例１と同様の効果が得られ、さらに、２４時間までの
熱アニールでは１〜４時間の熱アニールが最も効果が大
きいことが確認されている。また、ゲート絶縁膜１４の
堆積温度以上の温度範囲で、発明者らのアニールで同様
の効果が認められたが、上限に関してはガラス基板の歪
点が関係し、本実施例では７００℃弱であった。
【００２０】（実施例２）実施例１と同じ工程について
は説明は省略する。実施例２では、レーザー照射により
ｐ−Ｓｉ半導体層１３を形成したのち第１の絶縁膜層と
なるＳｉＯ2 からなるゲート絶縁膜１４を堆積した後、
熱アニールは行わなかった（図２（ａ））。次に実施例
１と同様にゲート電極１５の上からイオンドーピングを
行った後、第２の絶縁膜層となるＳｉＯ2 からなる層間
絶縁膜１６を４５０℃で膜厚２００ｎｍとなるように堆
積し、熱処理装置を用いて６００℃、２時間の熱アニー
ルを行った（図２（ｂ））。続いて、ｐ−Ｓｉ１３に対
して３００℃、２時間の水素（Ｈ+ ）プラズマ処理を行
った（図２（ｃ））。その後、実施例１と同様にＴＦＴ
を完成させた。
は説明は省略する。実施例２では、レーザー照射により
ｐ−Ｓｉ半導体層１３を形成したのち第１の絶縁膜層と
なるＳｉＯ2 からなるゲート絶縁膜１４を堆積した後、
熱アニールは行わなかった（図２（ａ））。次に実施例
１と同様にゲート電極１５の上からイオンドーピングを
行った後、第２の絶縁膜層となるＳｉＯ2 からなる層間
絶縁膜１６を４５０℃で膜厚２００ｎｍとなるように堆
積し、熱処理装置を用いて６００℃、２時間の熱アニー
ルを行った（図２（ｂ））。続いて、ｐ−Ｓｉ１３に対
して３００℃、２時間の水素（Ｈ+ ）プラズマ処理を行
った（図２（ｃ））。その後、実施例１と同様にＴＦＴ
を完成させた。
【００２１】上述の方法でＴＦＴを作製すれば、第２の
絶縁膜層となる層間絶縁膜１６堆積後に６００℃、２時
間の熱アニールを行うことにより非常に信頼性の高いＴ
ＦＴを製造することができる。本発明者の確認によれ
ば、層間絶縁膜１６堆積後に熱アニールを行ったＴＦＴ
は熱アニールを行っていないＴＦＴと比べて実施例１と
同様に１桁以上ＴＦＴ寿命が向上した。これは熱アニー
ルによりｐ−Ｓｉの膜質及びｐ−Ｓｉ／ゲート絶縁膜の
界面特性が大幅に改善されたと同時に、ゲート絶縁膜の
緻密化を図ることができたためと推定される。さらに、
半導体層（ｐ−Ｓｉ）に不純物イオンを注入するイオン
ドーピングの工程において発生する半導体層（ｐ−Ｓ
ｉ）へのダメージを回復させることができると同時に、
注入した不純物イオンの活性化を行うこともできる。な
お、本実施例ではゲート絶縁膜堆積後の熱アニール時間
を２時間としたが、実施例１と同様に２４時間の熱アニ
ールでも実施例２と同様の効果が得られ、さらに、２４
時間までのアニールでは１〜４時間の熱アニールで最も
大きな効果が得られる。なお、以上の実施例では、半導
体層の形成にＰＣＶＤ法を用いたが、これをＬＰＣＶＤ
法としても同様の効果が認められる。
絶縁膜層となる層間絶縁膜１６堆積後に６００℃、２時
間の熱アニールを行うことにより非常に信頼性の高いＴ
ＦＴを製造することができる。本発明者の確認によれ
ば、層間絶縁膜１６堆積後に熱アニールを行ったＴＦＴ
は熱アニールを行っていないＴＦＴと比べて実施例１と
同様に１桁以上ＴＦＴ寿命が向上した。これは熱アニー
ルによりｐ−Ｓｉの膜質及びｐ−Ｓｉ／ゲート絶縁膜の
界面特性が大幅に改善されたと同時に、ゲート絶縁膜の
緻密化を図ることができたためと推定される。さらに、
半導体層（ｐ−Ｓｉ）に不純物イオンを注入するイオン
ドーピングの工程において発生する半導体層（ｐ−Ｓ
ｉ）へのダメージを回復させることができると同時に、
注入した不純物イオンの活性化を行うこともできる。な
お、本実施例ではゲート絶縁膜堆積後の熱アニール時間
を２時間としたが、実施例１と同様に２４時間の熱アニ
ールでも実施例２と同様の効果が得られ、さらに、２４
時間までのアニールでは１〜４時間の熱アニールで最も
大きな効果が得られる。なお、以上の実施例では、半導
体層の形成にＰＣＶＤ法を用いたが、これをＬＰＣＶＤ
法としても同様の効果が認められる。
【００２２】（参考例１）本参考例は、本発明の薄膜ト
ランジスタを用いた半導体装置の一例としてアクティブ
マトリックス型液晶表示装置に関する。図３は液晶ディ
スプレイ用アクティブマトリックスアレイの一例を示す
平面構成図である。各絵素は図３（ａ）に示すようにｎ
チャネルＴＦＴ３１を用いて作製されており、これに加
えて走査線駆動回路３３及びデータ線駆動回路３４は図
３（ｂ）に示すようにｎチャネルＴＦＴ３１及びｐチャ
ネルＴＦＴ３２を組み合わせたＣ−ＭＯＳ構造により同
一基板上に作製している。ｎチャネルＴＦＴ３１及びｐ
チャネルＴＦＴ３２は、すべて図１に示した製造方法を
用いて作製されているので、走査線駆動回路３３及びデ
ータ線駆動回路３４は高信頼性を確保できる。また、低
温プロセスで高信頼性を確保できるので、安価で大面積
のガラス基板を使用することができ、液晶ディスプレイ
の大画面化を図ることも可能となる。
ランジスタを用いた半導体装置の一例としてアクティブ
マトリックス型液晶表示装置に関する。図３は液晶ディ
スプレイ用アクティブマトリックスアレイの一例を示す
平面構成図である。各絵素は図３（ａ）に示すようにｎ
チャネルＴＦＴ３１を用いて作製されており、これに加
えて走査線駆動回路３３及びデータ線駆動回路３４は図
３（ｂ）に示すようにｎチャネルＴＦＴ３１及びｐチャ
ネルＴＦＴ３２を組み合わせたＣ−ＭＯＳ構造により同
一基板上に作製している。ｎチャネルＴＦＴ３１及びｐ
チャネルＴＦＴ３２は、すべて図１に示した製造方法を
用いて作製されているので、走査線駆動回路３３及びデ
ータ線駆動回路３４は高信頼性を確保できる。また、低
温プロセスで高信頼性を確保できるので、安価で大面積
のガラス基板を使用することができ、液晶ディスプレイ
の大画面化を図ることも可能となる。
【００２３】（参考例２）本参考例は、本発明の薄膜ト
ランジスタを用いた半導体装置の一例としてアクティブ
マトリックス型液晶表示装置に関する。図４は液晶ディ
スプレイ用アクティブマトリックスアレイの一例を示す
平面構成図である。各絵素は図４（ａ）に示すようにｎ
チャネルＴＦＴ４１を用いて作製されており、これに加
えて走査線駆動回路４３及びデータ線駆動回路４４は図
４（ｂ）に示すようにｎチャネルＴＦＴ４１及びｐチャ
ネルＴＦＴ４２を組み合わせたＣ−ＭＯＳ構造により同
一基板上に作製している。ｎチャネルＴＦＴ４１及びｐ
チャネルＴＦＴ４２は、すべて図２に示した製造方法を
用いて作製されているので、参考例３と同様の効果を得
ることができる。
ランジスタを用いた半導体装置の一例としてアクティブ
マトリックス型液晶表示装置に関する。図４は液晶ディ
スプレイ用アクティブマトリックスアレイの一例を示す
平面構成図である。各絵素は図４（ａ）に示すようにｎ
チャネルＴＦＴ４１を用いて作製されており、これに加
えて走査線駆動回路４３及びデータ線駆動回路４４は図
４（ｂ）に示すようにｎチャネルＴＦＴ４１及びｐチャ
ネルＴＦＴ４２を組み合わせたＣ−ＭＯＳ構造により同
一基板上に作製している。ｎチャネルＴＦＴ４１及びｐ
チャネルＴＦＴ４２は、すべて図２に示した製造方法を
用いて作製されているので、参考例３と同様の効果を得
ることができる。
【００２４】
【発明の効果】本発明の製造方法により、半導体層の粒
内及び粒界の改質及び安定化と、絶縁膜層の緻密化が図
られると同時に、半導体層／絶縁膜層の界面特性を良化
させることができるので、高性能・高信頼性を有する薄
膜トランジスタを製造することができる。また、本発明
の製造方法を用いることにより低温プロセスで高信頼性
を確保できるので、薄膜トランジスタを集積化したアク
ティブマトリックスアレイを用いた液晶表示装置などの
作製に安価で大面積のガラス基板を使用することがで
き、液晶ディスプレイの大画面化を図ることも可能とな
る。
内及び粒界の改質及び安定化と、絶縁膜層の緻密化が図
られると同時に、半導体層／絶縁膜層の界面特性を良化
させることができるので、高性能・高信頼性を有する薄
膜トランジスタを製造することができる。また、本発明
の製造方法を用いることにより低温プロセスで高信頼性
を確保できるので、薄膜トランジスタを集積化したアク
ティブマトリックスアレイを用いた液晶表示装置などの
作製に安価で大面積のガラス基板を使用することがで
き、液晶ディスプレイの大画面化を図ることも可能とな
る。
【図１】 本発明の実施例１のＴＦＴの製造方法を示す
工程順断面図
工程順断面図
【図２】 本発明の実施例２のＴＦＴの製造方法を示す
工程順断面図
工程順断面図
【図３】 本発明の参考例１の液晶表示装置を示す平面
構成図
構成図
【図４】 本発明の参考例２の液晶表示装置を示す平面
構成図
構成図
【符号の説明】 １１ ガラス基板 １２ 下地ＳｉＯ2 膜 １３ 半導体層（ｐ−Ｓｉ） １４ ゲート絶縁膜（ＳｉＯ2 ） １５ ゲート電極（Ｔａ） １６ 層間絶縁膜（ＳｉＯ2 ） １７ ソース・ドレイン電極（Ａｌ） ３１ ｎチャネルＴＦＴ ３２ ｐチャネルＴＦＴ ３３ 走査線駆動回路 ３４ データ線駆動回路 ４１ ｎチャネルＴＦＴ ４２ ｐチャネルＴＦＴ ４３ 走査線駆動回路 ４４ データ線駆動回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 筒 博司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】 ガラスからなる透光性基板上に非晶質シ
リコンからなる半導体層を形成し、前記半導体層をレー
ザーアニールすることにより多結晶シリコンからなる半
導体層とし、前記多結晶シリコンからなる半導体層上に
ＳｉＯ2からなる第１の絶縁膜層を堆積により形成する
工程とを少なくとも有する薄膜トランジスタの製造方法
において、前記第１の絶縁膜層堆積後に、前記第１の絶
縁膜層の堆積温度よりも高い温度で熱アニールを行い、
前記第１の絶縁膜層をゲート絶縁膜として用いることを
特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 ガラスからなる透光性基板上に非晶質シ
リコンからなる半導体層を形成し、前記半導体層をレー
ザーアニールすることにより多結晶シリコンからなる半
導体層とし、前記多結晶シリコンからなる半導体層上に
ＳｉＯ2からなる第１の絶縁膜層を堆積により形成し、
前記第１の絶縁膜層上に所定の形状の電極を形成し、前
記多結晶シリコンからなる半導体層に不純物イオンを導
入し、前記電極上にＳｉＯ2からなる第２の絶縁膜層を
形成する工程とを少なくとも有する薄膜トランジスタの
製造方法において、前記第２の絶縁膜層堆積後に、前記
第１の絶縁膜層及び前記第２の絶縁膜層の堆積温度より
も高い温度で熱アニールを行い、前記第１の絶縁膜層を
ゲート絶縁膜として用いることを特徴とする薄膜トラン
ジスタの製造方法。 - 【請求項３】 絶縁膜層を形成するときの堆積温度が４
５０℃以下である請求項１または２記載の薄膜トランジ
スタの製造方法。 - 【請求項４】 熱アニールの温度が４００℃より高く、
７００℃以下である請求項１または２記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07211741A JP3109650B2 (ja) | 1995-08-21 | 1995-08-21 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07211741A JP3109650B2 (ja) | 1995-08-21 | 1995-08-21 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964365A true JPH0964365A (ja) | 1997-03-07 |
| JP3109650B2 JP3109650B2 (ja) | 2000-11-20 |
Family
ID=16610823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07211741A Expired - Lifetime JP3109650B2 (ja) | 1995-08-21 | 1995-08-21 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109650B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998040871A1 (fr) * | 1997-03-12 | 1998-09-17 | Seiko Epson Corporation | Circuit pixel, afficheur, et equipement electronique a dispositif photoemetteur commande par courant |
| JP2000260995A (ja) * | 1999-03-10 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JP2003197632A (ja) * | 2001-12-25 | 2003-07-11 | Seiko Epson Corp | 薄膜トランジスタの製造方法、半導体装置の製造方法、および電気光学装置 |
| JP2018046140A (ja) * | 2016-09-14 | 2018-03-22 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
-
1995
- 1995-08-21 JP JP07211741A patent/JP3109650B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998040871A1 (fr) * | 1997-03-12 | 1998-09-17 | Seiko Epson Corporation | Circuit pixel, afficheur, et equipement electronique a dispositif photoemetteur commande par courant |
| EP0923067A1 (en) * | 1997-03-12 | 1999-06-16 | Seiko Epson Corporation | Pixel circuit, display device and electronic equipment having current-driven light-emitting device |
| US6518962B2 (en) | 1997-03-12 | 2003-02-11 | Seiko Epson Corporation | Pixel circuit display apparatus and electronic apparatus equipped with current driving type light-emitting device |
| EP0923067B1 (en) * | 1997-03-12 | 2004-08-04 | Seiko Epson Corporation | Pixel circuit, display device and electronic equipment having current-driven light-emitting device |
| US7362322B2 (en) | 1997-03-12 | 2008-04-22 | Seiko Epson Corporation | Pixel circuit, display apparatus and electronic apparatus equipped with current driving type light-emitting device |
| JP2000260995A (ja) * | 1999-03-10 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JP2003197632A (ja) * | 2001-12-25 | 2003-07-11 | Seiko Epson Corp | 薄膜トランジスタの製造方法、半導体装置の製造方法、および電気光学装置 |
| JP2018046140A (ja) * | 2016-09-14 | 2018-03-22 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3109650B2 (ja) | 2000-11-20 |
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