KR20030074352A - 박막 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터를 갖는 반도체 디바이스에서, 글라스 기판상에 각각의 N-채널 및 P-채널은 다결정 실리콘층, 게이트 절연막, 및 게이트 폴리실리콘을 함유하는 게이트 전극을 갖는다. 반도체 디바이스를 제조하는 방법은, MOS 트랜지스터의 소오스/드레인의 형성 또는 LDD의 형성 시의 불순물 주입 단계와 동시에 또는 다르게 게이트 폴리실리콘으로 불순물을 주입하는 단계를 포함하며, N-채널 MOS 트랜지스터의 게이트 폴리실리콘을 N-형으로 형성하고 P-채널 MOS 트랜지스터의 게이트 폴리실리콘을 P-형으로 형성하고, 또한, 반전 채널이 형성될 때 발생되는 공핍층의 폭보다 좁은 다결정 실리콘층의 두께를 설정한다. 따라서, MOS 트랜지스터의 쓰레시홀드 전압값의 편차가 감소되어 저-전압 구동이 실현된다.
Description
본 발명은 박막 반도체 디바이스 및 그 제조 방법에 관한 것이다.
본 출원은 2002년 3월 11에 출원된 일본 특허 출원 제 2002-64795 호의 우선권을 주장하며, 이에 참조로서 포함된다.
통상, CMOS (complementary metal oxide semiconductor) 형 박막 반도체 디바이스에서, N (negative) - 채널 트랜지스터의 게이트 전극 및 P (positive) - 채널 트랜지스터의 게이트 전극은 단일 금속 재료 또는 단일 도전형 폴리실리콘 재료로만 형성된다. 그러나, 이 방법에 의하면, N-채널 트랜지스터 및 P-채널 트랜지스터의 게이트 전극 재료는 동일한 일함수를 가지므로, 거의 비슷한 쓰레시홀드 전압 (threshold voltage, Vth) 을 2개의 트랜지스터에 부여하기 위해 N-채널 트랜지스터 및 P-채널 트랜지스터의 게이트 전극 재료 모두의 채널 불순물 농도를 극단적으로 감소시키는 것이 필요하였다.
따라서, 글라스 기판 상의 다결정 실리콘 상에 N-채널 트랜지스터 및 P-채널 트랜지스터가 형성된 박막 반도체 디바이스에서는, 600℃이하에서의 저온 처리 프로세스 및 다결정 실리콘의 복잡한 표면 방위 (orientation) 으로 인해, 높은 계면 준위 밀도를 가지며 (통상, 단결정 실리콘이 1×1011/㎠인데 비해, 5×1011/㎠ 정도임), 낮은 채널 불순물 농도 편차를 가지므로, 두 트랜지스터 중 하나의 트랜지스터의 Vth 값이 계면 준위 밀도 편차에 영향으로 인해 크게 변동하는 문제가 있다. 따라서, 회로 구동 전압은 변동하는 Vth 최대값 이하로 감소시킬 수 없으므로, 전압을 2.5V 이하로 감소, 즉 전력 손실 (dissipation) 을 감소시킬 수 없었다.
전술한 Vth의 편차를 완화시키는 방법으로서, 예를 들면, 일본 특허 출원 공개 제 H8-107153 호에 개시된 시도로서, 단결정 실리콘의 경우, N-채널 트랜지스터내의 게이트 폴리실리콘을 N-형으로 형성하고 P-채널 트랜지스터내의 게이트 폴리실리콘을 P-형으로 형성함으로써 게이트 전극의 일 함수의 기여를 이용하는 방법, 및 SOI (silicon on insulator) 구조의 경우, 단결정 실리콘의 경우와 반대로, N-채널 트랜지스터 내의 게이트 폴리실리콘을 P-형으로 형성하고 P-채널 트랜지스터의 게이트 폴리실리콘을 N-형으로 형성함으로써 게이트 전극의 일 함수의 기여를 이용하는 방법이 보고되고 있다.
그러나, 글라스 기판 상에 형성되어 엑시머 레이져 등에 의해 다결정화된 a-Si (amorphous silicon) 는 통상 양의 (positive) 계면 준위 밀도를 갖기 때문에, 일본 특허 출원 공개 제 H8-107153 호에 개시된 SOI 구조의 경우와 반대로, N-채널 트랜지스터내의 게이트 폴리실리콘을 N-형으로, P-채널 트랜지스터내의 게이트 폴리실리콘을 P-형으로 형성시켜 Vth를 감소시킬 필요가 있지만, 게이트 전극의 일함수만을 이용하여 Vth의 편차를 충분히 감소시키는 것은 불가능하다.
예를 들면, 게이트 옥사이드막의 막 두께가 50nm이고, 그 표면 준위 준위 (Qss) 가 5×1011/㎠인 것으로 가정하면, 2V 이하의 Vth 값를 획득하는데 필요한 채널 불순물 농도는 P-채널에서 약 2.1×1016/㎤이고 N-채널에서 약 1.8×1017/㎤으로서, N-채널형에서는 매우 충분한 채널 불순물 농도를 획득할 수 있지만, P-채널형에 대해서는, 단결정 Si의 경우와 비교할 때, 채널 불순물 농도가 약 5×1011/㎠의 매우 큰 Qss 값에 비해 충분하지 않아서 Vth의 편차 (표준 편차) 가 0.3V를 초과하므로, 결국, 2.5V 이하에서 동작하는 저-전압 회로에 전술한 방법을 적용하는 것은매우 어렵게 된다.
본 발명은, 전술한 관점에서, 낮은 Vth 값과 높은 채널 불순물 농도를 달성하여, 폴리실리콘 등의 높은 계면 준위를 갖는 활성층 상에 형성된 트랜지스터의 Vth 값의 편차를 감소시켜 저-전압 회로를 구성할 수 있는, 박막 반도체 디바이스와 그 제조 방법을 제공한다.
도 1은 본 발명의 제 1 실시형태에 따른 박막 반도체 디바이스의 구성을 나타내는 평면도.
도 2는 본 발명의 제 1 실시형태에 따른 박막 반도체 디바이스의 구성을 나타내는 단면도.
도 3a 내지 도 3c는 본 발명의 제 1 실시형태에 따른 박막 반도체 디바이스를 제조하는 방법을 연속적으로 나타내는 단면도.
도 3d 내지 도 3f는 본 발명의 제 1 실시형태에 따른 박막 반도체 디바이스를 제조하는 방법을 연속적으로 나타내는 단면도.
도 3g 내지 도 3h는 본 발명의 제 1 실시형태에 따른 박막 반도체 디바이스를 제조하는 방법을 연속적으로 나타내는 단면도.
도 4a 내지 도 4c는 본 발명의 제 2 실시형태에 따른 박막 반도체 디바이스를 제조하는 방법을 연속적으로 나타내는 단면도.
도 4d는 본 발명의 제 2 실시형태에 따른 박막 반도체 디바이스를 제조하는 방법을 나타내는 단면도.
도 5a 내지 도 5c는 본 발명의 제 3 실시형태에 따른 박막 반도체 디바이스를 제조하는 방법을 연속적으로 나타내는 단면도.
도 6는 본 발명의 제 4 실시형태에 따른 박막 반도체 디바이스를 제조하는 방법을 나타내는 평면도.
＊도면의 주요부분에 대한 부호의 설명＊
1 : 기판
3 : 실리콘
5 : 게이트 폴리실리콘
6 : 게이트 금속
8 : P-형 소오스/드레인
9 : N-형 소오스/드레인
10 : 층간 절연막
11 : 콘택트홀
12 : 알루미늄 배선
101 : N-채널 트랜지스터
201 : P-채널 트랜지스터
본 발명의 제 1 태양에 따르면,
다결정 실리콘층을 활성층으로서 각각 구비하는 N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터를 포함하고,
N-채널 MOS 트랜지스터 내의 다결정 실리콘층 상에는, N-형 폴리실리콘이 구비된 제 1 게이트 전극이, 제 1 게이트 절연막을 사이에 두고 형성되고,
P-채널 MOS 트랜지스터내의 다결정 실리콘층 상에는, P-형 폴리실리콘이 구비된 제 2 게이트 전극이, 제 2 게이트 절연막을 사이에 두고 형성되고, 및
활성층은 채널 반전 형성 시의 공핍층의 폭보다 좁은 두께로 형성되는 박막 반도체 디바이스를 제공한다.
전술한 제 1 태양에서, 바람직한 모드는, 제 1 및 제 2 게이트 전극이 폴리실리콘 및 금속 또는 폴리실리콘 및 실리사이드로 이루어진 적층 구조로 형성되는 것이다.
다른 바람직한 모드는, 다결정 실리콘층 및 게이트 절연막이 적어도 제 1 및제 2 게이트 전극 하부 전면에 제공되고, 각각의 제 1 및 제 2 게이트 전극이 콘택트홀을 통해 대응하는 게이트 전극에 접속되는 것이다.
또 다른 바람직한 모드는, 다결정 실리콘층의 두께가 약 60nm로 설정되는 것이다.
본 발명의 제 2 태양에 따르면,
절연 기판 상에, 보호막을 사이에 두거나, 또는, 절연 기판 상에 직접, 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;
다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 비정질 실리콘을 다결정화하는 단계;
N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 다결정 실리콘층을 패터닝하는 단계;
P-형 또는 N-형의 제 1 영역을 형성하기 위해, N-채널 MOS 트랜지스터 형성 영역으로 제 2 또는 제 1 도전형의 불순물을 주입하는 단계;
N-형 또는 P-형의 제 2 영역을 형성하기 위해, P-채널 MOS 트랜지스터 형성 영역으로 제 1 또는 제 2 도전형의 불순물을 주입하는 단계;
N-채널 MOS 트랜지스터 형성 영역 내의 제 1 영역 상에는 제 1 게이트 절연막을 형성하고, P-채널 MOS 트랜지스터 형성 영역 내의 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;
제 1 및 제 2 게이트 절연막 상에 폴리실리콘을 증착하는 단계;
제 1 게이트 절연막 상의 폴리실리콘을 N-형으로 형성하기 위해, N-채널 MOS트랜지스터 형성 영역의 제 1 게이트 절연막 상의 폴리실리콘으로 제 1 도전형의 불순물을 주입하는 단계;
제 2 게이트 절연막 상의 폴리실리콘을 P-형으로 형성하기 위해, P-채널 MOS 트랜지스터 형성 영역의 제 2 게이트 절연막 상의 폴리실리콘으로 제 2 도전형의 불순물을 주입하는 단계;
N-형 폴리실리콘 상에 제 1 게이트 전극을 형성하고 P-형 폴리실리콘 상에 제 2 게이트 전극을 형성하기 위해, 각각의 N-형 및 P-형 폴리실리콘 상에 금속막 또는 실리사이드막을 형성하고, 금속막 또는 실리사이드막을 패터닝하는 단계; 및
소오스 및 드레인 영역을 형성하기 위해, N-채널 MOS 트랜지스터 형성 영역에는 제 1 도전형의 불순물을, P-채널 MOS 트랜지스터 형성 영역에는 제 2 도전형의 불순물을 각각 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
전술한 제 2 실시형태에서, 바람직한 모드는, 각각의 제 1 및 제 2 게이트 전극은, 폴리실리콘 및 금속, 또는 폴리실리콘 및 실리사이드가 적층되어 형성되는 것이다.
다른 바람직한 모드는, 다결정 실리콘층 및 제 1 게이트 절연막이 적어도 제 1 게이트 전극 하부의 전면에 제공되고, 다결정 실리콘층 및 제 2 게이트 절연막이 적어도 제 1 게이트 전극 하부 전면에 제공됨으로써, 게이트 배선 내의 불균일한 단차를 고르게 하는 것이다.
또 다른 바람직한 모드는, 다결정 실리콘층의 두께가 약 60nm로 설정되는 것이다.
본 발명의 제 3 태양에 따르면,
절연 기판 상에, 보호막을 사이에 두거나, 또는, 절연 기판 상에 직접, 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;
다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 비정질 실리콘을 다결정화하는 단계;
N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 다결정 실리콘층을 패터닝하는 단계;
P-형 또는 N-형의 제 1 영역을 형성하기 위해, N-채널 MOS 트랜지스터 형성 영역으로 제 2 또는 제 1 도전형의 불순물을 주입하는 단계;
N-형 또는 P-형의 제 2 영역을 형성하기 위해, P-채널 MOS 트랜지스터 형성 영역으로 제 1 또는 제 2 도전형의 불순물을 주입하는 단계;
N-채널 MOS 트랜지스터 형성 영역 내의 제 1 영역 상에는 제 1 게이트 절연막을, P-채널 MOS 트랜지스터 형성 영역 내의 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;
제 1 및 제 2 게이트 절연막 상에 폴리실리콘을 증착하는 단계;
제 1 게이트 절연막 상의 폴리실리콘을 N-형으로 형성하기 위해, N-채널 MOS 트랜지스터 형성 영역 내의 제 1 게이트 절연막 상의 폴리실리콘으로 제 1 도전형의 불순물을 주입하는 단계;
제 2 게이트 절연막 상의 폴리실리콘을 P-형으로 형성하기 위해, P-채널 MOS트랜지스터 형성 영역 내의 제 2 게이트 절연막 상의 폴리실리콘으로 제 2 도전형의 불순물을 주입하는 단계;
N-형 폴리실리콘 상에 제 1 게이트 전극을 형성하고 P-형 폴리실리콘 상에 제 2 게이트 전극을 형성하기 위해, 각각의 N-형 및 P-형 폴리실리콘 상에 금속막 또는 실리사이드막을 형성하고, 금속막 또는 실리사이드막을 패터닝하는 단계;
N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역 중 적어도 하나에 LDD 영역을 형성하는 단계; 및
소오스 및 드레인 영역을 형성하기 위해, N-채널 MOS 트랜지스터 형성 영역에는 제 1 도전형의 불순물을, P-채널 MOS 트랜지스터 형성 영역에는 제 2 도전형의 불순물을 각각 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
본 발명의 제 4 태양에 따르면,
절연 기판 상에, 보호막을 사이에 두거나, 또는, 절연 기판 상에 직접, 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;
다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 비정질 실리콘을 다결정화하는 단계;
N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 다결정 실리콘층을 패터닝하는 단계;
N-채널 MOS 트랜지스터 형성 영역 내의 제 1 영역 상에는 제 1 게이트 절연막을, P-채널 MOS 트랜지스터 형성 영역 내의 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;
제 1 게이트 절연막 상에 제 1 게이트 전극을 형성하고 제 2 게이트 절연막 상에 제 2 게이트 전극을 형성하기 위해, 제 1 및 제 2 게이트 절연막 상에 각각 폴리실리콘을 증착하고 증착된 폴리실리콘을 패터닝하는 단계;
N-형의 소오스 및 드레인 영역을 각각 형성함과 동시에 제 1 게이트 전극을 이루는 폴리실리콘을 N-형으로 형성하기 위해, N-채널 MOS 트랜지스터 형성 영역으로 제 1 도전형의 불순물을 주입하는 단계; 및
P-형의 소오스 및 드레인 영역을 각각 형성함과 동시에 제 2 게이트 전극을 이루는 폴리실리콘을 P-형으로 형성하기 위해, P-채널 MOS 트랜지스터 형성 영역으로 제 2 도전형의 불순물을 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
본 발명의 제 5 태양에 따르면,
절연 기판 상에, 보호막을 사이에 두거나, 또는, 절연 기판 상에 직접, 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;
다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 비정질 실리콘을 다결정화하는 단계;
N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 다결정 실리콘층을 패터닝하는 단계;
N-채널 MOS 트랜지스터 형성 영역 내의 제 1 영역 상에는 제 1 게이트 절연막을, P-채널 MOS 트랜지스터 형성 영역 내의 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;
제 1 게이트 절연막 상에 제 1 게이트 전극을 형성하고 제 2 게이트 절연막 상에 제 2 게이트 전극을 형성하기 위해, 제 1 및 제 2 게이트 절연막 상에 각각 폴리실리콘을 증착하고 증착된 폴리실리콘을 패터닝하는 단계;
LDD 영역을 형성함과 동시에 제 1 게이트 전극을 이루는 폴리실리콘을 N-형으로 형성하기 위해, N-채널 MOS 트랜지스터 형성 영역으로 제 1 도전형의 불순물을 주입하는 단계;
LDD 영역을 형성함과 동시에 제 2 게이트 전극을 이루는 폴리실리콘을 P-형으로 형성하기 위해, P-채널 MOS 트랜지스터 형성 영역으로 제 2 도전형의 불순물을 주입하는 단계;
N-채널 MOS 트랜지스터 형성 영역 내의 제 1 게이트 전극들 및 P-채널 MOS 트랜지스터 형성 영역 내의 제 2 게이트 전극들 중 적어도 하나의 측벽 상에 측벽 절연막을 형성하는 단계; 및
소오스 및 드레인 영역을 형성하기 위해, 게이트 전극 및 측벽 중 적어도 하나를 마스크로서 이용하여, 불순물을 주입하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
전술한 구성에서, 투명 절연 기판 상의 다결정 실리콘층 상의 N-채널 MOS 트랜지스터 내에는 게이트 폴리실리콘을, P-채널 MOS 트랜지스터 내에 게이트 폴리실리콘을 형성할 때, N-채널 MOS 트랜지스터 내의 게이트 폴리실리콘은 P-형으로 이루어지고 P-채널 MOS 트랜지스터 내의 게이트 폴리실리콘은 P-형으로 이루어지며,또한, 특히, 폴리실리콘층들은 반전 공핍층의 폭보다 좁은 두께를 갖도록 형성되어, 채널 불순물 농도가 증가되고 쓰레시홀드 (Vth) 전압이 감소됨으로써, 높은 계면 준위를 갖는 다결정 실리콘의 경우에도 Vth 값의 편차를 통상의 반 이하로 감소시킬 수 있다.
도 2에 나타낸 바와 같이, 글라스 기판 (1) 등의 투명 절연 기판 상에는, 하부 보호막 (2) 을 사이에 두고 다결정 실리콘층 (3) 이 제공되며, 그 상부에 게이트 절연막 (4) 을 사이에 두고 게이트 폴리실리콘 (5) 이 형성되며, N-채널 트랜지스터 (101) 의 게이트 폴리실리콘 (5) 은 N-형으로 형성되고, P-채널 트랜지스터 (201) 의 게이트 폴리실리콘은 P-형으로 형성됨으로써, 다결정 실리콘층 (3) 의 두께가 N-채널층 및 P-채널층의 도전형 반전 시 확장되는 공핍층의 폭보다 얇게 형성된다.
N-채널 및 P-채널 트랜지스터에 대해, 서로 상이한 도전형의 게이트 폴리실리콘 (5), 및 반전 시에 확장되는 공핍층의 폭보다 좁은 두께를 갖는 다결정 실리콘층 (3) 을 제공함으로써, 박막 트랜지스터의 각 채널 불순물 농도가 각각 2×1016/㎤ 이상으로 증가되고, 동시에, 쓰레시홀드 전압 (Vth) 을 감소될 수 있기 때문에, Vth 값의 편차가 크게 억제된다.
본 발명의 전술한 목적 및 다른 목적, 이점, 특징을 첨부된 도면과 관련된 상세한 설명으로부터 보다 잘 알 수 있다.
본 발명을 실시하기 위한 최적의 양태를 첨부된 도면을 참조하여 상세하게설명한다.
본 발명의 바람직한 실시형태에 따른 박막 반도체 디바이스는, 글라스 기판 등의 투명 절연 기판 상에 제공된 다결정 실리콘층, 게이트 절연막 및 폴리실리콘을 포함하는 게이트 전극으로 각각 형성된 N-채널 MOS 트랜지스터, 및 P-채널 MOS 트랜지스터를 포함하고, MOS 트랜지스터의 소오스/드레인 형성 또는 LDD 형성 시의 불순물 주입 단계와 동일한 또는 상이한 단계에서, 게이트 폴리실리콘으로 불순물을 주입하여 N-채널을 N-형으로, P-채널을 P-형으로 하고, 동시에, 다결정 실리콘층의 두께를 반전 채널 형성 시에 형성된 공핍층의 폭보다 좁게 함으로써, 쓰레시홀드 전압 (Vth) 을 감소시키면서 채널 불순물 농도를 증가시키고, 높은 계면 준위를 갖는 다결정 실리콘의 경우에도 Vth의 값의 편차를 종래보다 절반 이하로 감소시킴으로써, 저-전압 회로 구동을 실현할 수 있다.
[제 1 실시형태]
먼저, 본 발명의 제 1 실시형태에 따른 박막 반도체 디바이스 및 그 제조 방법을 도 1 내지 도 2 및 도 3a 내지 도 3h를 참조하여 설명한다. 도 3a 내지 도 3h는 일련의 제조 단계를 나타내며, 도시의 용이함을 위해 실제로 분리된다.
이하, 도 3a 내지 3h를 참조하여 제 1 실시형태에 따른 박막 반도체 디바이스 제조 방법을 설명한다. 먼저, 도 3a에 나타낸 바와 같이, 글라스 기판 (1) 상에, 약 100nm (1000Å) 두께의 SiO2로 이루어진 하부 보호막 (2) 을 형성하고, 그 상부에 LP-CVD (low pressure chemical vapor deposition) 또는 PE-CVD (plasmaenhanced-chemical vapor deposition) 에 의해 a-Si (3) 를 약 60nm의 두께로 형성한다. 형성 시 PE-CVD를 이용하는 경우, 엑시머 레이져 등에 의해 다음 단계인 결정화 이전에 a-Si (3) 를 1% 이하로 탈수 처리 한다. 그 후, 그 상부에 형성된 a-Si (3) 을 갖는 기판을 결정화 강도의 80 ~ 95% 정도의 에너지 레벨로 엑시머 레이져 등에 의해 다결정화한다.
다음으로, 아일랜드 포토-레지스트 프로세스 및 아일랜드 건식 에칭 프로세스를 실시함으로써, 다결정 실리콘 (3) 을 각각의 소자에 대응되는 각 아일랜드들로 고립시키고, 포토-레지스트 프로세스를 통해, 보론 (B) 이온들을 N-채널 트랜지스터 형성 영역에 선택적으로 도핑 또는 주입하고 (도 3b), 인 (P) 이온들을 P-채널 트랜지스터 형성 영역으로 도핑 또는 주입한다 (도 3c). 본 실시 형태에서의 보론 이온 (B) 및 인 이온 (P) 의 실제 도즈량은 각각 4×1012/㎠ 및 1×1012/㎠이다. N-채널 및 P-채널로의 이온 도핑 순서는 본 발명의 효과에 영향을 주지 않으며, 역으로 하여도 무방하다.
다음으로, 도 3d에 나타낸 바와 같이, LP-CVD 또는 PE-CVD에 의해, 게이트 옥사이드막 (4) 을 약 50nm 정도의 두께로 성장시킨 후, 인 (P) 이온을 약 5×1019/㎤로 도핑시킨 게이트 폴리실리콘 (5) 을 약 100nm 두께로 성장시키고, 그 후, 포토-레지스트 프로세스를 통해, P-채널 트랜지스터의 형성 영역에만 보론 (B) 이온을 약 1×1016/㎠ 정도로 선택적으로 도핑 또는 주입하여, 게이트 폴리실리콘 (5) 을 P-형으로 반전시킨다. 게이트 폴리실리콘의 도전형을 결정하는 방법은 본발명의 효과에 영향을 주지 않으므로, 이와 반대로, B 이온을 도핑시킨 후, N-채널의 게이트 폴리실리콘 (5) 으로 인 (P) 이온을 주입하여도 무방하다.
다음으로, 도 3e에 나타낸 바와 같이, 필요에 따라 레이져 어닐링 등에 의해 기판을 활성화시킨 후, Cr 등으로 이루어진 게이트 금속 (6) 을 약 100nm의 두께로 성장시키고, 그 후, 게이트 포토-레지스트프로세스 및 게이트 건식 에칭 프로세스에 의해 게이트 전극을 선택적으로 형성한다.
게이트 전극을 선택적으로 형성한 후, LDD 구조의 경우, 포토-레지스트 프로세스 및 이온 주입 또는 도핑을 통해, LDD (7) 를 선택적으로 형성하고 (도 3f 및 도 3g), 또한, 보론 (B) 도핑용 소오스/드레인 포토-레지스트 프로세스, 보론 (B) 이온 도핑 프로세스, 인 (P) 도핑용 소오스/드레인 포토-레지스트 프로세스, 및 인 (P) 이온 도핑 프로세스를 수행함으로써, P-채널 소오스/드레인 (8) 및 N-채널 소오스/드레인 (9) 이 선택적으로 또는 게이트 전극과 자기-정렬 (self-alignment) 되도록 형성된다 (도 3g).
마지막으로, SiNx 등으로 이루어진 층간 절연막 (10) 을 약 200nm의 두께로 성장시킨 후, 활성화를 위한 어닐링을 수행하고, 그 후, 콘택트홀 포토-레지스트 프로세스 및 콘택트홀 건식 에칭 프로세스에 의해 선택적으로 콘택트홀 (11) 을 형성하고, 그 상부에 약 500nm 두께의 Al을 형성하여, 포토-레지스트 프로세스 및 식각 프로세스를 통해 알루미늄 배선 (12) 을 선택적으로 형성한다 (도 3h).
따라서, 제 1 실시형태에 따른 제조 방법에 의해, N-채널 트랜지스터의 게이트 폴리실리콘 (5) 은 N-형으로 형성되고, P-채널 트랜지스터의 게이트 폴리실리콘 (5) 은 P-형으로 각각 형성되며, 다결정 실리콘 (3) 의 두께는 반전 공핍층의 폭보다 좁기 때문에, N-채널 및 P-채널 트랜지스터의 Vth값은, N-채널 및 P-채널부의 불순물 농도가 2×1016/㎤ 이상으로 설정되더라도, 2V 미만으로 감소될 수 있으므로, 높은 채널 불순물 농도로 인한 폴리실리콘 특유의 고 계면 준위 밀도의 영향을 적게 받기 때문에, 설계의 자유도 및 논리 회로의 수율이 증가되는 효과를 갖는다.
P-채널 트랜지스터의 Vth의 간략식을 이용하여 이를 더 설명한다.
P-채널 트랜지스터의 Vth의 값은 다음과 같다.
여기서,
Qs는 공핍 전하;
Cox는 단위 면적당 게이트 절연막 커패시턴스 (capacitance);
φn은 채널부의 페르미 준위 (quasi-Fermi level);
φm은 게이트 폴리실리콘의 페르미 준위;
Qss는 계면 준위 밀도;
q는 소자 전하량;
κs는 유전 상수;
ε0는 진공 투자율;
Nd는 채널부의 도너 밀도;
Xdmax는 최대 공핍층 폭; 및
φinv는 반전 전압이다.
통상, 제조의 용이함 때문에, P-채널 트랜지스터의 게이트 폴리실리콘 (5) 은 N-채널 트랜지스터의 것과 같이 N-형으로 형성되지만, 이 경우, P-채널 트랜지스터의 Vth값을 2V 이하로 감소시키면, 다결정 실리콘의 Qss가 단결정 실리콘에 비해 매우 높은 값인 약 5×1011㎠로 되기 때문에, 통상, 채널 농도는 9×1013㎤ 이하로 설정할 필요가 있게 되어, Qs<<Qss×q의 관계가 된다. 따라서, P-채널 트랜지스터의 Vth 값은 채널 농도보다 계면 준위 밀도의 파라미터에 크게 의존되어, 통상 0.3V 정도의 표준 편차 (σ) 로 나타나는 큰 편차를 갖게 된다. 그 반면, N-채널 트랜지스터의 경우, 이는 N-형 게이트를 포함하기 때문에, 2V 이하로 Vth의 값을 감소시키기 위한 채널 농도가 2×1017㎤의 큰 값이 되므로, Qs>Qss×q이 관계를 제공하기 위해, 채널로의 보론 (B) 이온의 도즈량에 의해 Vth 값이 결정되어, σ0.1V의 편차를 갖게 된다.
그 반면, 제 1 실시형태에서, N-채널 트랜지스터의 게이트 폴리실리콘 (5) 은 N-형으로 이루어지고, P-채널 트랜지스터의 게이트 폴리실리콘 (5) 은 P-형으로 이루어지며, 활성층을 제공하는 다결정 실리콘 (3) 은 N-채널과 P-채널 트랜지스터의 각각의 채널이 반전되는 경우 확장되는 공핍층의 폭보다 좁은 두께로 형성되어,N-채널 트랜지스터의 채널부 불순물 농도가 약 2×1017㎤로, P-채널 트랜지스터의 농도가 약 8×1016㎤으로 상승되는 경우, 그리고, N-채널 및 P-채널 트랜지스터에 각각 Qs>Qss×q 및 QsQss×q의 관계를 제공하는 경우에도, Vth 값을 2V 이하로 감소시킬 수 있고, 특히, N-채널 트랜지스터의 편차를 반감시켜 회로설계의 자유도 및 공정 능력을 (2배 이상) 향상시킬 수 있다.
또한, 게이트 전극을 폴리실리콘 및 금속, 또는 폴리실리콘 및 실리사이드로 형성된 2개 이상의 층으로 각각 형성함으로써, CMOS 인버터 등의 회로에 게이트 콘택트가 N-채널, P-채널 트랜지스터로 상호 독립되도록 할 필요가 있으며, 이들도 마찬가지로 통상의 CMOS 설계 룰을 이용할 수 있다.
[제 2 실시형태]
이하, 본 발명의 제 2 실시형태에 따른 박막 반도체 디바이스 및 그 제조 방법을 도 4a 내지 도 4d를 참조하여 설명한다. 도 4a 내지 도 4d는 도시의 용이함을 위해 실제로 분리된다. 전술한 제 1 실시형태에서는 포토-레지스트 프로세스를 이용하여 LDD 구조에 본 발명이 적용되었지만, 이와 반대로 본 실시형태에서는 자기-정렬 (SA) 을 이용하여 LDD 구조에 본 발명이 적용됨으로써, 공정 단계들에 소요되는 시간을 감축시킬 수 있다.
이 구조를 갖는 박막 트랜지스터 디바이스를 제조하는 방법이 도 4a 내지 도 4d에 나타낸다. 본 도면에서, 본 실시형태에는 게이트 옥사이드막 (4) 의 성장까지는 제 1 실시형태와 동일한 단계가 적용된다. 그 후, 도 4a에 나타낸 바와같이, 게이트 폴리실리콘 (5) 을 약 60nm의 두께로 성장시킨다. 게이트 폴리실리콘 (5) 은 거의 트랜지스터 활성층만큼 두껍게 형성되거나 이온 도핑으로 인한 포텐셜 펀치-쓰루 현상 (potential punch-through phenomenon) 을 고려하여 약간 더 두껍게 형성되는 것이 바람직하다. 다음으로, N-채널 및 P-채널 트랜지스터 각각의 게이트 전극을 제공하는 폴리실리콘 (5) 은 게이트 포토-레지스트 프로세스 및 게이트 건식 에칭 프로세스를 통해 소정의 영역으로 패턴화된다.
다음으로, 보론 (B) 도핑을 위한 소오스/드레인 포토-레지스트 프로세스와 연속의 보론 (B) 이온 도핑 프로세스를 수행하여 P-채널부으로 보론 (B) 이온을 도핑시킴으로써, P-채널 트랜지스터의 P-채널 소오스/드레인 (8) 및 게이트 폴리실리콘 (5) 을 선택적으로 형성한다 (도 4b). 그 후, 인 (P) 도핑을 위한 소오스/드레인 포토-레지스트 프로세스와 연속의 인 (P) 이온 도핑 프로세스를 수행하여 N-채널부으로 인 (P) 이온을 도핑시킴으로써, N-형의 소오스/드레인 (9) 및 N-채널 트랜지스터의 게이트 폴리실리콘 (5) 을 선택적으로 형성한다 (도 4c). 보론 (B) 도핑을 위한 소오스/드레인 포토-레지스트 프로세스, 보론 (B) 이온 도핑 프로세스, 인 (P) 도핑을 위한 소오스/드레인 포토-레지스트 프로세스, 및 인 (P) 이온 도핑 프로세스를 수행하는 순서는 전술한 바와 같이 한정되는 것은 아니며, 그 반대인 경우에도 본 발명과 동일한 효과를 얻을 수 있다.
다음으로, 게이트 폴리실리콘 (5) 의 실리사이드 프로세싱 후, PE-CVD에 의해 약 200nm의 두께를 갖는 층간 절연막 (10) 으로 SiNx를 성장시키고, 불순물의 활성화를 위해 어닐링하여, 그 후, 콘택트홀 포토-레지스트 프로세스 및 콘택트홀건식 에칭 프로세스에 의해 그 내부에 콘택트홀 (11) 을 형성한다. 다음으로, 알루미늄막이 약 500nm의 두께로 형성한 후, 알루미늄 포토-레지스트 프로세스 및 알루미늄 건식 에칭 프로세스를 통해 알루미늄 배선 (12) 을 형성함으로써, 박막 반도체 기판을 완성한다 (도 4d).
이러한 제조 방법을 이용하여, 제 1 실시형태의 효과이외에도, N-형 게이트 폴리실리콘 (5) 과 P-형 게이트 폴리실리콘 (5) 을 N-채널 소오스/드레인 및 P-채널 소오스/드레인 각각에 이온 도핑하여 동시에 형성함으로써, 공정 단계들에 소요되는 시간을 감축시킬 수 있다.
[제 3 실시형태]
이하, 본 발명의 제 3 실시형태에 따른 박막 반도체 디바이스 및 그 제조 방법을 도 5a 내지 도 5c를 참조하여 설명한다. 전술한 본 발명의 제 2 실시형태에서는 SA를 이용한 LDD 구조에 본 발명을 적용하였지만, 이와 반대로 본 실시형태에서는 측벽 (side wall) 을 이용한 LDD 구조에 본 발명을 적용한다.
이하, 도 5a 내지 도 5c를 참조하여 제조 방법을 설명한다. 본 도면에서, 본 실시형태에는 게이트 건식 에칭 프로세스를 통해 게이트 전극을 형성하는 게이트 폴리실리콘 (5) 의 패터닝 프로세스까지는 제 2 실시형태와 동일한 단계가 적용된다. 게이트 전극을 패터닝한 후, P-채널 트랜지스터의 LDD는 보론 (B) 도핑을 위한 LDD 포토-레지스트 프로세스 및 연속의 보론 (B) 이온 주입 프로세스를 수행함으로써 선택적으로 형성되고, N-채널 트랜지스터의 LDD는 인 (P) 도핑을 위한 LDD 포토-레지스트 프로세스 및 연속의 인 (P) 이온 주입 프로세스를 수행함으로써 선택적으로 형성된다 (도 8b). P-채널 트랜지스터의 LDD 및 N-채널 트랜지스터의 LDD를 형성하는 순서는 본 발명의 효과에 영향을 주지 않으며, 그 반대인 경우에도 본 발명의 효과와 동일하다.
또한, P 채널 또는 N-채널 트랜지스터 중 하나에만 LDD를 형성하는 경우, 다른 트랜지스터에는 소오스/드레인 포토-레지스트 프로세스 및 연속의 소오스/드레인 도핑 프로세스가 먼저 실시될 수도 있다.
다음으로, LDD를 형성한 후, 측벽 스페이서 (14) 로 제공되는 SiO2막을 LP-CVD 또는 RE-CVD에 의해 약 30nm의 두께로 형성하고, RIE (reactive ion etchinf) 모드 에칭에 의해 에칭하여 약 200nm 두께의 측벽 스페이서 (14) 를 형성한다 (도 5c). 게이트 폴리실리콘 (5) 의 실리사이드 프로세스 후, 보론 (B) 도핑을 위한 소오스/드레인 포토-레지스트 프로세스 및 후속의 프로세스는 제 2 실시형태의 것과 동일하다.
이러한 방법으로, 제 3 실시형태에서, 게이트 폴리실리콘 (5) 의 도전형을 결정하는 단계가 제 2 실시형태에서와 동일하게 이용되었지만, 측벽 스페이서 (14) 를 이용하여 LDD를 형성하고, 제 1 실시형태에 비해 상위의 포토-레지스트의 정렬 정확도보다 작은 LDD 길이 (1㎛ 이하) 를 실현할 수 있으므로, LDD 트랜지스터의 성능이 향상될 수 있다.
[제 4 실시형태]
이하, 본 발명의 제 4 실시형태에 따른 박막 반도체 디바이스를 도 6을 참조하여 설명한다. 본 실시형태는 일 단계에서 게이트 금속 배선의 단락에 대한대책을 갖는 것을 특징으로 하고, 주요 제조 단계들이 제 1 실시형태와 동일하다.
전술한 제 1 실시형태에서는 (도 1 참조), 게이트 폴리실리콘 (5) 및 Cr 등의 게이트 금속 (6) 으로 이루어진 적층 게이트 전극이, 다결정 실리콘 (3) 및 게이트 옥사이드막 (4) 의 에지 위로 연장되는 방법으로 위치되어, 게이트 금속 (6) 을 단락시킬 수 있다.
이에 대비하기 위해, 본 실시형태에서는, 도 6에 나타낸 바와 같이, 다결정 실리콘 (3) 및 게이트 옥사이드막 (4) 이 게이트 폴리실리콘 (5) 및 게이트 금속 (6) 으로 형성된 적층 게이트 전극 하부 전면으로 연장되는 방법으로 형성된다. 따라서, 소자부내의 게이트 금속 (6) 의 하부에 있는 다결정 실리콘 아일랜드 (3) 의 일 단차를 제거할 수 있으므로, 주상 성장 가능한 Cr의 단락을 방지할 수 있다.
본 발명은 상술한 실시형태로 제한되는 것이 아니라, 본 발명의 범위 및 정신으로부터 벗어나지 않는 범위내에서 변경 및 변화가 가해질 수 있음은 자명한 것이다. 예를 들면, 전술한 실시형태에서는, 개선형 (enhancement type) 반도체 디바이스를 제조하는 방법을 설명하였지만, 본 발명은 공핍형 (depletion type) 반도체 디바이스에 적용될 수 있다.
전술한 바와 같이, 본 발명에 따른 박막 반도체 디바이스 및 그 제조 방법은 다음의 효과를 제공한다.
본 발명의 제 1 효과는, N-채널 및 P-채널부가 높은 불순물 농도를 갖는 경우에도, 쓰레시홀드 전압 (Vth) 이 소정의 값 이하로 감소될 수 있는 데 있다.
이는 N-채널 트랜지스터의 게이트 폴리실리콘이 N-형으로 형성되고, P-채널트랜지스터의 게이트 폴리실리콘이 P-형으로 형성되기 때문이며, 또한, 다결정 실리콘이 채널 반전 시의 공핍층의 폭보다 좁은 두께로 형성되기 때문이다.
본 발명의 제 2 효과는, Vth의 편차를 감소시킴으로써, 논리 회로 설계의 자유도 및 그 제조의 수율을 향상시킬 수 있는 데 있다.
이는 높은 채널 불순물 농도가 폴리실리콘 특유의 높은 계면 준위 밀도에 보다 적게 영향을 주기 때문이다.
본 발명의 제 3 효과는, 일 단계에서, 게이트 전극을 구성하는 게이트 금속의 단락을 방지할 수 있는 데 있다.
이는, 게이트 전극 하부 전면에 다결정 실리콘 및 게이트 절연막이 패터닝되어 제공되기 때문이다.
Claims (20)
- 절연 기판 상에 형성된 다결정 실리콘층을 활성층으로서 각각 갖는 N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터를 포함하고,N-형 폴리실리콘으로 이루어진 제 1 게이트 전극이, 상기 N-채널 MOS 트랜지스터내의 상기 다결정 실리콘층 상에 제 1 게이트 절연막을 사이에 두고 형성되고,P-형 폴리실리콘으로 이루어진 제 2 게이트 전극이, 상기 P-채널 MOS 트랜지스터내의 상기 다결정 실리콘층 상에 제 2 게이트 절연막을 사이에 두고 형성되고,상기 활성층은 채널 반전 형성 시의 공핍층의 폭보다 좁은 두께로 형성되는 것을 특징으로 하는 박막 반도체 디바이스.
- 제 1 항에 있어서, 상기 제 1 및 제 2 게이트 전극은, 폴리실리콘 및 금속, 또는 폴리실리콘 및 실리사이드로 이루어진 적층 구조로 형성되는 것을 특징으로 하는 박막 반도체 디바이스.
- 제 1 항에 있어서, 상기 다결정 실리콘층 및 상기 제 1 게이트 절연막은 적어도 상기 제 1 게이트 전극 하부 전면에 제공되고, 제 1 게이트 배선은 콘택트홀을 통해 상기 제 1 게이트 전극에 접속되며, 상기 다결정 실리콘층 및 상기 제 2 게이트 절연막은 적어도 상기 제 2 게이트 전극 하부 전면에 제공되고, 상기 제 2게이트 배선은 콘택트홀을 통해 상기 제 2 게이트 전극에 접속되는 것을 특징으로 하는 박막 반도체 디바이스.
- 제 1 항에 있어서, 상기 다결정 실리콘층의 두께는 약 60nm로 설정되는 것을 특징으로 하는 반도체 박막 디바이스.
- 절연 기판 상에, 보호막을 사이에 두거나, 또는, 상기 절연 기판 상에 직접 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 상기 비정질 실리콘을 다결정화하는 단계;N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 상기 다결정 실리콘층을 패터닝하는 단계;P-형 또는 N-형으로 이루어진 제 1 영역을 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역으로 제 2 또는 제 1 도전형의 불순물을 주입하는 단계;N-형 또는 P-형으로 이루어진 제 2 영역을 형성하기 위해, 상기 P-채널 MOS 트랜지스터 형성 영역으로 제 1 또는 제 2 도전형의 불순물을 주입하는 단계;상기 N-채널 MOS 트랜지스터 형성 영역 내의 상기 제 1 영역 상에는 제 1 게이트 절연막을 형성하고, 상기 P-채널 MOS 트랜지스터 형성 영역 내의 상기 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;상기 제 1 및 제 2 게이트 절연막 상에 폴리실리콘을 증착하는 단계;상기 제 1 게이트 절연막 상의 상기 폴리실리콘을 N-형으로 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역의 상기 제 1 게이트 절연막 상의 상기 폴리실리콘으로 제 1 도전형의 불순물을 주입하는 단계;상기 제 2 게이트 절연막 상의 상기 폴리실리콘을 P-형으로 형성하기 위해, 상기 P-채널 MOS 트랜지스터 형성 영역의 상기 제 2 게이트 절연막 상의 상기 폴리실리콘으로 제 2 도전형의 불순물을 주입하는 단계;상기 N-형 폴리실리콘 상에 제 1 게이트 전극을 형성하고 상기 P-형 폴리실리콘 상에 제 2 게이트 전극을 형성하기 위해, 각각의 상기 N-형 및 P-형 폴리실리콘 상에 금속막 또는 실리사이드막을 형성하고, 상기 금속막 또는 상기 실리사이드막을 패터닝하는 단계; 및소오스 및 드레인 영역을 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역에는 제 1 도전형의 불순물을, 상기 P-채널 MOS 트랜지스터 형성 영역에는 제 2 도전형의 불순물을 각각 주입하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 5 항에 있어서, 각각의 상기 제 1 및 제 2 게이트 전극은, 폴리실리콘 및 금속, 또는 폴리실리콘 및 실리사이드가 적층되는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 5 항에 있어서, 상기 다결정 실리콘층 및 상기 제 1 게이트 절연막이 적어도 상기 제 1 게이트 전극 하부의 전면에 제공되고, 상기 다결정 실리콘층 및 상기 제 2 게이트 절연막이 적어도 상기 제 2 게이트 전극 하부 전면에 제공됨으로써, 상기 게이트 전극 내의 불균일한 단차를 고르게 하는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 5 항에 있어서, 상기 다결정 실리콘층의 두께는 약 60nm로 설정되는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 절연 기판 상에, 보호막을 사이에 두거나, 또는, 상기 절연 기판 상에 직접, 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 상기 비정질 실리콘을 다결정화하는 단계;N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 상기 다결정 실리콘층을 패터닝하는 단계;P-형 또는 N-형의 제 1 영역을 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역으로 제 2 또는 제 1 도전형의 불순물을 주입하는 단계;N-형 또는 P-형의 제 2 영역을 형성하기 위해, 상기 P-채널 MOS 트랜지스터 형성 영역으로 제 1 또는 제 2 도전형의 불순물을 주입하는 단계;상기 N-채널 MOS 트랜지스터 형성 영역 내의 상기 제 1 영역 상에는 제 1 게이트 절연막을, 상기 P-채널 MOS 트랜지스터 형성 영역 내의 상기 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;상기 제 1 및 제 2 게이트 절연막 상에 폴리실리콘을 증착하는 단계;상기 제 1 게이트 절연막 상의 상기 폴리실리콘을 N-형으로 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역 내의 상기 제 1 게이트 절연막 상의 상기 폴리실리콘으로 제 1 도전형의 불순물을 주입하는 단계;상기 제 2 게이트 절연막 상의 상기 폴리실리콘을 P-형으로 형성하기 위해, 상기 P-채널 MOS 트랜지스터 형성 영역 내의 상기 제 2 게이트 절연막 상의 상기 폴리실리콘으로 제 2 도전형의 불순물을 주입하는 단계;상기 N-형 폴리실리콘 상에 제 1 게이트 전극을 형성하고 상기 P-형 폴리실리콘 상에 제 2 게이트 전극을 형성하기 위해, 각각의 상기 N-형 및 P-형 폴리실리콘 상에 금속막 또는 실리사이드막을 형성하고, 상기 금속막 또는 상기 실리사이드막을 패터닝하는 단계;상기 N-채널 MOS 트랜지스터 형성 영역 및 상기 P-채널 MOS 트랜지스터 형성 영역 중 적어도 하나에 LDD 영역을 형성하는 단계; 및소오스 및 드레인 영역을 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역에는 제 1 도전형의 불순물을, 상기 P-채널 MOS 트랜지스터 형성 영역에는 제 2 도전형의 불순물을 각각 주입하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 9 항에 있어서, 각각의 상기 제 1 및 제 2 게이트 전극은, 폴리실리콘 및금속, 또는 폴리실리콘 및 실리사이드가 적층되는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 9 항에 있어서, 상기 다결정 실리콘층 및 상기 제 1 게이트 절연막이 적어도 상기 제 1 게이트 전극 하부의 전면에 제공되고, 상기 다결정 실리콘층 및 상기 제 2 게이트 절연막이 적어도 상기 제 2 게이트 전극 하부 전면에 제공됨으로써, 상기 게이트 배선 내의 불균일한 단차를 고르게 하는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 9 항에 있어서, 상기 다결정 실리콘층의 두께는 약 60nm로 설정되는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 절연 기판 상에, 보호막을 사이에 두거나, 또는, 상기 절연 기판 상에 직접, 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 상기 비정질 실리콘을 다결정화하는 단계;N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 상기 다결정 실리콘층을 패터닝하는 단계;상기 N-채널 MOS 트랜지스터 형성 영역 내의 상기 제 1 영역 상에는 제 1 게이트 절연막을, 상기 P-채널 MOS 트랜지스터 형성 영역 내의 상기 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;상기 제 1 게이트 절연막 상에 제 1 게이트 전극을 형성하고 상기 제 2 게이트 절연막 상에 제 2 게이트 전극을 형성하기 위해, 상기 제 1 및 제 2 게이트 절연막 상에 각각 폴리실리콘을 증착하고 상기 증착된 폴리실리콘을 패터닝하는 단계;N-형의 소오스 및 드레인 영역을 각각 형성함과 동시에 상기 제 1 게이트 전극을 이루는 상기 폴리실리콘을 N-형으로 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역으로 제 1 도전형의 불순물을 주입하는 단계; 및P-형의 소오스 및 드레인 영역을 각각 형성함과 동시에 상기 제 2 게이트 전극을 이루는 상기 폴리실리콘을 P-형으로 형성하기 위해, 상기 P-채널 MOS 트랜지스터 형성 영역으로 제 2 도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 13 항에 있어서, 각각의 상기 제 1 및 제 2 게이트 전극은, 상기 폴리실리콘 및 금속, 또는 상기 폴리실리콘 및 실리사이드가 적층되는 양식으로 형성되는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 13 항에 있어서, 상기 다결정 실리콘층 및 상기 제 1 게이트 절연막이 적어도 상기 제 1 게이트 전극 하부의 전면에 제공되고, 상기 다결정 실리콘층 및 상기 제 2 게이트 절연막이 적어도 상기 제 2 게이트 전극 하부 전면에 제공됨으로써, 상기 게이트 배선 내의 불균일한 단차를 고르게 하는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 13 항에 있어서, 상기 다결정 실리콘층의 두께는 약 60nm로 설정되는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 절연 기판 상에, 보호막을 사이에 두거나, 또는, 상기 절연 기판 상에 직접, 소정의 막 두께를 갖는 비정질 실리콘을 증착하는 단계;다결정 실리콘층을 형성하기 위해, 레이져를 이용하여 상기 비정질 실리콘을 다결정화하는 단계;N-채널 MOS 트랜지스터 형성 영역 및 P-채널 MOS 트랜지스터 형성 영역을 형성하기 위해, 복수개의 아일랜드로 상기 다결정 실리콘층을 패터닝하는 단계;상기 N-채널 MOS 트랜지스터 형성 영역 내의 상기 제 1 영역 상에는 제 1 게이트 절연막을, 상기 P-채널 MOS 트랜지스터 형성 영역 내의 상기 제 2 영역 상에는 제 2 게이트 절연막을 형성하는 단계;상기 제 1 게이트 절연막 상에 제 1 게이트 전극을 형성하고 상기 제 2 게이트 절연막 상에 제 2 게이트 전극을 형성하기 위해, 상기 제 1 및 제 2 게이트 절연막 상에 각각 폴리실리콘을 증착하고 상기 증착된 폴리실리콘을 패터닝하는 단계;LDD 영역을 형성함과 동시에 상기 제 1 게이트 전극을 이루는 상기 폴리실리콘을 N-형으로 형성하기 위해, 상기 N-채널 MOS 트랜지스터 형성 영역으로 제 1 도전형의 불순물을 주입하는 단계;LDD 영역을 형성함과 동시에 상기 제 2 게이트 전극을 이루는 상기 폴리실리콘을 P-형으로 형성하기 위해, 상기 P-채널 MOS 트랜지스터 형성 영역으로 제 2 도전형의 불순물을 주입하는 단계;상기 N-채널 MOS 트랜지스터 형성 영역 내의 상기 제 1 게이트 전극들 및 상기 P-채널 MOS 트랜지스터 형성 영역 내의 상기 제 2 게이트 전극들 중 적어도 하나의 측벽 상에 측벽 절연막을 형성하는 단계; 및소오스 및 드레인 영역을 형성하기 위해, 상기 게이트 전극 및 상기 측벽 중 적어도 하나를 마스크로서 이용하여, 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
- 제 17 항에 있어서, 각각의 상기 제 1 및 제 2 게이트 전극은, 상기 폴리실리콘 및 금속, 또는 상기 폴리실리콘 및 실리사이드가 적층되는 것을 특징으로 하는 박막 반도체 디바이스의 제조 방법.
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