JPH08293610A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08293610A JPH08293610A JP9871895A JP9871895A JPH08293610A JP H08293610 A JPH08293610 A JP H08293610A JP 9871895 A JP9871895 A JP 9871895A JP 9871895 A JP9871895 A JP 9871895A JP H08293610 A JPH08293610 A JP H08293610A
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Abstract
(57)【要約】
【目的】 シリコン層の膜厚の変動によるしきい値電圧
バラツキを低減した半導体装置とその製造方法を提供す
ること。 【構成】 高抵抗シリコン基板１上に埋め込み酸化層２
と単結晶シリコン層３とを順次形成した、シリコン層３
の平均膜厚が１０００ÅのＳＯＩ構造ウェハに素子分離
のフィールド酸化膜４を形成し（図１（ａ））、酸化膜
５を成長させ、しきい値電圧調整用のＢＦ2 +をシリコン
層３にイオン注入し（図１（ｂ））、Ｐ+をシリコン層
３にイオン注入する（図１（ｃ））。シリコン層の膜厚
より深くまでリン（Ｐ+ ）を打ち込み、膜厚の薄い部分
で突き抜けを生じさせる。ゲート酸化膜５′の上にＮタ
イプのポリシリコンのゲート電極６を形成し、Ｎチャネ
ル型ＭＯＳ−ＦＥＴのソース、ドレインになるｎ+ 拡散
層７を形成する。ゲート酸化膜を介してゲート電極に対
向する部分がボディ部８となる（図１（ｄ））。
バラツキを低減した半導体装置とその製造方法を提供す
ること。 【構成】 高抵抗シリコン基板１上に埋め込み酸化層２
と単結晶シリコン層３とを順次形成した、シリコン層３
の平均膜厚が１０００ÅのＳＯＩ構造ウェハに素子分離
のフィールド酸化膜４を形成し（図１（ａ））、酸化膜
５を成長させ、しきい値電圧調整用のＢＦ2 +をシリコン
層３にイオン注入し（図１（ｂ））、Ｐ+をシリコン層
３にイオン注入する（図１（ｃ））。シリコン層の膜厚
より深くまでリン（Ｐ+ ）を打ち込み、膜厚の薄い部分
で突き抜けを生じさせる。ゲート酸化膜５′の上にＮタ
イプのポリシリコンのゲート電極６を形成し、Ｎチャネ
ル型ＭＯＳ−ＦＥＴのソース、ドレインになるｎ+ 拡散
層７を形成する。ゲート酸化膜を介してゲート電極に対
向する部分がボディ部８となる（図１（ｄ））。
Description
【０００１】
【産業上の利用分野】本発明は絶縁基板もしくは半導体
基板上に形成された絶縁層の上に形成された単結晶の半
導体層からなるＳＯＳ（シリコン オン サファイ
ヤ）、ＳＯＩ（シリコン オン インシュレータ）構造
の半導体装置およびその製造方法に関するものである。
基板上に形成された絶縁層の上に形成された単結晶の半
導体層からなるＳＯＳ（シリコン オン サファイ
ヤ）、ＳＯＩ（シリコン オン インシュレータ）構造
の半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ＳＯＩ，ＳＯＳ構造を有するＭＯＳデバ
イスおよび、それを集積化したＬＳＩは、その優れたサ
ブスレッショルド特性や低い寄生容量、素子間完全分
離、耐アルファ線性などで次世代ＶＬＳＩの候補として
注目を集めている。ＳＯＩまたはＳＯＳ構造を有するＭ
ＯＳ−ＦＥＴの中で最も標準的な完全空乏型ＭＯＳ−Ｆ
ＥＴのしきい値電圧はＭＯＳ−ＦＥＴのボディ部分に導
入された不純物の総量に強く依存する。
イスおよび、それを集積化したＬＳＩは、その優れたサ
ブスレッショルド特性や低い寄生容量、素子間完全分
離、耐アルファ線性などで次世代ＶＬＳＩの候補として
注目を集めている。ＳＯＩまたはＳＯＳ構造を有するＭ
ＯＳ−ＦＥＴの中で最も標準的な完全空乏型ＭＯＳ−Ｆ
ＥＴのしきい値電圧はＭＯＳ−ＦＥＴのボディ部分に導
入された不純物の総量に強く依存する。
【０００３】つまり、以下の式で表される。
【０００４】
【数１】 Ｖth＝ＶFB＋２φ＋Ｑ／ＣOX （１式） １式は界面状態やゲート酸化膜中の固定電荷、基板バイ
アス電圧等の影響を無視し、かつ二次元効果を無視した
近似式である。
アス電圧等の影響を無視し、かつ二次元効果を無視した
近似式である。
【０００５】ここで、Ｖthは、しきい値電圧、φは、フ
ェルミ・ポテンシャル電圧、ＶFBは、フラット・バンド
電圧、Ｑはボディ部の単位面積値の空間電荷、ＣOXはゲ
ート酸化膜の単位面積当たりの容量である。また、Ｑは
次式で表される。
ェルミ・ポテンシャル電圧、ＶFBは、フラット・バンド
電圧、Ｑはボディ部の単位面積値の空間電荷、ＣOXはゲ
ート酸化膜の単位面積当たりの容量である。また、Ｑは
次式で表される。
【０００６】
【数２】 Ｑ＝ｑ（ＸA ＮA −ＸD ＮD ） （２式） ここで、ＮD ，ＮA はボディ部に含まれるドナー、アク
セプタの面密度、ＸDＸA はドナー、アクセプタの活性
化率である。
セプタの面密度、ＸDＸA はドナー、アクセプタの活性
化率である。
【０００７】以上のようにしきい値電圧は不純物の面密
度（ＮD ，ＮA ）に大きく影響される。
度（ＮD ，ＮA ）に大きく影響される。
【０００８】ところが、現状のＳＯＩとＳＯＳ構造のウ
ェハには単結晶の半導体層であるシリコン層の膜厚がウ
ェハ面内バラツキ、ウェハ間バラツキ、およびロット間
バラツキが大きく、その上、ボディ部分に導入した不純
物が下地絶縁膜まで突き抜けたり、吸収されたりする量
はシリコン層の膜厚に強く依存する。このため、通常の
方法で導入した不純物のＭＯＳ−ＦＥＴのボディ部分に
残存する不純物の量はシリコン層の膜厚の変動に伴って
大きく変動する。この結果、完全空乏型ＭＯＳ−ＦＥＴ
のしきい値電圧がシリコン層の膜厚の変動に伴って大き
く変動するという問題がある。
ェハには単結晶の半導体層であるシリコン層の膜厚がウ
ェハ面内バラツキ、ウェハ間バラツキ、およびロット間
バラツキが大きく、その上、ボディ部分に導入した不純
物が下地絶縁膜まで突き抜けたり、吸収されたりする量
はシリコン層の膜厚に強く依存する。このため、通常の
方法で導入した不純物のＭＯＳ−ＦＥＴのボディ部分に
残存する不純物の量はシリコン層の膜厚の変動に伴って
大きく変動する。この結果、完全空乏型ＭＯＳ−ＦＥＴ
のしきい値電圧がシリコン層の膜厚の変動に伴って大き
く変動するという問題がある。
【０００９】そこで、シリコン層の膜厚の均一性をいか
にして実現するかが極めて重要な課題であり、従来技術
としてＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍ
ｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法，ＰＡＣＥ（Ｐｌａ
ｓｍａ ＡｓｓｉｓｔｅｄＣｈｅｍｉｃａｌ Ｅｔｃｈ
ｉｎｇ）法を用いた貼り合わせ技術、エピタキシャル技
術を用いた貼り合わせ技術などがある。ＳＩＭＯＸ法で
は膜厚の変動は比較的小さくなるが、大量の酸素イオン
の注入により結晶欠陥が多くなるという問題がある。貼
り合わせ基板のＰＡＣＥ法やエピタキシャル法によるシ
リコン層の膜厚均一化方法は高価な工程を経るため基板
コストを押し上げている。
にして実現するかが極めて重要な課題であり、従来技術
としてＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍ
ｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法，ＰＡＣＥ（Ｐｌａ
ｓｍａ ＡｓｓｉｓｔｅｄＣｈｅｍｉｃａｌ Ｅｔｃｈ
ｉｎｇ）法を用いた貼り合わせ技術、エピタキシャル技
術を用いた貼り合わせ技術などがある。ＳＩＭＯＸ法で
は膜厚の変動は比較的小さくなるが、大量の酸素イオン
の注入により結晶欠陥が多くなるという問題がある。貼
り合わせ基板のＰＡＣＥ法やエピタキシャル法によるシ
リコン層の膜厚均一化方法は高価な工程を経るため基板
コストを押し上げている。
【００１０】
【発明が解決しようとする課題】ＳＯＩやＳＯＳ構造を
有する完全空乏型ＭＯＳ−ＦＥＴを作製する時に、シリ
コン層の膜厚変動に伴ってしきい値電圧が大きく変動す
る問題があり、本発明の目的は、シリコン層の膜厚の変
動によるしきい値電圧のバラツキを低減した半導体装置
とその製造方法を提供することである。
有する完全空乏型ＭＯＳ−ＦＥＴを作製する時に、シリ
コン層の膜厚変動に伴ってしきい値電圧が大きく変動す
る問題があり、本発明の目的は、シリコン層の膜厚の変
動によるしきい値電圧のバラツキを低減した半導体装置
とその製造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明の第１の解決手段
に従う半導体装置は、絶縁基板上もしくは半導体基板上
に形成された絶縁膜の第一の絶縁層と、該第一の絶縁層
上に形成された単結晶の半導体層と、該半導体層の上に
形成された酸化膜の第二の絶縁層とを有し、前記半導体
層はソース部、ドレイン部、ボディ部を有して、該ボデ
ィ部の主面は前記第二の絶縁層に接して、該ボディ部の
裏面は前記第一の絶縁層に接する完全空乏型ＭＯＳ−Ｆ
ＥＴの半導体装置において、前記ボディ部は第一の導電
型を有し、共にイオン注入された第一および第二の導電
型の不純物を含み、第二の導電型の不純物の濃度は前記
ボディ部の全領域で第一の不純物の濃度より低いことを
特徴とする。
に従う半導体装置は、絶縁基板上もしくは半導体基板上
に形成された絶縁膜の第一の絶縁層と、該第一の絶縁層
上に形成された単結晶の半導体層と、該半導体層の上に
形成された酸化膜の第二の絶縁層とを有し、前記半導体
層はソース部、ドレイン部、ボディ部を有して、該ボデ
ィ部の主面は前記第二の絶縁層に接して、該ボディ部の
裏面は前記第一の絶縁層に接する完全空乏型ＭＯＳ−Ｆ
ＥＴの半導体装置において、前記ボディ部は第一の導電
型を有し、共にイオン注入された第一および第二の導電
型の不純物を含み、第二の導電型の不純物の濃度は前記
ボディ部の全領域で第一の不純物の濃度より低いことを
特徴とする。
【００１２】本発明の第２の解決手段に従う半導体装置
は、上述の第１の解決手段に従う半導体装置において、
前記第一の導電型の不純物濃度分布の濃度最大の深さが
前記第二の導電型の不純物濃度分布の濃度最大の深さよ
り浅いことを特徴とする。
は、上述の第１の解決手段に従う半導体装置において、
前記第一の導電型の不純物濃度分布の濃度最大の深さが
前記第二の導電型の不純物濃度分布の濃度最大の深さよ
り浅いことを特徴とする。
【００１３】本発明の第３の解決手段に従う半導体装置
は、上述の第１または第２の解決手段に従う半導体装置
において、前記完全空乏型ＭＯＳ−ＦＥＴはＰチャネル
型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−ＦＥＴ部を
共に一つ以上含み、前記完全空乏型ＭＯＳ−ＦＥＴの前
記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥＴ部と前
記Ｎチャネル型ＭＯＳ−ＦＥＴ部とでいずれも同一の導
電型を有することを特徴とする。
は、上述の第１または第２の解決手段に従う半導体装置
において、前記完全空乏型ＭＯＳ−ＦＥＴはＰチャネル
型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−ＦＥＴ部を
共に一つ以上含み、前記完全空乏型ＭＯＳ−ＦＥＴの前
記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥＴ部と前
記Ｎチャネル型ＭＯＳ−ＦＥＴ部とでいずれも同一の導
電型を有することを特徴とする。
【００１４】本発明の第４の解決手段に従う半導体装置
は、上述の第１または第２の解決手段に従う半導体装置
において、前記完全空乏型ＭＯＳ−ＦＥＴはＰチャネル
型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−ＦＥＴ部を
共に一つ以上含み、前記完全空乏型ＭＯＳ−ＦＥＴの前
記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥＴ部と前
記Ｎチャネル型ＭＯＳ−ＦＥＴ部とで異なった導電型を
有することを特徴とする。
は、上述の第１または第２の解決手段に従う半導体装置
において、前記完全空乏型ＭＯＳ−ＦＥＴはＰチャネル
型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−ＦＥＴ部を
共に一つ以上含み、前記完全空乏型ＭＯＳ−ＦＥＴの前
記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥＴ部と前
記Ｎチャネル型ＭＯＳ−ＦＥＴ部とで異なった導電型を
有することを特徴とする。
【００１５】本発明の第５の解決手段に従う半導体装置
の製造方法は、上述の絶縁基板、もしくは半導体基板上
に形成された絶縁膜の第一の絶縁層と、該第一の絶縁層
上に形成された単結晶の半導体層と、該半導体層の上に
形成された酸化膜の第二の絶縁層とからなり前記半導体
層はソース、ドレイン、ボディ部分を有して、該ボディ
部の主面は前記第二の絶縁層に接して、該ボディ部の裏
面は前記第一の絶縁層に接する完全空乏型ＭＯＳ−ＦＥ
Ｔの半導体装置の製造方法において、前記半導体層に第
一の導電型の不純物と第二の導電型の不純物をイオン注
入し、その際、第一の導電型の不純物のドーズ量が第二
の導電型の不純物より多く、かつ第一の導電型の不純物
濃度分布の濃度最大の深さが第二の導電型の不純物濃度
分布の濃度最大の深さより浅くなるようにイオン注入す
ることを特徴とする。
の製造方法は、上述の絶縁基板、もしくは半導体基板上
に形成された絶縁膜の第一の絶縁層と、該第一の絶縁層
上に形成された単結晶の半導体層と、該半導体層の上に
形成された酸化膜の第二の絶縁層とからなり前記半導体
層はソース、ドレイン、ボディ部分を有して、該ボディ
部の主面は前記第二の絶縁層に接して、該ボディ部の裏
面は前記第一の絶縁層に接する完全空乏型ＭＯＳ−ＦＥ
Ｔの半導体装置の製造方法において、前記半導体層に第
一の導電型の不純物と第二の導電型の不純物をイオン注
入し、その際、第一の導電型の不純物のドーズ量が第二
の導電型の不純物より多く、かつ第一の導電型の不純物
濃度分布の濃度最大の深さが第二の導電型の不純物濃度
分布の濃度最大の深さより浅くなるようにイオン注入す
ることを特徴とする。
【００１６】本発明の第６の解決手段に従う半導体装置
の製造方法は、上述の第５の解決手段に従う半導体装置
の製造方法において、前記完全空乏型ＭＯＳ−ＦＥＴと
してＰチャネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯ
Ｓ−ＦＥＴ部を共に一つ以上設け、前記完全空乏型ＭＯ
Ｓ−ＦＥＴの前記ボディ部は、前記Ｐチャネル型ＭＯＳ
−ＦＥＴ部と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とでい
ずれも同一の導電型を有するように前記第一および第二
の導電型の不純物をそれぞれイオン注入することを特徴
とする。
の製造方法は、上述の第５の解決手段に従う半導体装置
の製造方法において、前記完全空乏型ＭＯＳ−ＦＥＴと
してＰチャネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯ
Ｓ−ＦＥＴ部を共に一つ以上設け、前記完全空乏型ＭＯ
Ｓ−ＦＥＴの前記ボディ部は、前記Ｐチャネル型ＭＯＳ
−ＦＥＴ部と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とでい
ずれも同一の導電型を有するように前記第一および第二
の導電型の不純物をそれぞれイオン注入することを特徴
とする。
【００１７】本発明の第７の解決手段に従う半導体装置
の製造方法は、上述の第５の解決手段に従う半導体装置
の製造方法において、前記完全空乏型ＭＯＳ−ＦＥＴと
してＰチャネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯ
Ｓ−ＦＥＴ部を共に一つ以上設け、前記完全空乏型ＭＯ
Ｓ−ＦＥＴの前記ボディ部は、前記Ｐチャネル型ＭＯＳ
−ＦＥＴ部と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とで異
なった導電型を有するように前記第一および第二の導電
型の不純物をそれぞれイオン注入することを特徴とす
る。
の製造方法は、上述の第５の解決手段に従う半導体装置
の製造方法において、前記完全空乏型ＭＯＳ−ＦＥＴと
してＰチャネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯ
Ｓ−ＦＥＴ部を共に一つ以上設け、前記完全空乏型ＭＯ
Ｓ−ＦＥＴの前記ボディ部は、前記Ｐチャネル型ＭＯＳ
−ＦＥＴ部と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とで異
なった導電型を有するように前記第一および第二の導電
型の不純物をそれぞれイオン注入することを特徴とす
る。
【００１８】
【作用】しきい値電圧Ｖthは１式と２式よりボディ部の
不純物の面密度に強く依存している。つまり、Ｑ＝ｑ
（ＸA ＮA −ＸD ＮD ）であるが、一般にボディ部が例
えばＮタイプのとき、ＮD ≫ＮA でＮA が無視される
と、上述の２式は次の３式で表される。
不純物の面密度に強く依存している。つまり、Ｑ＝ｑ
（ＸA ＮA −ＸD ＮD ）であるが、一般にボディ部が例
えばＮタイプのとき、ＮD ≫ＮA でＮA が無視される
と、上述の２式は次の３式で表される。
【００１９】
【数３】 Ｑ＝−ｑＸD ＮD （３式） ところが、この場合のドナーの面密度ＮD はシリコン層
の膜厚に影響される。膜厚の薄い部分では不純物は基板
へ突き抜ける量が多くボディ部に残る量が少なくなる。
逆に膜厚の厚い部分ではボディ部に残る量が多くなる。
つまり、シリコン層の膜厚の厚い部分のＱ1 ＝−ｑＸD
ＮD1と膜厚の薄い部分のＱ2 ＝−ｑＸDＮD2の差Ｑ1 −
Ｑ2 ＝ΔＱだけしきい値電圧が変化することになる。
の膜厚に影響される。膜厚の薄い部分では不純物は基板
へ突き抜ける量が多くボディ部に残る量が少なくなる。
逆に膜厚の厚い部分ではボディ部に残る量が多くなる。
つまり、シリコン層の膜厚の厚い部分のＱ1 ＝−ｑＸD
ＮD1と膜厚の薄い部分のＱ2 ＝−ｑＸDＮD2の差Ｑ1 −
Ｑ2 ＝ΔＱだけしきい値電圧が変化することになる。
【００２０】本発明は、ドナーとアクセプタの両方とも
イオン注入するため、シリコン層の膜厚の厚い部分で
は、
イオン注入するため、シリコン層の膜厚の厚い部分で
は、
【００２１】
【数４】 Ｑ1 ＝ｑ（ＸA ＮA1−ＸD ＮD1） （４式） シリコン層の薄い部分では、
【００２２】
【数５】 Ｑ2 ＝ｑ（ＸA ＮA2−ＸD ＮD2） （５式） となり、Ｑ1 −Ｑ2 ＝ΔＱは
【００２３】
【数６】 ΔＱ＝ｑ（ＸA ΔＮA −ＸD ΔＮD ） （６式） ただし、ΔＮD ＝ＮD1−ＮD2 ΔＮA ＝ＮA1−ＮA2 となる。
【００２４】活性化率ＸA とＸD は、ほぼ等しいのでΔ
ＮD ＝ΔＮA のとき、ΔＱ＝０となる。つまり、しきい
値電圧のシリコン層の膜厚の変化による変動はプロセス
パラメータを最適化してΔＮA ＝ΔＮD を達成すること
によって制御することができる。
ＮD ＝ΔＮA のとき、ΔＱ＝０となる。つまり、しきい
値電圧のシリコン層の膜厚の変化による変動はプロセス
パラメータを最適化してΔＮA ＝ΔＮD を達成すること
によって制御することができる。
【００２５】
【数７】 ＮA1−ＮA2＝ＮD1−ＮD2 （７式） すなわち、本発明は７式を満足することで、しきい値電
圧の制御を達成するものである。例えば、ここで、ボデ
ィ部はＮタイプとすると、ＮD ＞ＮA で、シリコン層の
膜厚の薄い部分のアクセプタの面密度がほとんど基板へ
突き抜けたとすればＮA2≒０となる。
圧の制御を達成するものである。例えば、ここで、ボデ
ィ部はＮタイプとすると、ＮD ＞ＮA で、シリコン層の
膜厚の薄い部分のアクセプタの面密度がほとんど基板へ
突き抜けたとすればＮA2≒０となる。
【００２６】すると、ΔＮA ＝ＮA1となり、ここでΔＱ
＝０の条件、つまり、しきい値電圧が変動しない条件の
ΔＮD ＝ΔＮA は
＝０の条件、つまり、しきい値電圧が変動しない条件の
ΔＮD ＝ΔＮA は
【００２７】
【数８】 ＮD1−ＮD2＝ＮA1 （８式） となる。
【００２８】次に、８式を満足させる不純物分布につい
て具体的に述べる。８式の条件は、アクセプタ面密度が
ドナー面密度より低く、しかもシリコン層の膜厚の薄い
部分では突き抜けが生じた条件である。具体的には、ア
クセプタ濃度分布がイオン注入直後の濃度分布としては
シリコン層の基板に近い部分に濃度ピークを持った分布
となり、逆にドナー濃度分布はシリコン層の表面に近い
部分に濃度ピークを持った分布となる。
て具体的に述べる。８式の条件は、アクセプタ面密度が
ドナー面密度より低く、しかもシリコン層の膜厚の薄い
部分では突き抜けが生じた条件である。具体的には、ア
クセプタ濃度分布がイオン注入直後の濃度分布としては
シリコン層の基板に近い部分に濃度ピークを持った分布
となり、逆にドナー濃度分布はシリコン層の表面に近い
部分に濃度ピークを持った分布となる。
【００２９】そして、ドナー、アクセプタ面密度分布
は、基本的にイオン注入の注入条件であるエネルギー値
や注入量等を調整することによって熱工程による不純物
の熱拡散や絶縁層による吸収効果の影響を考慮しつつ制
御できる。
は、基本的にイオン注入の注入条件であるエネルギー値
や注入量等を調整することによって熱工程による不純物
の熱拡散や絶縁層による吸収効果の影響を考慮しつつ制
御できる。
【００３０】そのため、不純物濃度分布をイオン注入条
件により制御することで、上述の不純物濃度分布が達成
でき、８式を満足し、そしてΔＱ＝０となり、しきい値
電圧のシリコン層の膜厚の変化による変動を制御でき
る。
件により制御することで、上述の不純物濃度分布が達成
でき、８式を満足し、そしてΔＱ＝０となり、しきい値
電圧のシリコン層の膜厚の変化による変動を制御でき
る。
【００３１】なお、ここでいう不純物は基板からのオー
トドープでプロセス中に生じる非制御性の例えばアルミ
ニウム（Ａｌ）などを含まない。不純物濃度は、第一の
導電型の不純物も第二の導電型の不純物も共に約１×１
０15〜１×１０20／ｃｍ3 程度である。
トドープでプロセス中に生じる非制御性の例えばアルミ
ニウム（Ａｌ）などを含まない。不純物濃度は、第一の
導電型の不純物も第二の導電型の不純物も共に約１×１
０15〜１×１０20／ｃｍ3 程度である。
【００３２】
【実施例】以下に、添付図面を参照しながら本発明の実
施例を詳細に説明するが、本発明はこれらの実施例に限
定されないことは勿論である。
施例を詳細に説明するが、本発明はこれらの実施例に限
定されないことは勿論である。
【００３３】（実施例１）本発明の一実施例として、Ｓ
ＯＩ構造のＮチャネル型ＭＯＳ−ＦＥＴについて説明す
る。本実施例の製造プロセスを図１に示す。まず、高抵
抗シリコン基板１上に埋め込み酸化層２と単結晶シリコ
ン層（以下、「シリコン層」という）３とを順次形成し
て成り、シリコン層３の平均膜厚が１０００Å（オング
ストローム）のＳＯＩ構造ウェハに通常のＬＯＣＯＳ
（局部酸化）法によって素子分離用のフィールド酸化膜
４を形成する（図１（ａ））。次に、通常のＭＯＳ−Ｆ
ＥＴのプロセスと全く同じ様に酸化膜５を成長させ、し
きい値電圧調整用の二フッ化ボロン（ＢＦ2 +）をシリコ
ン層３にイオン注入する（図１（ｂ））。ついで、膜厚
バラツキによるしきい値電圧変動制御用のイオン注入と
して、リン（Ｐ+ ）をシリコン層３にイオン注入する
（図１（ｃ））。このとき、シリコン層の膜厚より深い
ところまでリン（Ｐ+ ）を打ち込む。すると、シリコン
層３の膜厚の薄い部分で突き抜けが生じる。イオン注入
直後の不純物分布を図７に示す。図７において、シリコ
ン層３の膜厚はこの場合約０．０９６μｍである。シリ
コン層３の表面から深さ約０．０９６μｍより深い部分
は基板１上に設けられた絶縁層である埋め込み酸化層２
である。曲線１１は二フッ化ボロンイオン（ＢＦ2 +）の
濃度分布、曲線１２はリンイオンの濃度分布を示す。そ
の後、ゲート酸化膜５′の上にＮタイプのポリシリコン
のゲート電極６を形成してから、Ｎチャネル型ＭＯＳ−
ＦＥＴのソース、ドレインになるｎ+ 拡散層７を形成す
ると、ゲート酸化膜５′を介してゲート電極６に対向す
る部分がボディ部８となる（図１（ｄ））。この場合、
ドーパントとしては、リンを用いた。
ＯＩ構造のＮチャネル型ＭＯＳ−ＦＥＴについて説明す
る。本実施例の製造プロセスを図１に示す。まず、高抵
抗シリコン基板１上に埋め込み酸化層２と単結晶シリコ
ン層（以下、「シリコン層」という）３とを順次形成し
て成り、シリコン層３の平均膜厚が１０００Å（オング
ストローム）のＳＯＩ構造ウェハに通常のＬＯＣＯＳ
（局部酸化）法によって素子分離用のフィールド酸化膜
４を形成する（図１（ａ））。次に、通常のＭＯＳ−Ｆ
ＥＴのプロセスと全く同じ様に酸化膜５を成長させ、し
きい値電圧調整用の二フッ化ボロン（ＢＦ2 +）をシリコ
ン層３にイオン注入する（図１（ｂ））。ついで、膜厚
バラツキによるしきい値電圧変動制御用のイオン注入と
して、リン（Ｐ+ ）をシリコン層３にイオン注入する
（図１（ｃ））。このとき、シリコン層の膜厚より深い
ところまでリン（Ｐ+ ）を打ち込む。すると、シリコン
層３の膜厚の薄い部分で突き抜けが生じる。イオン注入
直後の不純物分布を図７に示す。図７において、シリコ
ン層３の膜厚はこの場合約０．０９６μｍである。シリ
コン層３の表面から深さ約０．０９６μｍより深い部分
は基板１上に設けられた絶縁層である埋め込み酸化層２
である。曲線１１は二フッ化ボロンイオン（ＢＦ2 +）の
濃度分布、曲線１２はリンイオンの濃度分布を示す。そ
の後、ゲート酸化膜５′の上にＮタイプのポリシリコン
のゲート電極６を形成してから、Ｎチャネル型ＭＯＳ−
ＦＥＴのソース、ドレインになるｎ+ 拡散層７を形成す
ると、ゲート酸化膜５′を介してゲート電極６に対向す
る部分がボディ部８となる（図１（ｄ））。この場合、
ドーパントとしては、リンを用いた。
【００３４】イオン注入条件は、ドーパントのバッファ
としての酸化膜５の膜厚が１１０Ａのとき、二フッ化ボ
ロン（ＢＦ2 +）は６０ｋｅＶのエネルギーで２．０×１
０12/cm2 、リンは８０ｋｅＶのエネルギーで０．９×
１０12／ｃｍ2 で注入し、９００℃３０分の熱処理で活
性化処理をした。そのときのボディ部８に残存するリン
とホウ素のシリコン膜厚に対する濃度を図２に示す。図
２において、曲線１３，１４，１５はそれぞれホウ素，
リン，正味の不純物の膜厚方向の濃度分布を示すもので
ある。ここに、正味の不純物の濃度とは、異なる導電型
の不純物を含む場合は相殺する部分を除いて考えた、導
電型に実質的に寄与する不純物の濃度をいう。図２から
わかるように、シリコン層の膜厚が厚くなるに従ってボ
ディ部８に含まれるホウ素の量が多くなっている。従来
のホウ素のみのイオン注入法による製法ではしきい値電
圧が増加していた。しかし、本発明ではホウ素だけでな
くリンもイオン注入し、その量もシリコン層の膜厚と共
に増加している。その結果、リンとホウ素による補償後
の正味の不純物量がシリコン層の膜厚によりほとんど変
化しない膜厚領域が生じる。つまり、この領域ではしき
い値電圧が変動しない。
としての酸化膜５の膜厚が１１０Ａのとき、二フッ化ボ
ロン（ＢＦ2 +）は６０ｋｅＶのエネルギーで２．０×１
０12/cm2 、リンは８０ｋｅＶのエネルギーで０．９×
１０12／ｃｍ2 で注入し、９００℃３０分の熱処理で活
性化処理をした。そのときのボディ部８に残存するリン
とホウ素のシリコン膜厚に対する濃度を図２に示す。図
２において、曲線１３，１４，１５はそれぞれホウ素，
リン，正味の不純物の膜厚方向の濃度分布を示すもので
ある。ここに、正味の不純物の濃度とは、異なる導電型
の不純物を含む場合は相殺する部分を除いて考えた、導
電型に実質的に寄与する不純物の濃度をいう。図２から
わかるように、シリコン層の膜厚が厚くなるに従ってボ
ディ部８に含まれるホウ素の量が多くなっている。従来
のホウ素のみのイオン注入法による製法ではしきい値電
圧が増加していた。しかし、本発明ではホウ素だけでな
くリンもイオン注入し、その量もシリコン層の膜厚と共
に増加している。その結果、リンとホウ素による補償後
の正味の不純物量がシリコン層の膜厚によりほとんど変
化しない膜厚領域が生じる。つまり、この領域ではしき
い値電圧が変動しない。
【００３５】（実施例２）図４に本発明の第２の実施例
としてＰチャネル型ＭＯＳ−ＦＥＴとＮチャネル型ＭＯ
Ｓ−ＦＥＴが一つの導電型（図４ではＰタイプ）のボデ
ィ部よりなる相補的なＣ−ＭＯＳ構成を示す。図４に示
すように、高抵抗シリコン基板１上に埋め込み酸化層２
を形成し、その上の素子分離用のフィールド酸化膜４に
より区分された領域の一つにソース・ドレインとなるｎ
+ 拡散層７とこれらの拡散層７に挟まれたｐ型の導電型
を有するボディ部８とこのボディ部８の上にゲート酸化
膜５′を介してゲート電極６を設けたＮチャネル型ＭＯ
Ｓ−ＦＥＴ部２１と、上述の区分された領域のもう一つ
にソース・ドレインとなるｐ+ 拡散層９とこれらの拡散
層９に挟まれたｐ型の導電型を有するボディ部８とこの
ボディ部８の上にゲート酸化膜５を介してゲート電極６
を設けたＰチャネル型ＭＯＳ−ＦＥＴ部２２とからＣ−
ＭＯＳ−ＦＥＴ２０が構成されている。
としてＰチャネル型ＭＯＳ−ＦＥＴとＮチャネル型ＭＯ
Ｓ−ＦＥＴが一つの導電型（図４ではＰタイプ）のボデ
ィ部よりなる相補的なＣ−ＭＯＳ構成を示す。図４に示
すように、高抵抗シリコン基板１上に埋め込み酸化層２
を形成し、その上の素子分離用のフィールド酸化膜４に
より区分された領域の一つにソース・ドレインとなるｎ
+ 拡散層７とこれらの拡散層７に挟まれたｐ型の導電型
を有するボディ部８とこのボディ部８の上にゲート酸化
膜５′を介してゲート電極６を設けたＮチャネル型ＭＯ
Ｓ−ＦＥＴ部２１と、上述の区分された領域のもう一つ
にソース・ドレインとなるｐ+ 拡散層９とこれらの拡散
層９に挟まれたｐ型の導電型を有するボディ部８とこの
ボディ部８の上にゲート酸化膜５を介してゲート電極６
を設けたＰチャネル型ＭＯＳ−ＦＥＴ部２２とからＣ−
ＭＯＳ−ＦＥＴ２０が構成されている。
【００３６】図５に図４に示す本実施例の製造プロセス
を示す。この製造プロセスでは、図１と同様にＮチャネ
ル型ＭＯＳ−ＦＥＴ、Ｐチャネル型ＭＯＳ−ＦＥＴとも
に、それぞれのボディ部８，８に第一の導電型の不純物
と第二の導電型の不純物をイオン注入する。ただし、ボ
ディ部でイオンのドーズ量が異なるため、それぞれ選択
的に実施される。詳しくは、まず、図１（ａ）の構造と
同様に、シリコン層の平均膜厚が１０００ÅのＳＯＩ構
造ウェハに通常のＬＯＣＯＳ（局部酸化法）により素子
分離用のフィールド酸化膜を形成して、高抵抗シリコン
基板１上に埋め込み酸化膜２、シリコン層３、シリコン
層３を分離する分離用のフィールド酸化膜（ＬＯＣＯ
Ｓ）４およびシリコン層３上に形成された酸化膜５から
なる複数のフィールドを有する構造体を得る（図５
（ａ））。次に、フォトエッチングにより一方のフィー
ルドをフォトレジスト１１でマスクし、マスクされてい
ない他方のフィールドに二フッ化ボロンイオン（Ｂ
Ｆ2 +）を注入し（図５（ｂ））、さらにリンイオンを注
入する（図５（ｃ））。その後、フォトレジスト１１を
除去すると共に、フォトレジスト１２でイオン注入した
領域をマスクし、フォトレジスト１１を除去して開放さ
れた領域にリンイオンを注入し（図５ｄ））、さらに二
フッ化ボロンイオン（ＢＦ2 +）を注入する（図５
（ｅ））。フォトレジスト１２を除去してから、それぞ
れの領域のゲート酸化膜５′上にｎ＋型ゲート電極を形
成する。次いで、一方の領域のｎ+ 型拡散層７を形成
し、他方の領域にｐ+ 型拡散層を形成して、それぞれＮ
チャネル型ＭＯＳ−ＦＥＴ部、Ｐチャネル型ＭＯＳ−Ｆ
ＥＴ部を形成して、Ｃ−ＭＯＳ−ＦＥＴを構成する。
を示す。この製造プロセスでは、図１と同様にＮチャネ
ル型ＭＯＳ−ＦＥＴ、Ｐチャネル型ＭＯＳ−ＦＥＴとも
に、それぞれのボディ部８，８に第一の導電型の不純物
と第二の導電型の不純物をイオン注入する。ただし、ボ
ディ部でイオンのドーズ量が異なるため、それぞれ選択
的に実施される。詳しくは、まず、図１（ａ）の構造と
同様に、シリコン層の平均膜厚が１０００ÅのＳＯＩ構
造ウェハに通常のＬＯＣＯＳ（局部酸化法）により素子
分離用のフィールド酸化膜を形成して、高抵抗シリコン
基板１上に埋め込み酸化膜２、シリコン層３、シリコン
層３を分離する分離用のフィールド酸化膜（ＬＯＣＯ
Ｓ）４およびシリコン層３上に形成された酸化膜５から
なる複数のフィールドを有する構造体を得る（図５
（ａ））。次に、フォトエッチングにより一方のフィー
ルドをフォトレジスト１１でマスクし、マスクされてい
ない他方のフィールドに二フッ化ボロンイオン（Ｂ
Ｆ2 +）を注入し（図５（ｂ））、さらにリンイオンを注
入する（図５（ｃ））。その後、フォトレジスト１１を
除去すると共に、フォトレジスト１２でイオン注入した
領域をマスクし、フォトレジスト１１を除去して開放さ
れた領域にリンイオンを注入し（図５ｄ））、さらに二
フッ化ボロンイオン（ＢＦ2 +）を注入する（図５
（ｅ））。フォトレジスト１２を除去してから、それぞ
れの領域のゲート酸化膜５′上にｎ＋型ゲート電極を形
成する。次いで、一方の領域のｎ+ 型拡散層７を形成
し、他方の領域にｐ+ 型拡散層を形成して、それぞれＮ
チャネル型ＭＯＳ−ＦＥＴ部、Ｐチャネル型ＭＯＳ−Ｆ
ＥＴ部を形成して、Ｃ−ＭＯＳ−ＦＥＴを構成する。
【００３７】（実施例３）また、図６に本発明の第３の
実施例を示す。図６の半導体装置は図４の半導体装置と
同様にＮチャネル型ＭＯＳ−ＦＥＴ部とＰチャネル型Ｍ
ＯＳ−ＦＥＴ部とを備えた相補的なＣ−ＭＯＳ構造であ
るが、Ｐチャネル型ＭＯＳ−ＦＥＴ部２４のボディ部１
０の導電型は、図４のＮチャネル型ＭＯＳ−ＦＥＴ部２
１のボディ部８と異なっている。また、Ｐチャネル型Ｍ
ＯＳ−ＦＥＴ部２４のゲート電極６ａはＰタイプのポリ
シリコンにより形成されている。
実施例を示す。図６の半導体装置は図４の半導体装置と
同様にＮチャネル型ＭＯＳ−ＦＥＴ部とＰチャネル型Ｍ
ＯＳ−ＦＥＴ部とを備えた相補的なＣ−ＭＯＳ構造であ
るが、Ｐチャネル型ＭＯＳ−ＦＥＴ部２４のボディ部１
０の導電型は、図４のＮチャネル型ＭＯＳ−ＦＥＴ部２
１のボディ部８と異なっている。また、Ｐチャネル型Ｍ
ＯＳ−ＦＥＴ部２４のゲート電極６ａはＰタイプのポリ
シリコンにより形成されている。
【００３８】本実施例の半導体装置の製造プロセスは図
５に示す実施例２の半導体装置の製造プロセスと基本的
に同様であるが、上述の製造プロセスにおいて、図５
（ｄ）の工程で第２の導電型の不純物（ドーパント）で
あるリンのドーズ量を増加させてボディ部１０の導電型
を反転させている点が異なるとともに、図５（ｆ）の工
程では２つの領域はともにｎ+ 型のゲート電極を設けて
いるが、本実施例の製造プロセスにおいては一方の領域
にはｎ+ 型、他方の領域にはｐ+ 型のゲート電極を設け
る点が異なる。ゲート電極形成は、本実施例において
は、図５（ｆ）の工程で、フォトエッチングにより一方
の領域（Ｐチャネル型ＭＯＳ−ＦＥＴ部２４となるべき
領域）をフォトレジストでマスクして、マスクされなか
った領域（Ｎチャネル型ＭＯＳ−ＦＥＴ部２１となるべ
き領域）にｎ+ 型ゲート電極６を設け、次いでフォトレ
ジストを除去して、今度はマスクされなかった領域をフ
ォトレジストでマスクし、新たに開放された領域のゲー
ト酸化膜上にｐ+ 型のゲート電極６ａを設け、フォトレ
ジストを除去することにより行われる。
５に示す実施例２の半導体装置の製造プロセスと基本的
に同様であるが、上述の製造プロセスにおいて、図５
（ｄ）の工程で第２の導電型の不純物（ドーパント）で
あるリンのドーズ量を増加させてボディ部１０の導電型
を反転させている点が異なるとともに、図５（ｆ）の工
程では２つの領域はともにｎ+ 型のゲート電極を設けて
いるが、本実施例の製造プロセスにおいては一方の領域
にはｎ+ 型、他方の領域にはｐ+ 型のゲート電極を設け
る点が異なる。ゲート電極形成は、本実施例において
は、図５（ｆ）の工程で、フォトエッチングにより一方
の領域（Ｐチャネル型ＭＯＳ−ＦＥＴ部２４となるべき
領域）をフォトレジストでマスクして、マスクされなか
った領域（Ｎチャネル型ＭＯＳ−ＦＥＴ部２１となるべ
き領域）にｎ+ 型ゲート電極６を設け、次いでフォトレ
ジストを除去して、今度はマスクされなかった領域をフ
ォトレジストでマスクし、新たに開放された領域のゲー
ト酸化膜上にｐ+ 型のゲート電極６ａを設け、フォトレ
ジストを除去することにより行われる。
【００３９】なお、図１，図４，図６ともに図示してい
ないがソース・ドレイン７，７または９，９とボディ部
８または１０の境界のソース・ドレインの低濃度領域や
ゲート電極のサイドウォールなどの従来のＭＯＳ−ＦＥ
Ｔ構造に用いられる構成は本発明でも同様に用いられ
る。
ないがソース・ドレイン７，７または９，９とボディ部
８または１０の境界のソース・ドレインの低濃度領域や
ゲート電極のサイドウォールなどの従来のＭＯＳ−ＦＥ
Ｔ構造に用いられる構成は本発明でも同様に用いられ
る。
【００４０】（試験例）シリコン層３の膜厚を８０μ
ｍ，９０μｍ，１００μｍ，１１０μｍ，１２０μｍの
５種類の膜厚を持つ実施例１の半導体装置、および従来
プロセスにより作製した半導体装置のゲート電極に電圧
を印加し、チャネル領域表面に反転層が形成され、ソー
ス・ドレイン間に電流が流れ始める最小のゲート電圧、
すなわちしきい値電圧、Ｖth、を測定した。得られた結
果を図３に示す。図３において、曲線３０は本発明の半
導体装置のしきい値電圧のシリコン層の膜厚に対する変
動を示す曲線であり、３１は従来の半導体装置のしきい
値電圧のシリコン層の膜厚に対する変動を示す曲線であ
る。図３から、明らかなように、本発明の半導体装置で
は、シリコン膜の膜厚が８０〜１２０ｎｍ変わっても、
しきい値電圧のバラツキが０．０８Ｖを越えない。つま
り本発明ではシリコン層の膜厚が１００ｎｍを中心に±
２０ｎｍ以内にばらついても、しきい値電圧は０．０８
Ｖ以内のバラツキに収まる。これに対して、従来の半導
体装置は、同じ８０ｎｍから１２０ｎｍまでの４０ｎｍ
のシリコン層の膜厚変動領域でのしきい値電圧のバラツ
キが０．２Ｖである。このように本発明によれば、ＳＯ
ＩまたはＳＯＳ構造の完全空乏型ＭＯＳ−ＦＥＴにおい
て、しきい値電圧のシリコン層膜厚変動依存を大きく低
減する効果がある。実施例２および３のＮＭＯＳおよび
ＰＭＯＳそれぞれのしきい値電圧についても同様にシリ
コン層の膜厚変動に対する依存を大きく低減する効果が
ある。
ｍ，９０μｍ，１００μｍ，１１０μｍ，１２０μｍの
５種類の膜厚を持つ実施例１の半導体装置、および従来
プロセスにより作製した半導体装置のゲート電極に電圧
を印加し、チャネル領域表面に反転層が形成され、ソー
ス・ドレイン間に電流が流れ始める最小のゲート電圧、
すなわちしきい値電圧、Ｖth、を測定した。得られた結
果を図３に示す。図３において、曲線３０は本発明の半
導体装置のしきい値電圧のシリコン層の膜厚に対する変
動を示す曲線であり、３１は従来の半導体装置のしきい
値電圧のシリコン層の膜厚に対する変動を示す曲線であ
る。図３から、明らかなように、本発明の半導体装置で
は、シリコン膜の膜厚が８０〜１２０ｎｍ変わっても、
しきい値電圧のバラツキが０．０８Ｖを越えない。つま
り本発明ではシリコン層の膜厚が１００ｎｍを中心に±
２０ｎｍ以内にばらついても、しきい値電圧は０．０８
Ｖ以内のバラツキに収まる。これに対して、従来の半導
体装置は、同じ８０ｎｍから１２０ｎｍまでの４０ｎｍ
のシリコン層の膜厚変動領域でのしきい値電圧のバラツ
キが０．２Ｖである。このように本発明によれば、ＳＯ
ＩまたはＳＯＳ構造の完全空乏型ＭＯＳ−ＦＥＴにおい
て、しきい値電圧のシリコン層膜厚変動依存を大きく低
減する効果がある。実施例２および３のＮＭＯＳおよび
ＰＭＯＳそれぞれのしきい値電圧についても同様にシリ
コン層の膜厚変動に対する依存を大きく低減する効果が
ある。
【００４１】上述の本発明によるしきい値電圧のシリコ
ン層膜厚変動依存低減効果は、ＭＯＳ−ＦＥＴの動作が
ディプレッション型、エンハンスメント型もしくはその
構造がＮタイプ、Ｐタイプによらず同じように効果を生
じる。
ン層膜厚変動依存低減効果は、ＭＯＳ−ＦＥＴの動作が
ディプレッション型、エンハンスメント型もしくはその
構造がＮタイプ、Ｐタイプによらず同じように効果を生
じる。
【００４２】
【発明の効果】本発明によれば、絶縁基板上もしくは半
導体基板上に形成された絶縁膜の第一の絶縁層と、該第
一の絶縁層上に形成された単結晶の半導体層と、該半導
体層の上に形成された酸化膜の第二の絶縁層とを有し、
前記半導体層はソース部、ドレイン部、ボディ部を有し
て、該ボディ部の主面は前記第二の絶縁層に接して、該
ボディ部の裏面は前記第一の絶縁層に接する完全空乏型
ＭＯＳ−ＦＥＴの半導体装置において、前記ボディ部は
第一の導電型を有し、共にイオン注入された第一および
第二の導電型の不純物を含み、第二の導電型の不純物の
濃度は前記ボディ部の全領域で第一の導電型の不純物の
濃度より低くなるようにしたことにより、シリコン層の
膜厚変動によるしきい値電圧のバラツキを低減すること
ができる。
導体基板上に形成された絶縁膜の第一の絶縁層と、該第
一の絶縁層上に形成された単結晶の半導体層と、該半導
体層の上に形成された酸化膜の第二の絶縁層とを有し、
前記半導体層はソース部、ドレイン部、ボディ部を有し
て、該ボディ部の主面は前記第二の絶縁層に接して、該
ボディ部の裏面は前記第一の絶縁層に接する完全空乏型
ＭＯＳ−ＦＥＴの半導体装置において、前記ボディ部は
第一の導電型を有し、共にイオン注入された第一および
第二の導電型の不純物を含み、第二の導電型の不純物の
濃度は前記ボディ部の全領域で第一の導電型の不純物の
濃度より低くなるようにしたことにより、シリコン層の
膜厚変動によるしきい値電圧のバラツキを低減すること
ができる。
【００４３】また、本発明によれば、前記第一の導電型
の不純物濃度分布の濃度最大の深さが前記第二の導電型
の不純物濃度分布の濃度最大の深さより浅くしたことに
より、シリコン層の正味の不純物濃度を実質的に膜厚に
依存しないようにすることができる。
の不純物濃度分布の濃度最大の深さが前記第二の導電型
の不純物濃度分布の濃度最大の深さより浅くしたことに
より、シリコン層の正味の不純物濃度を実質的に膜厚に
依存しないようにすることができる。
【図１】本発明の一実施例とするＳＯＩ構造のＮタイプ
ＭＯＳ−ＦＥＴの製造プロセスを示す断面図であり、
（ａ）は分離用のフィールド酸化膜を形成した段階、
（ｂ）は二フッ化ボロンイオン（ＢＦ2 +）を注入した段
階、（ｃ）はリンイオンを注入した段階、（ｄ）はゲー
ト電極を設け、拡散層を形成した段階をそれぞれ示す。
ＭＯＳ−ＦＥＴの製造プロセスを示す断面図であり、
（ａ）は分離用のフィールド酸化膜を形成した段階、
（ｂ）は二フッ化ボロンイオン（ＢＦ2 +）を注入した段
階、（ｃ）はリンイオンを注入した段階、（ｄ）はゲー
ト電極を設け、拡散層を形成した段階をそれぞれ示す。
【図２】本発明によるホウ素、リンおよび正味不純物の
濃度のシリコン層の膜厚依存性を示す線図である。
濃度のシリコン層の膜厚依存性を示す線図である。
【図３】本発明の半導体装置と従来の半導体装置のしき
い値電圧のシリコン層の膜厚依存性を示す線図である。
い値電圧のシリコン層の膜厚依存性を示す線図である。
【図４】本発明の実施例２に従うＳＯＩ構造のＣ−ＭＯ
Ｓ構成によるＭＯＳ−ＦＥＴの断面図である。
Ｓ構成によるＭＯＳ−ＦＥＴの断面図である。
【図５】図４の半導体装置の製造プロセスを示す断面図
であり、（ａ）は分離用のフィールド酸化膜を形成した
段階、（ｂ）は一方の領域に二フッ化ボロンイオン（Ｂ
Ｆ2 +）を注入した段階、（ｃ）は一方の領域にリンイオ
ンを注入した段階、（ｄ）は他方の領域にリンイオンを
注入した段階、（ｅ）は他方の領域に二フッ化ボロンイ
オン（ＢＦ2 +）を注入した段階、（ｆ）はゲート電極を
設け、拡散層を形成した段階をそれぞれ示す。
であり、（ａ）は分離用のフィールド酸化膜を形成した
段階、（ｂ）は一方の領域に二フッ化ボロンイオン（Ｂ
Ｆ2 +）を注入した段階、（ｃ）は一方の領域にリンイオ
ンを注入した段階、（ｄ）は他方の領域にリンイオンを
注入した段階、（ｅ）は他方の領域に二フッ化ボロンイ
オン（ＢＦ2 +）を注入した段階、（ｆ）はゲート電極を
設け、拡散層を形成した段階をそれぞれ示す。
【図６】本発明の実施例３に従うＳＯＩ構造のＣ−ＭＯ
Ｓ構成によるＭＯＳ−ＦＥＴの断面図である。
Ｓ構成によるＭＯＳ−ＦＥＴの断面図である。
【図７】本発明のイオン注入直後のホウ素、リンの濃度
分布を示す線図である。
分布を示す線図である。
１ 高抵抗シリコン基板 ２ 埋め込み酸化膜 ３ 単結晶シリコン層 ４ 素子分離のフィールド酸化膜（ＬＯＣＯＳ） ５ 酸化膜 ５′ ゲート酸化膜 ６ 多結晶シリコンゲート電極 ７ ＮチャネルＭＯＳ−ＦＥＴのソース・ドレイン ８ ＭＯＳ−ＦＥＴのボディ部 ９ ＰチャネルＭＯＳ−ＦＥＴのソース・ドレイン １０ ＭＯＳ−ＦＥＴのボディ部 １１ 二フッ化ボロンイオン（ＢＦ2 +）の濃度分布曲線 １２ リンイオンの濃度分布曲線 １３ 二フッ化ボロンイオン（ＢＦ2 +）の濃度分布曲線 １４ 正味不純物の濃度分布曲線 １５ リンイオンの濃度分布曲線 ２０ Ｃ−ＭＯＳ−ＦＥＴ ２１ Ｎチャネル型ＭＯＳ−ＦＥＴ部 ２２ Ｐチャネル型ＭＯＳ−ＦＥＴ部 ２３ Ｃ−ＭＯＳ−ＦＥＴ ２４ Ｐチャネル型ＭＯＳ−ＦＥＴ部 ３０ 本発明の半導体装置のしきい値電圧のシリコン層
の膜厚に対する変動を示す曲線 ３１ 従来の半導体装置のしきい値電圧のシリコン層の
膜厚に対する変動を示す曲線
の膜厚に対する変動を示す曲線 ３１ 従来の半導体装置のしきい値電圧のシリコン層の
膜厚に対する変動を示す曲線
Claims (7)
- 【請求項１】 絶縁基板上もしくは半導体基板上に形成
された絶縁膜の第一の絶縁層と、該第一の絶縁層上に形
成された単結晶の半導体層と、該半導体層の上に形成さ
れた酸化膜の第二の絶縁層とを有し、前記半導体層はソ
ース部、ドレイン部、ボディ部を有して、該ボディ部の
主面は前記第二の絶縁層に接して、該ボディ部の裏面は
前記第一の絶縁層に接する完全空乏型ＭＯＳ−ＦＥＴの
半導体装置において、 前記ボディ部は第一の導電型を有し、共にイオン注入さ
れた第一および第二の導電型の不純物を含み、第二の導
電型の不純物の濃度は前記ボディ部の全領域で第一の不
純物の濃度より低いことを特徴とする半導体装置。 - 【請求項２】 前記第一の導電型の不純物濃度分布の濃
度最大の深さが前記第二の導電型の不純物濃度分布の濃
度最大の深さより浅いことを特徴とする請求項１または
２に記載の半導体装置。 - 【請求項３】 前記完全空乏型ＭＯＳ−ＦＥＴはＰチャ
ネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−ＦＥＴ
部を共に一つ以上含み、前記完全空乏型ＭＯＳ−ＦＥＴ
の前記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥＴ部
と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とでいずれも同一
の導電型を有することを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項４】 前記完全空乏型ＭＯＳ−ＦＥＴはＰチャ
ネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−ＦＥＴ
部を共に一つ以上含み、前記完全空乏型ＭＯＳ−ＦＥＴ
の前記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥＴ部
と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とで異なった導電
型を有することを特徴とする請求項１または２に記載の
半導体装置。 - 【請求項５】 絶縁基板、もしくは半導体基板上に形成
された絶縁膜の第一の絶縁層と、該第一の絶縁層上に形
成された単結晶の半導体層と、該半導体層の上に形成さ
れた酸化膜の第二の絶縁層とからなり前記半導体層はソ
ース、ドレイン、ボディ部分を有して、該ボディ部の主
面は前記第二の絶縁層に接して、該ボディ部の裏面は前
記第一の絶縁層に接する完全空乏型ＭＯＳ−ＦＥＴの半
導体装置の製造方法において、 前記半導体層に第一の導電型の不純物と第二の導電型の
不純物をイオン注入し、その際、第一の導電型の不純物
のドーズ量が第二の導電型の不純物より多く、かつ第一
の導電型の不純物濃度分布の濃度最大の深さが第二の導
電型の不純物濃度分布の濃度最大の深さより浅くなるよ
うにイオン注入することを特徴とする半導体装置の製造
方法。 - 【請求項６】 前記完全空乏型ＭＯＳ−ＦＥＴとしてＰ
チャネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−Ｆ
ＥＴ部を共に一つ以上設け、前記完全空乏型ＭＯＳ−Ｆ
ＥＴの前記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥ
Ｔ部と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とでいずれも
同一の導電型を有するように前記第一および第二の導電
型の不純物をそれぞれイオン注入することを特徴とする
請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記完全空乏型ＭＯＳ−ＦＥＴとしてＰ
チャネル型ＭＯＳ−ＦＥＴ部とＮチャネル型ＭＯＳ−Ｆ
ＥＴ部を共に一つ以上設け、前記完全空乏型ＭＯＳ−Ｆ
ＥＴの前記ボディ部は、前記Ｐチャネル型ＭＯＳ−ＦＥ
Ｔ部と前記Ｎチャネル型ＭＯＳ−ＦＥＴ部とで異なった
導電型を有するように前記第一および第二の導電型の不
純物をそれぞれイオン注入することを特徴とする請求項
５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9871895A JPH08293610A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9871895A JPH08293610A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293610A true JPH08293610A (ja) | 1996-11-05 |
Family
ID=14227309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9871895A Withdrawn JPH08293610A (ja) | 1995-04-24 | 1995-04-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08293610A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211064B1 (en) | 1998-06-30 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| JP2002299634A (ja) * | 2001-04-04 | 2002-10-11 | Sony Corp | 半導体装置およびその製造方法 |
| WO2003019672A1 (fr) * | 2001-08-22 | 2003-03-06 | Sony Corporation | Procede de fabrication de transistor soi a depletion complete |
| US7109554B2 (en) | 2002-03-11 | 2006-09-19 | Nec Corporation | Thin film semiconductor device and method for manufacturing same |
| JP2007027201A (ja) * | 2005-07-12 | 2007-02-01 | Seiko Instruments Inc | 半導体装置の製造方法 |
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| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-04-24 JP JP9871895A patent/JPH08293610A/ja not_active Withdrawn
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| JP4713415B2 (ja) * | 2006-07-13 | 2011-06-29 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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