TWI291225B - Thin film semiconductor device and method for manufacturing same - Google Patents

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TWI291225B TW092104387A TW92104387A TWI291225B TW I291225 B TWI291225 B TW I291225B TW 092104387 A TW092104387 A TW 092104387A TW 92104387 A TW92104387 A TW 92104387A TW I291225 B TWI291225 B TW I291225B
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Description

1291225 五、發明說明（3) 體V t h值變動得以減緩，適以組成低壓電路。 為達成本發明之第一目的，本發明提供/ 體裝置，包括：一N通道MOS電晶體與一P通道€ $ 薄腠艚 半 導 其 矽層 ，形$ 中每一具有一主動層與形成於一絕緣層上之〆π、於该 其中，一第一閘極經一第一閘極絕緣層 通道MOS電晶體之該複晶矽層上，該第一閘極包拉 曰曰 矽 形成 於該 其中，一第二閘極經一第二閘極絕緣層，…’ρ赛複 通道MOS電晶體之該複晶矽層上，該第一閘極包枯’ 晶碎；以及 ^ 七 令乏層 其中，該主動層之厚度小於形成通道轉換時/ 之寬度。 在較佳實例中，該第一與第二閘極係以一堆疊 (stacked )結構組成，該堆疊結構包括該複晶矽與金屬 或是該複晶石夕與金屬石夕化物（silicide)。 在另一較佳實例中，該複晶矽層與該第一閘極絕緣層 完全地位於至少該第一閘極下方，且一第一閘極佈線 (w i r i ng )經一接觸洞連接至該第一閘極，且其中該複晶 矽層與該第二閘極絕緣層完全地位於至少該第二閘極下 方’且一弟一閘極佈線經一接觸洞連接至該第二閘極。 在另一較佳實例中，該複晶矽層之厚度約為6 〇 nm。 為達成本發明之第二目的，本發明提供一種薄膜半導 體裝置的製造方法，包括下列步驟： 形成一既定厚度之非晶矽層直接沈積於一絕緣基底，
1291225 五、發明說明（4) 或經由一保護層沈積於該絕緣基底上，· 利用雷射（iaser)將該非晶石夕予 (polycrystalUze)，藉以形成一複曰曰石^ =夕化 圖案化該複晶石夕層成為 日0 曰， 藉以形成一N通道M0S電曰& # 士 型（island )結構， 成區； U體形成區與—P通道M0S電晶體形 佈射一第二或一第一暮雷
電晶體區，藉以形成一P形M 二”質進入該N通道M0S x P型或N型之第一區· 佈射一第一或一第-道帝
電晶體區，藉以形成一Ν—型或ρ型進入該Ρ通道M〇S 該第綱:電晶體形成區中 苐一閘極、纟巴緣層於★玄p彳g、蓄n f 晶體形成區中該第二區上； 曰於通道M0S電 沈積複晶石夕於該第―與第：間極絕緣 佈射一第一導電型之一雜質進入該’ 成區中該第-閉極絕緣層之該複晶石夕上，藉以在;；體;; 極絕緣層上形成-N型之該複晶石夕； 乂在。亥第間 佈射-第二導電型之一雜質進入該p 成區中該第二閉極絕緣層之該複晶石夕上，藉以在體： 極絕緣層上形成一P型之該複晶矽； 在》亥第一閘 形成-金屬層或-金屬矽化物層於每—該N型 該複晶矽上，並圖案化該金屬層或該金' 於該N型之該複晶石夕上形成一第一閑極， 物 晶矽上形成一第二閘極；以及 mP歪之该複
2153-5501-PF(Nl);Ahddub.ptd 第9頁 1291225 五、發明說明（5) '— ----- 區中佈ί —第—導電型之—雜質於刻通道MOS電晶體形成 來点f I佈射一第二導電型之—雜質於該ρ通道M0S電晶體 7风&中，藉以分別形成源極與汲極區。 盥今t車父佳實例中，每一該第一與第二閘極係以該複晶矽 /、1 ^、或是該複晶矽與金屬矽化物堆疊所組成。 ^八在另車父佳實例中，該複晶石夕層與該第一閘極絕緣層 二^ t位於至少該第一閘極下方，且該複晶矽層與該第二 甲°、纟巴緣層完全地位於至少該第一閘極下方，藉以於該閘 極上減少一不平坦階差（uneven step)。 在另一較佳實例中，該複晶矽層之厚度約為6〇ηΠ1。 一另為達成本發明之第三目的，本發明提供一種薄膜半導 體裝置的製造方法，包括下列步驟： 形成一既定厚度之非晶矽層直接沈積於一絕緣基底， 或經由一保護層沈積於該絕緣基底上； 利用雷射將該非晶矽予以複晶矽化，藉以形成一複晶 矽層； 、圖案化該複晶矽層成為複數個島型結構，藉以形成一 N通道MOS電晶體形成區與—p通道M〇s電晶體形成區； 佈射一第二或一第一導電型之一雜質進入該N通道MOS 電晶體區，藉以形成-P型或N型之第一區； 佈射一第一或一第二導電型之一雜質進入該P通道仙3 電晶體區，藉以形成一N型或p型之第二區； )—形成一第一閘極絕緣層於該N通道MOS電晶體形成區中 4弟區上，以及形成~第二閘極絕緣層於該P通道Μ 0 S電
2153-5501-PF(Nl);Ahddub.ptd 第10頁 1291225 五、發明說明（6) 晶體形成區中該第二區上· 沈積複f矽於該第一與第二閘極絕緣層上； 、口佈射一第一導電型之一雜質進入該N通道M〇s電晶體形 成區中该第一間極絕緣層之該複晶矽上，藉以在該第一閘 極絕緣層上，成_N型之該複晶石夕； 、。佈射一第二導電型之一雜質進入該p通道M〇S電晶體形 成區中该第二閘極絕緣層之該複晶矽上，藉以在該第二閘 極絶緣層上形成一p型之該複晶矽； •、形成一金屬層或一金屬矽化物層於每一該N型與P型之 該，晶石夕上’並圖案化該金屬層或該金屬矽化物層，藉以 =忒N型之該複晶矽上形成一第一閘極，且於該1>型之該複 日日石夕形成上一第二閘極； 成一》炎接雜（Ughtly d〇Ped)汲極區於該N通道 “晶體形成區與p通道M〇s電晶體形成區至少直中之一 上；以及 區中布♦電型之—雜質於該㈣道霞電晶體形成 ^成巴^益一第二導電型之一雜質於該P通道MOS電晶體 形成&中，藉以分別形成源極與汲極區。 為達成本發明之第四目的，本 括墙描电道 體裝置的製造方法，包括下列步；…供-種薄料導 或經由f佯；；：::晶石夕層直接沈積於-絕緣基底， 保邊層沈積於該絕緣基底上； 利用雷射將該非晶矽予以θ切^ 矽層； 升日日7于以硬晶矽化，藉以形成一複晶
2153-5501-PF(Nl)；Ahddub.ptd 第11頁 1291225 五、發明說明（7) 圖案化該複 N通道MOS電晶體 形成一第 該第 區上’以 成區中該 積複晶碎 之複晶砍 且於該第 晶體形 沈 該沈積 閘極’ 佈射一第一 成區中，藉以分 第一閘極之該複 射一第二 ’糟以分 極之該複 達成本發 佈 成區中 第二閘 為 體裝置 形 或經由 利 矽層； 的製造方 成一既定 一保護層 用雷射將 晶矽層成 形成區與 閘極絕緣 及形成一 第二區上 於該第一 ’藉以於 二閘植絕 導電型之 別形成源 晶矽成為 導電型之 別形成源 晶矽成為 明之第五 法，包括 厚度之非 沈積於該 該非晶矽 為複數個島型結構，藉以形成一 —P通道MOS電晶體形成區； 層於該N通道MOS電晶體形成區中 弟一閘極絕緣層於該P通道Μ 〇 s電 與弟二閘極絕緣層上， 該第一閘極絕緣層上形成一第 緣層上形成一第二閘極； —雜質進入該Ν通道MOS 極區與汲極區，並同時 一 Ν型複晶矽；以及 一雜質進入該Ρ通道MOS 極區與汲極區，並同時 並圖案化 電晶體形 使做為該 電晶體形 使做為該 一 Ρ型複晶矽。 目的，本發明提供一種 下列步驟： 晶矽層直接沈積於一絕 絕緣基底上； 予以複晶矽化，藉以形 薄膜半導 緣基底， 成一複 曰曰 圖案化該複晶妙層成為複 Ν通道MOS電晶體形成！f命η ^ 精乂 I成 £，、一P通道MOS電晶體形成區； ^ ^ ^亟絕緣層於該N通道MOS電晶體形成區 人 品 以形成一第二閘極絕緣層於該ρ通道m〇s
1291225 五、發明說明（9) — 形成於閘極絕緣層4上，利用此方法，N通道電晶體丨〇 i之 閘極複晶矽5為N型，而P通道電晶體201之閘極複晶石夕5為？ 型，複晶矽層3之厚度小於N通道層與p通道層導電型相反 時空乏層延伸之寬度。 利用適於N型與P型通道之各類不同導電型之閘極 矽5，以及具厚度小於空乏層寬度之複晶矽層3，閥值電g Vth得以降低，同時可增加薄膜電晶體之每一通道雜質濃 度達2X1 016 /cm3以上，以減缓介面狀態密度（)之影 響，進一步地抑制Vth值的變動。 如上所述，本發明揭示之薄膜半導體裝置與其製造方 法具有下列功能特徵。 第一功能特徵為即使當N通道或p通道區域具有高雜質 濃度’閥值電壓（V t h )仍可降低至一預設值或更低。 此因N通道電晶體之閘極複晶矽為n型所構成，而p通 道電晶體之閘極複晶矽為P型所構成，再者，複晶矽之形 成厚度小於通道反轉時空乏層之寬度。 第二功能特徵為V th之變動得以降低，藉以改良邏輯 電路設計之自由度，並增進製程量率。 此因高通道雜質濃度可減少高介面狀態對複晶矽特定 的影響。 第三功能特徵為可避免構成閘極之閘極金屬因階差 (step)而造成斷路（disconnecti〇n)。 此因圖案化複晶矽與閘極絕緣層後可完全地覆蓋於閘 極下方。
2153-5501-PF(Nl);Ahddub.ptd 第14頁 1291225 五、發明說明（11) 3。當採用PE-CVD形成時，a_Si層3在下一步驟（結晶）前 會利用準分子雷射或相類似之方法進行脫氫 (hydrogenate)至丨％或更低。接著，利用準分子雷射或 類似具約 80-95% 結晶強度（crystallizati〇n strength )旎s之方式於具a-Si層3之基底上施以複晶矽化 (polycrystal 1 ize )步驟。 接著’施行島型光阻製程與島型蝕刻製程，複晶矽3 可分別對應佈植步驟而予以絕緣，利用光阻隔絕，硼（B )離子可選擇性地摻雜或射入N通道電晶體形成區中（請 參閱第3B圖），而磷（p )離子可選擇性地摻雜或射入p通 道電晶體形成區中（請參閱第3C圖）。本實施例中硼（β )與填（P)之實際劑量分別為。此 值得注思的疋摻雜離子至N通道與p通道之步驟順序並不影 響本發明，故其順序可互換執行。 接著，如第3D圖所示，採用lp-CVD或PE-CVD形成厚度 約5 0 nm之閘極氧化層4，並形成掺雜約5 X1 〇ι9 / cm3的構（p ) 且厚度約1 OOnm之閘極複晶矽，利用微影製程選擇性地摻 雜或射入硼（B)約lxltp/cm2至P通道電晶體形成區，以反 轉閘極複晶矽5成為p導電型。此值得注意的是如何決定閑 極複晶石夕5之導電型並不影響本發明之功能特徵，故在n通 道電晶體之閘極複晶矽5中摻雜硼（B )離子接著再佈植^ (P )離子抵銷，仍可獲得相同的功能特徵。 然後，如第3E圖所示，利用雷射回火（anneal )或其 他必要方法活化（activate )基底後，形成厚度1〇〇nm之、
1291225 五、發明說明（12) 鉻（Cr )或其他類/ #所 伞阳制於命於 材貝之閘極金屬6，接續進行閘極之 光阻製程與乾蝕刻鞋 〜 f I # 選擇性地形成閘極。 制和也私7 > 成間極後’接著形成LDD結構，利用光阻 製程與離子佈植成挾 u 坌W盥V闰、次&雜W程選擇性地形成LDD 7 (請參閱 回’此外’進行摻雜硼（B )之源/汲極光阻製 程、石朋U)離子摻雜製程、摻雜填（P)之源/汲極光阻 1私、磷（P )離子摻雜製程，並選擇性地或與閘極自動 對準地（self-alignment)形成p通道源/汲極8或n通道源 /汲極9 (請參閱第3G圖）。 最後’形成由SiNx或其他類似材質、厚度約2〇〇nm所構 成之層間絕緣層1 〇，活化回火後，進行接觸洞之光阻與乾 钱刻製程而選擇性地形成接觸洞1丨，接著形成厚度約 5OOnm之A1層，以光阻與蝕刻製程選擇性地形成鋁導線。 所以’根據第一實施例所揭示之方法，N通道電晶體 之閘極複晶石夕5為N型’而P通道電晶體之閘極複晶石夕5為p 型，且複晶石夕3之厚度小於反轉空乏層之寬度，故即使n通 道區或P通道區之雜質濃度設定為2x1ο16/ cm3或更高，N通 道或P通道電晶體之Vth值可降低至2V或更低，進而減低並 抑制複晶矽因高通道雜質濃度而具高介面狀態密度之影 響，改進設計之自由度以及邏輯電路之良率。 下列進一步地解釋P通道電晶體之Vth的近似方程式。 P通道電晶體之Vth值為：
Vth = 一Qs/Cox — 2 0n + ( 0m+ 0 η) — Qss/CoxX q ··· Qs = (2 x /c S x εΟχ qx Ndx 2x φ n)1/2
2i53-5501-PF(Nl);Ahddub.ptd
1291225 五、發明說明（13) C 二（2x /c S X ε Ο X φ inv/q/Nd)1/2 其中：Qs為空乏電荷量
Cox為單位面積之閘極絕緣電容值 少11為通道部分之準費米能階（quasi-F ermi level ) 0 m閘極複晶矽之準費米能階
Qss 為介面狀態密度（interface state density) q為 ^電^： (elementary charge) /c S為介電常數 £〇 為真空介電常數（vacuuin permittivity)
Nd為通道部分之施體密度（d〇n〇r density)
Xdmax為最大空乏層寬度 0inv 為反轉電壓（inversi〇n voltage) 為降低P通道電晶體之Vth至2V或更低，因製程簡易， 故P通道電晶體之閘極複晶矽5與N通道電晶體一起形成為n 導電型，因與單晶矽相較下複晶矽之qss相當大，約為… 5x1 011/cm2，所以在習知技術上需將通道濃度設定為 9xl013/cm3或更低，其關係為qs<<qss xq。因此，p通道電曰 體之Vth值相較下較依靠介面狀態密度參數更勝於通道^曰 度，故所產生的變化影響展現幾近〇· 3V的標準差（σ )展 另一方面，在Ν通道電晶體的實例中，因其具有ν型閑極 故降低Vth至2V或更低所需之通道濃度相當高，需為” 2xl017/cm3，以符合QS<<QSS X q之關係，故佈植硼（β )離 進入通道之劑量決定了 Vth值，其變動之標準差為σ 子 β 0· 1V 〇
1291225 五、發明說明（14) 相反地，在第一實施例中，N通道電晶體之閘極複晶 石夕5為N導電型，P通道電晶體之閘極複晶石夕5為P導電型， 此外，作為活化層（activation layer)的複晶矽3所形 成之厚度，小於當每一 ^^與？通道電晶體通道反轉時空乏層 之寬度，即使當N通道電晶體之通道雜質濃度升至使 2xl017/cm3，且P通道電晶體之通道雜質濃度升至使 8xl〇16/cm3時，使Vth值降至2V或更低，故可分別維持n通道 與P通道電晶體對應Qs > Qss X q與Qs« Qss X q的關係，特別是使 N通道電晶體之變動減半，此舉可大幅地增加電路設計之 自由度，以及製程容量（至少兩倍）。 此外，利用至少複晶矽與金屬、或是複晶矽與金屬矽 化物兩層所形成之閘極之方法，即使在如CMOS反相器 (inverter) ，N通道與P通道電晶體中亦不需個別地形成 閘極接觸（gate contact)，故仍可採用原始CMOS之設計 規則。 第二實施例： 以下將詳述本發明關於薄膜半導體裝置與其製造方法 之第二實施例，請參閱第4A至4D圖。第4A至4D圖係為描繪 方便而予以分割。相反地，本實施例與第一實施例利用光 阻製程形成LDD (淡摻雜汲極）不同，係以自動對準（SA )的方法形成LDD，以減少製程步驟所需的時間。 第4A至4D圖所示為具此結構之薄膜半導體裝置製造方 法。圖中本實施例與第一實施例採用相同步驟形成閘極氧 化層4。接著’如第4 A圖所示，形成厚度約6 〇nm之閘極複
1291225
晶石夕5。閘極複晶石夕5所形成之厚度可約略與電晶體活化層 相同’或疋考ΐ因換雜離子造成電位穿擊現象 (potential punch-through phen〇men〇n)而約大於該層 厚度。接著，利用光阻製程與閘極乾蝕刻製程圖案化複晶 矽5，行成既定區域以做為N通道與p通道電晶體之閘極。 接著’利用源/汲極光阻製程與硼（B )離子摻雜製 程’將硼（B )離子摻雜至p通道區域中，選擇性地形成p 通道電晶體之P通道源/汲極8以及閘極複晶矽5 (請參閱第 4 B圖）。然後，利用源/汲極光阻製程與碌（p )離子摻雜 製程’將鱗（P )離子摻雜至N通道區域中，選擇性地形成 N通道電晶體之N通道源/汲極9以及閘極複晶矽5 (請參閱 第4C圖）。此值得注意的是本實施例並未限定實行源/汲 極光阻製程（硼離子）、硼（B )離子摻雜製程、源/汲極 光阻製程（磷離子）、與磷（P )離子摻雜製程之順序， 亦可對調而不影響本發明之功能特徵。 在執行複晶矽5之金屬矽化物製程後，利用PE — CVD形 成由S i Nx或其他類似材質、厚度約2 〇 〇 n m所構成之層間絕緣 層1 0，活化回火後，進行接觸洞之光阻與乾蝕刻製程而選 擇性地形成接觸洞11 ’接著形成厚度約5 〇 〇 n m之A1層，以 光阻與蝕刻製程選擇性地形成鋁導線丨2 (請參閱第4D圖 )° 利用此製造方法，除具有第一實施例所揭示之功能特 徵外，在形成N型與P型閘極複晶矽的同時，可分別摻雜離 子至N通道與P通道源/汲極中，藉以減少製程所需時間。
1291225 五、發明說明（16) ----- 第三實施例： 以下將詳述本發明關於薄膜半導體裝置與其製造方法 之第三實施例，請參閱第5A至5C圖。相反地了 ^實施例與 第二實施例利用自動對準（SA )的方法形成LDD (淡摻雜 汲極）不同，係以側壁（side wai 1 )形成LDD。 弟5A至5C圖所示為具此結構之薄膜半導體裝置製造方 法。圖中本實施例與第二實施例採用相同步驟，圖案化閘 極複晶石夕5並進行乾餘刻製程而形成閘極。在圖案化閘極 後’利用淡摻雜沒極光阻製程（爛（B )離子）與獨（B ) 離子射入製程選擇性地形成P通道電晶體之1]}1)(請參閱第 5 A圖），且利用淡摻雜沒極光阻製程（填（p )離子）與 碟（P)離子射入製程選擇性地形成N通道電晶體之LDI/' (請參閱第5B圖）。此值得注意的是形成p通道與N通道電 晶體之LDD順序並不影響本發明之功能特徵。 此意值得注意的是可於P通道電晶體與N通道電晶體任 一者中形成LDD，而另一電晶體則可於該步驟前進行源/汲 極光阻製程與源/汲極摻雜製程。 接著，在形成LDD後，採用LP-CVD或PE-CVD製程形成 厚度約30nm之Si〇2層，並以RIE (反應式離子蝕刻）模式蝕 刻形成厚度約為200nm之側壁子（side wall spacer) 14。（清參閱第5 C圖）。接著與第二實施例相同地進行棚 (B )離子之源/汲極光阻蝕刻與閘極複晶矽5之金屬矽化 製程。 雖然在第三實施例中採用與第二實施例相同的步驟決
2153-5501-PF(N1);Ahddub.ptd 第21頁 1291225 五、發明說明（17) 定閘極複晶矽5之導電型，但第三實施例採用側壁子1 4以 形成L D D，相較於第一實施例更實現L D D長度（1 # m或更小 )小於覆蓋光阻光阻之對準準確度（alignment accuracy )之目的，進一步地改進LDD電晶體之效能。 第四實施例： 以下將詳述本發明關於薄膜半導體裝置與其製造方法 之弟四實施例’睛參閱第6圖。此值得注意的是本實施例 之特徵為可避免閘極金屬導電在階差（step )處發生斷 路，而主要製造步驟則與第一實施例相同。 在上述第一實施例中（請參閱第1圖），堆疊式閘極 由閘極複晶矽5與含鉻（Cr)或其他類似材質之閘極金屬6 所構成，其配置延伸覆蓋於複晶矽3與閘極氧化層4上，故 閘極金屬6可能在階差處發生斷路。 為防止上述狀況發生，如第6圖所示，在本實施例中 複晶矽3與閘極氧化層4完全 奉只鉍例中 屬6構成之間極下方因此可^ 晶矽島型3之步驟，並避“Uf閘極金屬6下方形成複 狀態地形成。 並避免^生斷路，可確保其呈行列 雖然本發明已以齡蚀每 限定本發明，任何熟貝^去晏路如上，然其並非用以 和範圍内，當可作^ ^者，在不脫離本發明之精神 視後附之申請專： = : =者：：本發明之保護範圍當
1291225 圖式簡單說明
1 0〜層間絕緣層； 1 1〜 接觸洞； 12， ^鋁導線； 13〜 金屬矽化物層； 14， i側壁子； 15〜 光阻； 101 〜N通道電晶體； 201〜P通道電晶體； 7〜LDD (淡摻雜汲極）。 2153-5501-PF(Nl);Ahddub.ptd 第24頁

Claims (1)

1291225 案號 92104387 13年~月4曰 修正太 六、申請專利範圍 1. 一種薄膜半導體裝置，包括： 一N通道MOS電晶體與一PMOS通道電晶體，其中每一電 晶體具有一作為主動層之形成於一絕緣層上之包含雜質的 複晶^夕層， 其中，一第一閘極經一第一閘極絕緣層，形成於該N 通道MOS電晶體之該複晶矽層上，該第一閘極包括一N型複 晶碎， 其中，一第二閘極經一第二閘極絕緣層，形成於該P 通道MOS電晶體之該複晶矽層上，該第二閘極包括一P型複 晶碎，以及 其中，該主動層之厚度小於形成通道轉換時一空乏層 之寬度。 2. 如申請專利範圍第1項所述之薄膜半導體裝置，其 中該第一與第二閘極係以一堆疊（s t a c k e d )結構組成， 該堆疊結構包括該複晶石夕與金屬或是該複晶石夕與金屬石夕化 物（silicide) 〇 3. 如申請專利範圍第1項所述之薄膜半導體裝置，其 中該複晶矽層與該第一閘極絕緣層完全地位於至少該第一 閘極下方，且一第一閘極佈線（w i r i n g )經一接觸洞連接 至該第一閘極，且其中該複晶矽層與該第二閘極絕緣層完 全地位於至少該第二閘極下方，且一第二閘極佈線經一接 觸洞連接至該第二閘極。 4. 如申請專利範圍第1項所述之薄膜半導體裝置，其 中該複晶矽層之厚度約為6 0 nm。
2153-5501-PFl(Nl).ptc 第25頁 1291225 92104387 修正 _案號 六、申請專利範圍 5 · —種形成如申請專利範圍第丨項所述之薄膜半導體 裝置的製造方法，包括下列步驟·、 形成一既定厚度之非晶矽層直接沈積於一絕緣基底， 或經由一保棱層沈積於該絕緣其底上· 利用雷射（1 aser )將該非晶矽予以複晶矽化 (polycrystallize)，藉以形成一複晶矽層； 圖案化該複晶矽層成為複數個島型（丨s丨and )結構， 藉以形成一N通道M0S電晶體形成區與一p通道M〇s電晶體形 成區， 佈射一第二或一第一導電型之一雜質進入該N通道M〇s 電晶體區，藉以形成一 p型或N型之第一區· 佈射m:導電型之-雜質進人該P通道M0S 電晶體區，藉以形成一N型或P型之第二區· 形成一第一閘極絕緣層於該N通道M0S電晶體形成區中 該=-區上’以及形成m絕緣層於該Pit道廳電 晶體形成區中該第二區上； 沈積複晶梦於該第一與第二閘極絕緣声上· 佈射一第一導電型之一雜質進入哕w胃 ’ 成區中該帛-閘極絕緣層之該I晶矽工，、一、〇S電晶體形 極絕緣層上形成一 N梨之該複晶矽； 弟 佈射一第二導電型之一雜質進入該p 通道M0S雷曰μ加 成區中該第二閘極絕緣層之該複晶矽上，#、，=體化 極絕緣層上形成一Ρ塑之該複晶矽； 错以在該第二閘 形成一金屬層或一金屬矽化物層於夂 、母一該Ν型與ρ型之
1291225 —___案號92104387 车 月 日 铬ϊΕ _ 六、申請專利範圍 該複晶矽上，並圖案化該金屬層或該金屬矽化物層，藉以 於該Ν型之該複晶矽上形成一第一閘極，且於該Ρ型之該複 晶矽上形成一第二閘極；以及 佈射一第一導電型之一雜質於該Ν通道MOS電晶體形成 區中，並佈射一第二導電型之/雜質於該Ρ通道MOS電晶體 形成區中，藉以分別形成源極與汲極區。 6 ·如申請專利範圍第5項所述之薄膜半導體裝置的製 造方法，其中每一該第一與第二閘極係以該複晶矽與金 屬、或是該複晶矽與金屬矽化物堆疊所組成。
7·如申請專利範圍第5項所述之薄膜半導體裝置的製 造方法，其中該複晶矽層與該第一閘極絕緣層完全地位於 至少該第一閘極下方，且該複晶矽層與該第二閘極絕緣層 完全地位於至少該第一閘極下方，藉以於該閘極上減少一 不平坦階差（uneven step)。 8·如申請專利範圍第5項所述之薄膜半導體裝置的製 k方法’其中該複晶石夕層之厚度約為6 〇 n m。 9 · 一種形成如申請專利範圍第1項所述之薄膜半導體 破置的製造方法’包括下列步驟：
形成一既定厚度之非晶矽層直接沈積於一絕緣基底， 或經由一保護層沈積於該絕緣基底上； 利用雷射將該非日日“夕予以複晶♦化，藉以形成一複晶 圖案化該複晶石夕層 N通道MOS電晶體形成^ 成為複數個島型結構，藉以形成一 與一P通道MOS電晶體形成區；
1291225 _案號 92104387 ___年月曰_修正___— 六、申請專利範圍 佈射一第二或一第一導電型之一雜質進入該?^通道MOS 電晶體區，藉以形成一P型或N型之第一區； 佈射一第一或一第二導電型之一雜質進入該p通道M0S 電晶體區，藉以形成一N型或P型之第二區； 形成一第一閘極絕緣層於該N通道MOS電晶體形成區中 該第一區上，以及形成一第二閘極絕緣層於該p通道M〇s電 晶體形成區中該第二區上； 沈積複晶矽於該第一與第二閘極絕緣層上； 佈射一第一導電型之一雜質進入該N通道M0S電晶體形 成區中該第一閘極絕緣層之該複晶矽上，藉以在該第一閘 極絕緣層上形成一 N型之該複晶石夕； 佈射一第二導電型之一雜質進入該p通道M〇s電晶體形 成區中該第二閘極絕緣層之該複晶矽上，藉以在該第二閘 極絕緣層上形成一 P型之該複晶矽； 形成一金屬層或一金屬矽化物層於每一該N型與p型之 忒複Ba石夕上’並圖案化該金屬層或該金屬石夕化物声，夢以 於該N型之該複晶矽上形成一第一閘極，且於該？型之^複 晶矽形成上一第二閘極； 形成一淡摻雜（lightly doped)汲極區於該N通道 M0S電晶體形成區與p通道M〇s電晶體形成區至少其中之一 上；以及 體形成 電晶體 佈射一第一導電型之一雜質於該N通道電晶 區中，並佈^ 一第二導電型之一雜質於該p通道m = 形成區中’藉以分別形成源極與汲極區。 I
曰 修正___ 半導體裝置的製 该複晶碎與金 成。 半導體裝置的製 緣層完全地位於 第二閘極絕緣層 該閘極上減少一 半導體裝置的製 0 述之薄膜半導體 於一絕緣基底， 藉以形成一複 B曰 I ο ·如申請專利範圍第9項所述之薄膜 造方法，其中每一該第一與第二閘極係以 屬、或是該複晶石夕與金屬；5夕化物堆疊所組 II ·如申請專利範圍第9項所述之薄膜 造方法，其中該複晶矽層與該第一閘極絕 至少該第一閘極下方，且該複晶矽層與該 完全地位於至少該第一閘極下方，藉以於 不平坦階差。 、12.如申請專利範圍第9項所述之薄膜 4方法，其中该複晶矽層之厚度約為6 0nm "2.;九形成如申請專利範圍第1項所 装置的“方法，包括下列步驟： 考奸t成仅：疋厚度之非晶矽層直接沈積 W ^ 積亥絕緣基底上； 利用雷射將該非晶石々名 矽層； 非日日矽予以複晶矽化’ 圖案化該複晶石夕声忐 — N通道MOS電晶體形成&盘，，、、硬數個島型結構，藉以形成一 形成一第—閑^ί:Ρ通道M〇S電晶體形成區； 該第-區_L，以及形成：‘於該N通道廳電晶體形成區中 晶體形成區中該第二區上；—閘極絕緣層於該p通道M0S電 沈積複晶發於該第一 該沈積之複晶發，藉師dΐ閉極絕緣層上，並圖案化 閘極，且於該第：閑邑;閘極絕緣層上形成一第一 毛緣層上形成一第二閘極；
案號 92104387 1291225 /、申請專利範圍 佈射一第一導電型之一雜質進入該N通道MOS電晶體形 成區中，藉以分別形成源極區與汲極區，益同時使做為該 第〆閘極之該複晶矽成為一N型複晶矽；以及 佈射=第二導電型之一雜質進入該p通道M〇s電晶體形 成區中’藉以分別形成源極區與汲極區，姐同時使做為該 第二閘極之該複晶矽成為一p型複晶矽。 口 1 4·如申請專^利範圍第丨3項所述之薄膜爭導體裝置的 製造方，，其中每一該第一與第二閘極係以該複晶矽與金 屬、或是該複晶矽與金屬矽化物堆疊所組成。 1 5 ·如申請專利範圍第丨3項所述之薄膜爭導體裝置的 製造方法’其中該複晶矽層與該第一閘極絕緣層完全地位 於裏少該第一閘極下方，且該複晶矽層與該第二閘極絕緣 層完全地位於至少该第一閘極下方，藉以於該閘極上減少 /不平坦階差。 1 6 ·如申請專利範圍第丨3項所述之薄膜半導體裝置的 製造方法’其中該複晶石夕層之厚度約為6 〇 n jjl。 1 7 · —種形成如申請專利範圍第1項所述之薄膜半導體 装置的製造方法，包括下列步驟： 形成一既定厚度之非晶矽層直接沈積於一絕緣基底， 或鎳由一保護層沈積於該絕緣基底上； 利用Μ射將該非晶石夕予以複晶石夕化，藉以形成一複晶 矽層； 圖案化該複晶矽層成為複數個島型結構，藉以形成_ Ν通道M0S電晶體形成區與一Ρ通道MOS電晶體形成區；
2153-5501-PFl(Nl).ptc 第30頁
案號 92104387 1291225
六、申請專利範圍 形成一第一閘極絕緣層於該N通道M〇s電 該第一區…，一第二間極絕緣層於該p通开道成二： 晶體形成區中該第二區上； k kMUS電 沈積複晶矽於該第一與第二閘極絕緣層上 該沈積之獲晶f ’藉以於該第—閘極絕緣層上:第一 閘極，且於该第二閘極絕緣層一 / 成區中以形成一淡摻雜沒』貝；；:=〇s電晶體形 之該複晶石夕成為一N型複晶石夕；⑽時使做為該第-閘極 佈射一第二導電型之一雜曾 成區中以形成 n 雜負進入该P通道MOS電晶體形 成&中以形成—淡摻雜汲極區，纟 之該複晶石夕成為一 P型複曰曰曰石夕； 丨為δ亥第一閘極 # # ::中2 f (Slde wal 1 )絕緣層於該Ν通道M0S電晶 ί i ;: ΐ第一閘極與該p通道m〇s電晶體形成區中該 荨第一閘極之至少一閘極之一侧壁上；以及 1用Ϊ至少一閘極與該侧壁做為一罩幕（mask )佈射 一雜質’藉以形成源極區與汲極區。 1 8·如申請專利範圍第丨7項所述之薄膜半導體裝置的 製造方法’其中每一該第一與第二閘極係以該複晶矽與金 屬、或疋遠複晶石夕與金屬石夕化物堆疊所組成。 1 9 ·如申請專利範圍第1 7項所述之薄膜半導體裝置的 製造方法’其中該複晶石夕層與該第一閘極絕緣層完全地位 於至少該第一閘極下方，且該複晶矽層與該第二閘極絕緣 層完全地位於至少該第一閘極下方，藉以於該閘極上減少
2153-5501.PFl(Nl).ptc 第31頁 1291225
2153-5501-PFl(Nl).ptc 第32頁 1291225 」號 92104387 、中文發明摘要（發明名稱：薄膜半導體裝置及其製造方法）
本發明提供一種半導體裝置，其具有Ν通道MOS電晶ά 與Ρ通道MOS電晶體’每一ν通道與ρ通道電晶體由玻璃基底 上之複晶矽層、閘極絕緣層、與含閘極複晶矽層之閘極所 構成。本發明尚提供製造此半導體裝置之方法，包括下列 步驟：佈植雜質進入閘極複晶石夕中，同時或在另一步驟中 於形成MOS電晶體源/汲極或LDD (淡摻雜汲極）時進行雜 質佈植，藉以在Ν通道MOS電晶體中形成Ν型閘極複晶矽， 巧且於Ρ通道Μ 0 S電晶體中形成ρ型閘極複晶石夕，此外，可設 定複晶矽層之厚度小於形成反轉通道時空乏層之寬度。所 以可降低MOS電晶體之閥值電壓變動以實現低壓驅動之目 的0 h h ：- 1:: 11 r Ϋ 内 伍、（一）、本案代表圖為：第2圖 (二）、本案代表圖之元件代表符號簡單說明 1〜玻璃基底； 2〜下層保護層； ^、英文發明摘要（發明名稱：THIN FILM SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME) In a semi conductor device having an N-channe1 MOS transistor and a P-channel MOS transistor, each of the N-channel and P-channel MOS transistors is made up of a polycrystal silicon layer， a gate insulating film, and a gate electrode containing a gate polysilicon on a glass substrate· A method of manufacturing the semi conductor device includes the steps of
2153-5501-PFl(Nl).ptc 第2頁
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