KR960011183B1 - 반도체 장치 - Google Patents

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KR960011183B1
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gate electrode
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순페이 야마자끼
야스히코 다케무라
장흥영
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가부시키가이샤 한도오따이 에네루기 겐큐쇼
순페이 야마자끼
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Abstract

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Description

반도체 장치
제1도는 종래의 LDD 제작방법의 단면도.
제2도는 본 발명에 의한 LDD의 제작방법의 단면도.
제3도는 본 발명을 이용한 절연기판상의 NMOS 제작방법을 나타내는 도면.
제4도는 본 실시예로 제작한 TFT의 특성도.
제5도는 본 발명에 의한 TFT의 제작 공정예의 단면도.
제6도는 본 발명에 의한 TFT의 제작 공정예의 평면도.
제7도는 본 발명에 의한 TFT의 제작 공정예의 회로도.
제8도는 본 발명에 의한 TFT의 제작 공정예의 단면도.
제9도는 본 발명에 의한 TFT의 제작 공정예의 평면도.
제10도는 본 발명에 의한 TFT의 제작 공정예의 단면도.
*도면의 주요 부분에 대한 부호의 설명
101 : 게이트 전극이 될 부분 102 : 게이트 절연막
103 : n-불순물 영역 104 : 산화물층
105 : 게이트 전극 106 : n+불순물 영역
107 : LDD 영역
본 발명은 고속성이 우수하고, 또한, 고집적화가 가능한 절연게이트 전계효과형 반도체 소자(반도체 장치)의 제작방법에 관한 것이다. 본 발명에 의한 반도체 소자는 마이크로 프로세서나 마이크로 콘트롤러 마이크로 컴퓨터 혹은 반도체 메모리 등에 사용되는 것이다.
반도체 소자의 미세화, 고집적화에 관하여 많은 연구개발이 진행되고 있다. 특히 MOSFET라 불리는 절연게이트 전계효과형 반도체 소자의 미세화 기술의 진보는 눈부시다. MOS란 금속(Metal)-산화물(Oxide)-반도체(Semiconductor)의 머리글자를 딴 것이다. 금속은 순수한 금속이 아니라도 충분히 도전율이 큰 반도체 재료나, 반도체와 금속의 합금등도 포함한 넓은 의미로 사용된다. 또한, 금속과 반도체간의 산화물 대신에 순수한 산화물만이 아니고 질화물등 충분히 저항이 큰 절연성 재료가 이용되는 일어 있고, 그와 같은 경우에는 엄밀하게 MOS라는 용어는 정확하지 않으나, 이하, 본 명세서에서는 질화물 그밖의 절연물도 포함해서, 이와같이 구조를 가지는 전계효과형 소자를 MOSFET라 칭하기로 한다.
MOSFET의 미세화는 게이트 전극의 폭을 적게 하는 것에 의해 이루어진다. 게이트 전극의 폭이 작아진다는 것은 그 밑의 채널영역의 길이, 즉, 채널길이가 작아진다는 것이며 이것은, 채널길이를 캐리어가 통과하는데 요하는 시간을 짧게 하는 것이 되며, 결과적으로는 고집적화와 아울러 고속화도 가져온다.
그러나, 그것에 의해, 별도의 문제(단채널효과)도 발생한다. 그중 가장 중요한 것은 핫 엘렉트론(hot electron)의 문제이다. 종래와 같은, 충분히 불순물 농도가 큰 소스 및 드레인이라는 불순물 영역에, 극성이 반대인 불순물이 첨가된 채널영역이 사이에 낀 구조에서는, 채널영역을 좁히는데 따라서, 소스와 드레인에 인가되는 전압에 의해 채널영역과 불순물 영역의 경계부근의 전계가 크게 된다. 그 결과, MOSFET의 동작은 매우 불안정하게 된다.
그와같은 문제점을 해결할 목적으로 제창된 새로운 MOSFET의 구조가, LDD(Lightly-Doped-Drain)라고 하는 구조이다. 이것은 전형적으로는 제1도(d)로 나타낸다. 제1도(d)에 있어서, 불순물 농도가 큰 영역(206) 보다도 얕게 설치된 불순물 농도가 낮은 영역(207)이 LDD라 일컬어진다. 이와같은 영역을 설치하는 것에 의해, 채널영역과 불순물 영역의 경계부근의 전계를 적게 하고, 소자의 동작을 안정화시키는 것이 가능하게 되었다.
LDD는, 통상 제1도와 같이 형성된다. 제1도는, NMOS의 예를 나타냈지만 PMOS라도 동일하게 형성된다. 최초로 P형의 불순물 기판상에 산화막과 도전성막이 형성되고, 이들은 에칭되어, 제1도(a)에 나타낸 바와 같이 게이트 절연막(202)과 게이트 전극(201)이 된다. 그리고, 이 게이트 전극을 마스크로 하여 자기정합(셀프어라인)적으로, 예를들면, 이온투입법등에 의해, 비교적 불순물 농도가 낮은(기호로는 n-로 나타낸다.)불순물 영역(203)이 형성된다.
이어서, 이 위에 PSG와 같은 절연피막(204)이 형성된다. 그리고, 이 절연피막(204)은 바이어스 플라즈마 에칭과 같은 이방성 에칭법(방향성 에칭법이라고 한다)에 의해, 제거되지만, 이방성 에칭결과, 게이트 전극의 측면에서는 PSG가 에칭되지 않고, 제1도(c)에 205로 나타낸 바와같은 형상으로 남는다. 이 잔류물을 스페이서라고 칭한다. 그리고 이 스페이서(204)를 마스크로 하여, 셀프어라인적으로 불순물 농도가 큰(기호로는 n+로 나타낸다) 불순물 영역(206)이 형성된다. 그리고, 이 n+형 불순물 영역이 FET의 소스, 드레인으로서 이용된다.
이와같이 LDD 구조를 채용하는 것에 의해서, 종래의 방법에서는, 0.5μm가 한계라고 했던 채널길이를 0.1μm까지 좁히는 것이 가능한 것으로 나타났다.
그러나, 이것에 의해 단(短)채널화의 문제가 모두 해결된 것은 아니다. 또 한가지의 문제점은, 게이트 폭을 적게 하는 것에 의해 게이트 전극의 저항 문제이다. 단채널화에 의해, 동작속도를 향상시켰다고 해도, 게이트 전극의 저항이 크면, 그만큼 전파 속도가 저하된다. 게이트 전극의 저항을 저하시키기 위해서는 예를들면, 종래 사용되던 불순물 농도가 큰 다결정 실리콘 대신에 저항율이 낮은 금속 실리사이드를 이용하는 것이나. 게이트 전극과 평행으로 알루미늄과 같은 저저항 배선을 주행시키는 것이 검토되어 채용되고 있지만, 그렇다 해도, 게이트 전극의 폭이 0.31m 이하가 되는 상황에서는 한계가 될 것으로 예상된다.
그 경우 다른 해결방법으로서, 게이트 전극의 높이와 폭의 비(애스펙트비(aspect ratio))를 크게 하는 것을 고려할 수 있다. 게이트 전극의 애스펙트비를 크게 하는 것에 의해, 게이트 전극의 단면적을 크게 하고, 저항을 낮추는 것이 가능하게 된다. 그러나 종래의 LDD는, 그 제작상의 문제로 애스펙트비를 무제한으로 크게 할 수 없었다.
그것은 이방성 에칭으로 형성되는 스페이서의 폭이 게이트 전극의 높이에 의존하기 때문이다. 통상, 스페이서의 폭은 게이트 전극 높이의 20% 이상이 되었다. 따라서, 제1도의 LDD 영역(207)의 폭(L)을 0.1μm으로 하는 경우에는, 게이트 전극의 높이(h)는 0.5μm 이하가 아니면 안되었다. 만일, 게이트 전극이 그 이상의 높이가 되면, L은 0.1μm 이상이 된다. 이것은, 소스, 드레인간의 저항이 증가하는 것으로 바람직하지 않다.
지금, 게이트 전극의 높이(h)가 0.5μm 게이트 전극의 폭(W)이 1.0μm, LDD의 폭(L)이 0.11m라고 하자. 이 소자의 크기를 적게 하여 W를 0.5μm로 하려고 하면, 게이트 전극의 저항을 유지하기 위해서는 h는 1.0μm가 아니면 안된다. 그러나, 그 때문에 L은 0.2μm가 되버린다. 즉, 게이트 전극의 저항은 변하지 않으나, 온(on)상태(게이트 전극에 전압이 인가되고, 채널영역의 저항이 n-영역의 저항에 비하여 충분히 작게된 상태)에서의 소스, 드레인간의 저항이 2배가 된다. 한편, 채널길이가 절반이 되었기 때문에, 소자는 2배의 속도로 응답할 것으로 기대되지만, 드레인간의 저항이 2배가 되었기 때문에 속도는 그대로이다. 결국, 소자의 고집적화가 달성된 것 뿐으로, 속도면에서는 종래와 같다. 한편, L을 종래와 동일하게 유지하는데는, h를 0.5μm로 하지 않으면 안되지만, 그렇게 하면, 게이트 전극의 저항이 2배가 되어, 결국, 고속성을 얻지 못한다.
통상의 예에서는, 스페이서의 폭은, 게이트 전극 높이의 50%~100%이며, 위에 나타낸 것보다도 훨씬 어려운 조건이 된다. 따라서, 종래의 LDD 제작방법에서는 게이트 전극의 애스펙트비는 1 이하, 크게는 0.2이하였다. 또한, 이 스페이서의 폭은 편차가 크고 각 트랜지스터간에서의 특성이 제각기 다르게 되는 일이 많이 있었다. 이와같이 종래의 LDD의 제작방법은 단채널에서의 안정성도 그것에 수반하는 고집적화와 고속성을 가져온 반면, 그 제작상의 문제로 인해 보다 고속화, 고집적화의 방해가 된다는 모순을 가지고 있다.
또한, 최근에는, 반도체 단결정 기판 이외에, 유리등의 절연성 기판상에 박막형의 반도체 소자를 형성하여, 반도체 집적회로를 구성하거나, 혹은 단결정의 반도체 기판상이지만, 그 위에 형성된 절연막상에 박막형 반도체 소자를 형성하거나 하는 경우가 있다. 전자는, 액정 디스플레이나, 이미지 센서, 후자는 3차원 IC에서 볼 수 있다. 이와같은 박막형 반도체는 TFT(박막 트랜지스터)라 불리는데, 이 경우에도 LDD 구조를 필요하게 되는 일이 있다. 그러나, 예를들면, 대면적의 유리기판상에 TFT를 형성하는 경우에는 PSG의 막 두께가 동일 기판상에서 장소에 따라 달라져 버리기 때문에, 스페이서의 크기가 장소에 따라 상이하다는 문제가 있다.
3차원 IC의 경우에도, 밑에 별도 소자가 설치되어 있는 경우에는 소자가 수평으로 형성되는 일이 적기 때문에, 스페이서의 크기를 일정하게 유지하는 것은 어렵다. 종래에는 이와같은 TFT에 있어서도 특히 충분한 고찰이 이루어지지 않고, 종래 그대로의 LDD 형성법이 사용되어 왔기 때문에, 충분한 특성, 제조효율이 얻어지는 것은 아니었다.
본 발명은 TFT에 있어서 LDD 구조를 제작하는 방법으로서 이상과 같은 문제점을 극복한, 전혀 새로운 방법을 제창하고, 또한, 전혀 새로운 LDD형 TFT를 제창한다.
본 발명의 전형적인 예를 제2도에 나타낸다. 본 발명에 의해 얻어지는 TFT는 제2도(c)에 나타낸 바와 같이, 주로 티탄(Ti), 알루미늄(Al), 탄탈(Ta), 크롬(Cr)의 단독, 혹은 그것들의 합금으로 이루어진 게이트 전극(105)과 그것을 둘러쌓아 설치된, 양극산화법에 의해 형성된 상기 게이트 전극의 산화물층(104), 그리고, 게이트 전극의 밑에 설치된 게이트 절연막(102), 한쌍의 제1의 불순물 영역(107), 동일하게 한쌍의 제2의 불순물 영역(106), 제1의 불순물 영역에 끼인 채널영역으로 이루어진다.
제2도는 NMOS의 경우인데, PMOS에 있어서도 동일하게 실시할 수 있다. 본 발명을 실시하는 순서를 기술한다. 최초로 P형의 실리콘등의 박막 반도체층상에 산화막등에 절연막과 상기 금속막이 형성되고, 이 절연막과 금속막은 에칭되어, 제2도(a)에 나타낸 바와같이 게이트 전극이 될 부분(101) 및 게이트 절연막(102)이 된다. 그리고, 이 게이트 전극이 될 부분을 마스크로 하여, 사기정합(셀프어라인)적으로, 예들들면, 이온투입법등에 의해, 1×1017~5×1018cm-3정도의 농도로 불순물 농도가 낮은(기호로는 n-로 나타낸다.)제1의 불순물 영역(103)이 형성된다.
이어서 양극산화법에 의해, 게이트 전극이 될 부분의 표면이 산화된다. 양극산화법 대신에, 게이트 전극이 될 부분 또는 그 리드선에 바이어스를 가하여 그 표면을 플라즈마 산화(기상산화(氣相酸化) 또는 기체산화)해도 좋고, 또는, 게이트 전극이 될 부분 또는 그 리드선에 바이어스를 가하여 그 표면을 액상산화(액체산화)해도 좋다. 이 공정에 의해 게이트 전극이 될 부분의 표면이 후퇴한다. 그리고, 최종적으로는 산화물층(104)의 내부에 게이트 전극(105)이 남는다.(제2도(b)) 이 공정에서는 게이트 전극과 불순물 영역(103)의 위치 관계는 이온투입 직후의 것과는 상이하다. 본 발명에서는, 소자를 전계효과형 트랜지스터로서 효율적으로 동작시킬 필요가 있으므로, 게이트 전극과 불순물 영역의 위치관계에는 충분한 주의를 기울이지 않으면 안된다. 즉, 불순물 영역과 게이트 전극이 전혀 겹쳐지지 않는 부분이 현저하게 큰 경우(오프셋 상태)에서는, 채널의 형성이 불충분하고, 역으로 불순물 영역과 게이트 전극이 필요 이상으로 겹쳐진 경우에는 기생용량의 발생에 의해, 동작 속도의 저하등이 초래된다.
그러나, 본 발명에 있어서, 이온투입법을 사용하는 경우에는, 이온의 2차 산란에 의한 불순물 영역의 확대는, 이온의 가속에너지등에 의해 계산할 수 있고, 또한, 게이트 전극의 후퇴는, 산화물층의 두께에 의해 결정되기 때문에, 이것도 설계사항으로 포함된다. 따라서, 본 발명에서는, 정밀한 설계에 의해, 게이트 전극과 불순물 영역의 위치관계를 최적의 상태로 할 수 있다. 즉, 산화물층의 두께는 10nm 이하의 정밀도로 제어할 수 있고, 더욱이, 이온투입시 2차 산란에 대해서도 같은 정도로 제어할 수 있기 때문에, 이 위치관계는 10nm 이하의 정밀도로 제작할 수 있다.
산화물층의 두께는 200~3,500Å, 바람직하게는 1,000~2,500Å인 것이 적당하다.
그리고, 이와같이 하여 형성된 게이트 전극(105)과 그 주위의 산화물층(104)을 마스크로 하여, 셀프어라인적으로 1×1020~5×1021cm-3이라는 불순물 농도가 큰(기호로는 n+로 나타낸다) 제2의 불순물 영역(106)이 형성된다. 먼저 형성된 제1의 불순물 영역은 도면중의 107로 남아, LDD로서 기능한다. 이와같이 하여, 종래의 LDD 제작방법에 의한 경우와 동일한 형상을 갖는 LDD를 얻을 수 있다. 이 공정에서 주목해야 할 것은, 도면에서 분명한 것과 같이, LDD의 폭(L)이, 게이트 전극의 높이에 제약받는 일이 없기 때문에, 게이트 전극의 애스팩트비를 크게 할 수 있다는 것이다.
또한, 본 발명에서는, LDD의 폭(L)을 매우 미묘하게 제어할 수 있다. 예를들면, L을 10nm으로부터 0.1μm까지 임의로 변화시킬 수 있다. 더욱이, 같은 정도의 정밀도로, 게이트 전극과 LDD의 겹침을 제어할 수 있는 것은 앞에서 기술한 대로이다. 또한, 이때의 채널길이(W)로서는 0.5μm 이하가 가능하다. 종래의 방법에서는, LDD의 폭을 100nm 이하로 하는 것은 매우 곤란하여, 20% 정도의 오차는 당연했으나, 본 발명을 이용하면, LDD의 폭은 10~100nm에 있어서, 10% 정도의 오차로 제작하는 것이 가능하다.
더욱이, 본 발명에서는, 종래의 LDD 제작방법에 비하여, 스페이서가 될 절연피막을 형성할 필요가 없기 때문에 공정이 간략화되고, 생산성이 향상된다. 또한, 양극산화법으로 얻을 수 있는 산화물의 두께는 게이트 전극의 측면에서도 윗면에서도 동일하고, 매우 균질하고, 절연특성도 좋다. 또한, 기판상의 장소에 의한 두께의 차이도 특별히 발견할 수 없다.
이상의 예는 종래와 동일한 LDD 구조를 얻기 위한 것이며, LDD와 동일한 기능은 불순물 영역에 실질적으로 아모르퍼스 혹은 세미 아모르퍼스와 같은 비결정 반도체 영역을 형성하는 것에 의해 실현된다. 그 예를 제3도에 나타낸다.
제3도에 있어서, 제2도의 경우와 동일한 구조를 갖는 게이트 전극부가 존재한다. 그리고, 불순물이 첨가된 비결정 반도체 영역(308)과 실질적으로 다결정 혹은 단결정의 통상의 불순물 영역(307)이 형성된다. 이와같은, 실질적으로 비결정의 영역을 설치하는 것에 의해, LDD의 경우와 동일하게 TFT의 특성을 향상시키는 것이 가능하다는 것을 본 발명자 등은 발견하였다. 물론 이 비결정 영역에는 불포화결합(dangling bond)이 가능하면 적게 되도록 수소나 할로겐으로, 반도체중의 불포화결합을 충분히 종결할 필요가 있다.
이와같은 비결정 영역을 설치하는 것에 의해 제4도(a)의 곡선 A에 나타낸 바와같이, 양호한 TFT 특성을 나타낼 수 있었다. 제4도(a)의 곡선 B는, 종래의 LDD 구조나 비결정 영역을 갖지 않은 TFT이며, 도면으로 분명한 바와같이, 게이트 전압(VG)이 정(+)인 경우에 드레인 전류(ID)가 급격히 증가할 뿐만 아니라, 본래 ID는 일정한 낮은 갑세 그칠 것이 요구되는 VG가 부(-)인 경우에는 ID가 점차 증가한다. 이와같은 특성은 역방향 리크라 불리는 것으로, TFT를 상보적으로 동작시키는 경우에는 중대한 문제가 된다.
이것에 비하여, 비결정 영역을 갖는 경우에는, 제4도(a)의 곡선 A에 나타낸 바와같이, 이상적인 MOSFET 특성을 나타낸다. 이와같이 비결정 영역을 설치하는 것에 의해 특성이 향상되는 원인에 대해서는 아직 확실하게 파악하지 못하고 있지만, 그중 한가지는, 비결정 영역에서는, 결정 영역에 비하여, 첨가된 불순물 원소의 이온화율이 낮고, 그 때문에 같은 정도의 불순물이 첨가된 경우라도, 보다 낮은 불순물 농도를 갖고 있는 것처럼 움직이기 때문이라 생각된다. 예를들면, 실리콘에서, 아모르퍼스 상태에서는, 이온화율은 실온에서 0.1~10%으로, 단결정 혹은 다결정 반도체의 경우(거의 100%)에 비하여 현저하게 낮다.
혹은, 비결정 상태에서는 밴드갭(band gap)이 결정상태에 비하여 크기 때문에 그것이 원인이라고도 생각된다. 예를들면 제4도(d),(e)와 같은 에너지 밴드 도면으로 설명이 가능하다. 통상의 LDD 구조의 TFT에서는, 소스/채널/드레인의 에너지 밴드도는, 제4도(b),(c)와 같이 되어 있다. 중앙의 솟아 오른 곳이 채널영역이다. 또한, 계단형의 부분은 LDD 영역이다. 게이트 전극에 전압이 인가되고 있지 않은 경우에는 제4도(b)로 나타나지만, 게이트 전극에 부(-)의 큰 전압이 인가되면, 제4도(c)로 나타낸 바와같이 된다. 이때, 소스와 채널영역 및 채널영역과 드레인의 사이에는 금지대(forbidden band)가 있어, 전자나 홀등의 캐리어는 이동할 수 없지만, 터널효과나 밴드갭중의 트랩준위를 넘어 캐리어가 갭을 뛰어 넘는다. LDD 구조가 아닌 통상의 TFT이면, 갭의 폭은 보다 작기 때문에, 보다 전류는 흐르기 쉽다. 이것이 역방향 리크라고 생각된다. 이 현상은 TFT에서는 특히 현저하다. 그것은, TFT가 다결정등의 불균질한 재료이기 때문에, 입계등에 기인하는 트랩준위가 많기 때문이라 추정된다.
한편, LDD 영역의 밴드갭을 크게 하면 이와같은 역방향 리크는 줄어든다. LDD의 밴드갭이 큰 예는 제4도의 (d) 및 (e)에 나타낸다. 제4도(d)는 게이트에 전압이 인가되고 있지 않은 상태, 제4도(e)는 게이트에 부(-)의 큰 전압이 인가된 상태를 나타낸다. 제4도(e)에서 분명한 바와같이 제4도(c)와 비교하여 부(-)의 전압이 인가되었을 때의 소스와 채널영역, 혹은 채널영역과 드레인간의 갭의 폭이 크다. 터널 효과는 터널장벽의 폭(이 경우는 갭의 폭)에 의해 현저하게 영향을 받아 갭 폭의 약간의 증가로 현저하게 그 확률른 저하된다. 또한, 국제준위(局在準位)를 경우하여 뛰어 넘는 것도 복합적인 터널효과이기 때문에 갭의 폭이 크게 되면 비약적으로 그 확률은 작아진다. 이상과 같은 이유로, 밴드갭이 큰 LDD 영역을 형성하는 것은 의미있는 일이라 생각된다. 그리고, 다결정 실리콘의 밴드갭이 1.1ev인 것에 비하여, 아모르퍼스 실리콘의 밴드갭은 1.5~1.8V이며, 이와같은 넓은 밴드갭을 갖는 재료를 LDD에 사용하는 것이 매우 이상적이다.
이하에 실시예를 나타내고, 보다 상세하게 본 발명을 설명한다.
[실시예 1]
본 발명을 이용한 실시예에 대하여 기재한다. 이 실시예에서는 석영유리 기판상에 형성한 N채널형 TFT에 본 발명을 이용한 경우를 나타낸다. 본 실시예를 제3도에 나타낸다. 우선, 제3도(a)에 나타낸 바와같이, 석영기판(301)상에, 감압 CVD법에 의해 저온 산화막(산화규소)(302)을 두께 10~500nm, 예를들면, 100nm 형성한다. 이어서, 동일하게로, 감압 CVD법에 의해, 진성의 아모르퍼스 상태의 실리콘막을 두께 10~100nm, 예를들면 20nm만큼 형성한다. 이때, 성막온도를 높여서, 미결정, 혹은 다결정 상태의 막을 형성해도 좋다. 또한, 아모르퍼스의 실리콘막의 제작에는, 상기의 감압 CVD법 이외에 플라즈마 CVD법이나 광 CVD법을 이용해도 좋다. 이와같이 하여 제작된 아모르퍼스 실리콘막을 적당한 크기, 예를들면 10×30μm2의 장방형으로 패터닝하고, 이것에 엑시머 레이저광을 조사하는 것에 의해 결정화를 행하였다. 엑시머 레이저로서는, KrF 레이저(파장 248nm, 펄스 폭 10nsec)을 이용하고, 레이저의 에너지 밀도는 150~250mJ/cm2, 예를들면 200mJ/cm2으로 하면 좋다. 1~10개의 펄스를 조사하는 것에 의해 결정화는 달성된다.
그후, ECR 플라즈마 CVD법에 의해, 두께 50~150nm, 예를들면 70nm의게이트 절연막(산화규소)과 전자빔 진공 증착법에 의해 두께 100~800nm 예를들면 500nm의 알루미늄막을 형성하고, 이것을 패터닝하여 게이트 전극이 될 부분(303) 및 게이트 절연막(304)을 형성한다. 게이트 전극의 폭으로서는, 예를들면, 500nm으로 했다. 그리고, 비소이온을 투입하고, 불순물 농도 1×1017~5×1018cm-3, 바람직하게는, 1×1018~2×1018cm-3, 예를들면 2×1018cm-3의 n-형 불순물 영역(305)을 형성한다.
다음으로, 제3도(b)에 나타낸 바와같이, 양극산화법에 의해, 게이트 전극이 될 부분을 산화하고, 게이트 전극의 표면에 두께 200nm의 산화알루미늄막을 형성한다. 산화방법으로서는, 예를들면, L-주석산을 에틸렌 글리콜에 50%의 농도로 희석하고, 암모니아를 이용하여 pH를 7.0±0.2로 조정한 용액중에 기판째 담그고, 직류전원의 양극을 기판에, 음극을 용액중에 담근 백금 전극에 접속하여, 20mA의 정전류 상태에서 100V에 도달할 때까지 전압을 인가하여 산화를 행한다. 또한, 전압이 100V에 달하면, 전압이 일정한 전류가 0.1mA가 될 때까지 산화를 행한다. 이와같이 하여 산화알루미늄막을 얻는다.
이때 산화알루미늄은, 제3도(b)에 기호 306으로 나타낸 바와같이, 게이트 전극을 둘러싸도록 되어 있다. 이 상태에서 다시 이온주입법에 의해, 비소 이온을 투입하고 n+형의 불순물 영역(307)을 형성한다. 불순물 농도는 1×1020~5×1021cm-3, 예를들면 0.8×1021cm-3으로 하면 좋다.
그후, 제3도(c)에 나타낸 바와같이, 상기의 레이저 조사와 같은 조건으로, 기판 윗면으로부터 레이저 조사를 행한다. 이때, 게이트 전극의 윗면에는 산화알루미늄막이 형성되어 있기 때문에, 게이트 전극에 대한 손상을 완화한다. 만일 충분한 두께의 산화막이 알루미늄 표면에 형성되어 있지 않으면, 레이저광의 조사에 의해, 알루미늄이 팽창하거나, 융해되거나 하여, 게이트 전극·배선이 벗겨지거나, 비산하거나, 변형되어 버린다. 충분한 두께의 산화막으로 덮혀 있으면, 내부의 알루미늄이 순간적으로 융해되는 일이 있어도, 그 형태를 유지한 채로 응고하기 때문에 아무런 문제도 일어나지 않는다.
또한, 게이트 전극과 그 주위의 산화물층의 밑에는 레이저광이 도달하지 않는다. 이 때문에, 앞의 이온투입에 의해 아모르퍼스화한 영역(307 및 308)중, 산화물층(306)의 밑 부분은 결정화되지 않는다. 이와같이하여, 비결정 영역의 불순물 영역을 갖는 TFT가 형성된다.
이것은 결코 불리한 것은 아니다. 실리콘은 아모르퍼스 상태에서는, 결정 상태에 비해서 에너지 밴드갭이 큰 것으로 알려져 있지만, 이와같은 밴드갭이 큰 영역을 설치하는 것에 의해, 게이트 전극에 반대의 전압이 인가되었을 때의 리크 전압(역방향 리크)을 방지하는 효과를 갖는다.
제4도에는 역방향 리크의 예를 나타냈다. 제 4 도(a)에 있어서 A로 나타내는 곡선은 정상적인 TFT의 동작을 나타내고, 게이트 전압(VG)이 부(-)인 경우에는 드레인 전압(ID)은 거의 변화하지 않고, VG가 정(+)이 되면 급격이 ID가 증가한다. 이것에 비해, B로 나타내는 곡선은, VG가 정(+)의 경우에도 급격한 ID의 증가를 나타내는데, VG가 부(-)의 경우에도 ID가 증가한다. 이와같은 특성이 역방향 리크라 불리는 것으로, TFT를 상보적으로 구동하는 경우에는 중대한 문제가 된다.
비결정 영역을 설치하는 대신, 실리콘에, 예를들면, 탄소, 질소, 산소등을 화학량론적 혹은 비화학량론적인 비율로 혼입한 영역을 설치하는 것에 의해, 밴드갭을 크게 하는 것이 가능하며, 따라서, 동일한 효과를 얻는 것이 가능하다고 알려져 있는데, 탄소나 산소, 질소라고 하는 원소는 실리콘 반도체에 있어 바람직한 재료가 아니고, 그 농도의 저하가 요구되고 있다. 이것에 대하여, 본 실시예에서 나타낸 아모르퍼스 실리콘등의 비결정 반도체를 이용하는 방법은, 이들 유해원소를 일체 사용않는 깨끗한 방법이다. 본 발명을 더욱 효과적으로 실시하려고 하면, 탄소, 질소, 산소의 각 농도를 7×1019cm-3이하로 하는 것이 바람직하다.
그런데, 이와같이 하여 결정화를 행한 후, 결정화 부분 및 비결정 부분(아모르퍼스 부분)의 반도체 특성을 향상시키기 위해 1기압의 수소가스 중에서 250℃ 로 2시간 패시베이션(passivation)을 행하였다. 왜냐하면, 그대로는 채널영역 및 비질정 영역(LDD 영역)의 반도체중의 국재준위가 많기 때문에 TFT 충분히 동작시킬 수 없기 때문이다.
그 후, 종래의 직접회로 제작의 경우와 동일하게 층간절연막으로서, 인 유리층(309)을 형성한다. 인 유리층의 형성에는, 예를들면, 감압 CVD법을 이용하면 좋다. 재료가스로서는, 모노시란(SiH4)과 산소(O2)와 포스핀(PH3)을 이용하고, 450℃로 반응시켜서 얻어진다.
그 후, 층간절연막에 전극형성용의 구멍을 뚫고, 알루미늄 전극(310)을 형성한다. 이렇게 하여, 제3도(d)에 나타낸 바와같은 N채널형 TFT 장치가 완성된다. 본 발명에 의해 게이트 전극 및 배선은 양극산화된 산화물층에 의해 덮혀져 있다. 예를들면, 액정 디스플레이용의 매트릭스 회로의 경우에는, 게이트 배선은 많은 신호선과 입체 교차하게 된다. 그 경우에, 게이트 배선과 신호선의 사이에는 층간절연물층에 의해 절연되어 있지만, 절연층의 불균질성이나, 내압이 낮기 때문에, 게이트 배선이 신호선과 단락되는 일이 자주 있었다.
본 발명에서는, PSG 등의 절연특성에 문제가 있는 피막에 더하여, 게이트 배선은 내압이 매우 크고, 치밀한(핀홀등이 없는) 산화물층으로 덮혀 있기 때문에 그와같은 단락은 매우 일어나기 어렵다. 그 결과, 액정 매트릭스의 제조효율 향상에 있어서 최대의 문제점이었던 교차배선의 단락은 전혀 문제삼을 필요가 없어 제조효율을 현저하게 향상시킬 수 있다.
본 실시예에 의해서 얻어진 TFT의 특성을 제4도(a)의 곡선 A로 나타낸다. TFT의 채널영역의 크기는 0.5㎛ ×20㎛, 비결정 영역(LDD)(308)의 폭은 0.1㎛였다. 또한, 측정에 있어서, 소스/드레인간의 전압은 5V로 했다. 마찬가지로 곡선 B는 통상의 구조를 갖는 TFT에서 채널영역의 크기는 0.5㎛ × 20㎛이었다. 도면에서 분명한 바와 같이, 본 발명을 실시하는 것에 의해 역방향 리크가 해소됨과 아울러, 오프전류(게이트 전압이 0V일때의 드레인 전류)도 현저하게 저하했다. 특히 오프전류가 적은 TFT는, 액티브 매트릭스형 액정 패널에 있어서, 화소의 제어용으로 이용하는데 있어 중요하다. 왜냐하면, 그와같은 목적으로 사용되는TFT의 오프전류가 큰 경우에는, 캐퍼시터(capacitor)로부터 전하가 리크해 버리기 때문이다. 본 실시예에서는 N채널형 TFT에 대해서 기술했지만, P채널형 TFT에 대해서도 동일하게 제작할 수 있다.
[실시예2]
제5도 내지 제7도에는 본 실시예를 나타낸다. 우선, 기판(501)으로서 코닝 7059(제품명) 유리를 사용했다. 그리고 아모르퍼스 실리콘 피막을 플라즈마 CVD법에 의해 150nm만큼 형성했다. 이것을 600°C에서 60시간, 질소 분위기 중에서 아닐하여 재결정화시켰다. 더욱이, 이것을 패터닝하여, 섬형상의 반도체 영역(502),(503)을 형성했다. 여기서, 반도체 영역(502)은 뒤에 P채널 TFT가 되는 영역이고, 반도체 영역(103)은 N채널 TFT가 되는 영역이다.
더욱이, 산화규소를 타켓으로 하는 산소 분위기 중에서의 스퍼터법에 의해, 게이트 산화막(504)을 두께 115nm만큼 퇴적하고, 다음으로, 전자빔 증착에 의해 알루미늄 피막을 형성하여, 이것을 패터닝하여 P채널 TFT의 게이트 전극(506), N채널 TFT의 게이트 전극(507), 배선(505),(508)을 형성했다. 이와같이 아여, TFT의 외형을 조정했다. 이때 채널의 크기는, 길이를 8μm, 폭을 8μm로 했다. 또한, 모든 게이트 전극·배선은 전기적으로 접속되어 있다. 여기까지의 공정으로 얻어진 TFT의 상태를 제5도(a)에 나타낸다.
이어서, 제5도(b)에 나타낸 바와같이 우측의 TFT 영역(503)에 포토레지스트(509)를 도포한 상태에서 불화붕소이온(BF3 +) 혹은 붕소이온(B+)을 이온주입하고, 좌측의 TFT 영역(502)에 셀프어라인적으로 P형의 불순물 영역(510)을 형성한다. 이온 에너지는 70~100KeV, 도우즈(dose)량은 1~5×1013cm-2로 했다.
이 불순물 영역 형성공정은 공지의 다른 기술, 예를들면 플라즈마 도핑(불순물을 함유한 가스의 플라즈마를 타켓에 내뿜는 것에 의해 도핑을 행하는 방법)에 의해 행하여도 좋다. 이온주입법에 의한 경우에 있어서도, 플라즈마 도핑에 의한 경우에 있어서도, 이와같이 하여 형성된 불순물 영역은, 이온 충격이나 플라즈마 충격에 의해, 실질적으로 비결정 상태이며, 매우 결정성이 좋지 않은 상태이다.
동일하게, 좌측의 TFT 영역(502)에 포토레지스트(511)를 도포한 상태에서 N형 불순물(예를들면 인)을 도입하고 N형 불순물 영역(512)을 형성한다.
또한, 게이트 전극·배선(505~508)에 전기를 통하고, 양극산화법에 의해, 게이트 전극·배선(505~508)의 주위(윗면 및 측면)에 산화알루미늄의 피막(513~516)을 형성했다. 양극산화는 이하와 같은 조건으로 행하였다. 이때 기판의 평면도의 예를 제6도(a)에 나타낸다. 즉, 모든 금속배선(예를들면 게이트 배선인 506이나 507)은 동일 배선(550)에 접속되어 있다.
용액으로서는 3%의 주석산의 에틸렌 글리콜 용액을 5% 암모니아로 중화하여, pH를 7.0±0.2로 한 용액을 사용하여 행하였다. 용액중에 음극으로서 백금을 담그고, 다시 기판째 담그고, 배선(550)을 전원의 양극에 접속했다. 온도는 25±2°C로 유지했다.
이 상태에서, 최초 0.5mA/㎠의 전류를 흘리고, 전압이 250V에 도달하면, 전압을 일정하게 유지한 채로 통전하고, 전류가 0.005mA/㎠이 된 시점에서 전류를 멈추고, 양극산화를 종료시켰다. 이와같이 하여 얻어진 양극산화막의 두께는 320nm이었다. 이상과 같이 하여, 게이트 전극·배선의 주위에 제5도(d)로 나타낸 바와같은 산화물(513~516)을 형성했다.
그리고, 레이저 아닐을 행하였다. 레이저 아닐은, 시료를 XY 스테이지에 고정하고, 대기중(102torr 이상)에서 1×300nm2크기의 레이저광을 이동시키면서 조사하여 행하였다. 레이저는 KrF 엑시머 레이저를 사용하고, 예를들면, 350mJ/cm2의 파워 밀도의 레이저 펄스를 50쇼트 조사했다. 이와같은 레이저 아닐에 의해서는, 산화물(514),(516)밑에 위치하는 불순물 영역에는 레이저광이 도달하지 않기 때문에, 결정화가 일어나지 않고 비결정 영역이 형성된다. 그 폭은 양극산화에 의해 게이트 전극부분(게이트 전극과 그 주위의 산화물) 폭의 증가분(b)만큼이다. 그 모습을 제5도(d)에 나타낸다. 이와같이 하여 P형의 결정불순물 영역(517)과 그것에 인접하여 P형의 비결정 불순물 영역(518)이 더욱 N형의 결정 불순물 영역(519)과 그것에 인접하여 N형의 비결정 불순물 영역(520)이 형성된다. 또한, 양극산화에 의해, 게이트 전극의 표면은 후퇴하기 때문에 도면에 나타낸 바와같이, 폭(a)만큼 게이트 전극과 불순물 영역의 겹쳐지지 않은 부분(오프셋 영역)이 형성된다. 게이트 전극의 후퇴 크기는, 양극산화에 의해 형성되는 산화막의 두께의 1/3~1/2이다. b는 0.1~0.2㎛으로, 또한, a는 0.03~0.2㎛로 하는 것에 의해 양호한 특성이 얻어졌다.
상술의 레이저 아닐에 의해, 필요한 곳의 결정화가 행해졌으나, 동시에, 레이저 조사시의 충격에 의해, 양극산화막의 일부에 크랙이나 구멍, 알루미늄의 용출이 관측되었다. 그래서, 다시 최초의 조건으로 산화를 행하고, 크랙을 막고, 노출된 알루미늄의 표면을 산화했다. 단지 이때는 전류의 조정에 주의하지 않으면 안된다. 즉, 크랙 부분이나 알루미늄의 노출된 부분의 면적은 매우 적기 때문에 최초의 조건과 완전히 동일한 조건의 전류를 흘린 경우에는, 전류가 그와 같은 좁은 부분에 집중해 버려, 화학반응(산화반응)이 현저하게 진행되어 국소적으로 대단한 발열을 초래하여, 파괴되어 버리는 일이 있다.
그래서, 전류는 전압을 보면서 서서히 올려주었다. 예를들면, 산화개시시의 설정 전류는, 최초 양극산화의 1~5% 정도가 좋다. 이 산화공정에서는 게이트 전극의 표면이 일률적으로 산화되는 것이 아니기 때문에, 전류밀도라는 정의는 적절하지 않지만 굳이, 최초의 조건과 대비할 목적으로 전류밀도라는 단위를 사용하면,통전개시시에 5μA/cm2의 전류를 흘리고, 1분간에 2V씩 상승시켜 갔다. 그리고, 전압이 250V가 된 시점에서 통전을 마쳤다. 이 최대전압의 값은, 필요로 하는 양극산화물의 두께에 의해 결정되고, 본 발명자등의 경험에 의하면 두께는 최대 전압에 거의 비례한다. 예를들면, 최대 전압이 250V에서, 얻어지는 양극산화물의 두께는 약 320nm이었다.
이와같이 하여, 배선의 결함을 제거했다. 그후, 대기중에서 레이저 조사에 의해, 알루미늄 배선을 에칭했다. 레이저로서는 플래시 램프 여기(勵起)의 Q 스위치 Nd : YAG 레이저(파장 1064nm)의 제2고주파(파장 532nm)을 사용하고, 그 초점의 지름은 5μm로 했다. 레이저광의 펄스 폭은 5nsec였다. 또한 에너지 밀도는 1kJ/cm2으로 했다. 시료를 XY 스테이지상에 고정하고, 빔을 조사하여, 예를들면 제6도(b)에 있어서, 551이나 552로 나타낸 바와같은 부분의 에칭을 행하였다.
이 에칭공정은, 공지의 포토리소그래피 공정에 의해 행하여도 좋다. 어느 방법을 선택하는가는 단가와 양산성의 문제이다. 일반적으로 포토리소그래피법은, 에칭하는 곳이 많은 경우나, 에칭형상이 복잡한 경우, 에칭하는 부분의 면적이 넓은 경우에 적합하다. 그러나, 에칭하는 곳이 적고, 또한 그 면적이 작고, 형상도 간단한 경우에는 레이저로 에칭하는 쪽이 단가면에서 우수한 경우가 있다. 제6도(b)와 같은 간단한 패턴에서의 에칭으로, 더욱이, 그다지 정밀도도 요구되지 않는 경우에는 레이저에 의한 에칭의 쪽이 우수하다.
더욱이, 시료를 CVD 성막장치의 체임버에 반입하고, 산화규소 피막을 퇴적하여, 이것을 층간절연막(예를들면 제5도(e)의 521)으로 했다. 그리고, 전극형성용 구멍(제6도(c)의 553)을 형성했다. 이때, 에칭은, 층간절연물인 산화규소와 게이트 전극·배선을 피복하고 있는 산화알루미늄만을 선택적으로 제거하는 것이 바람직하고, 따라서, 산화규소 및 산화알루미늄에 대한 에칭속도쪽이, 알루미늄 및 실리콘에 대한 경우 보다도 클 필요가 있다. 본 발명자등의 경험에 의하면, 소위 버퍼불산(불화수소와 불화암모늄이 혼합된 용액)에서는, 적합한 에칭비가 얻어졌다. 예를들면, 반도체 제조용 고순도 불화수소산(50wt%)과 동불화암모늄 용액(40wt%)을 1:10의 비율로 혼합한 용액에서는 산화알루미늄의 에칭속도는 60nm/분인데 비하여, 알루미늄은 15nm/분이었다. 또한, 사불화탄소를 이용한 반응성 이온 에칭에서는, 산화규소는 에칭되지만, 산화알루미늄 및 알루미늄은, 대부분 에칭되지 않는다. 이 특성을 이용하여, 배선의 콘택트 부근의 산화규소만을 반응성 에칭에 의해 에칭하고, 그후, 버퍼불산에 의해, 배선 주위의 산화알루미늄만을 에칭하는 방법도 채용할 수 있다. 이때 반응성 이온 에칭의 조건으로서는, 가스유량 20sccm, 압력 0.08torr, RF 파워 100W로 했다. 산화규소의 에칭 속도는 10nm/분이 었다. 이와같이 하여, 전극의 구멍뚫기를 행하였다. 마스크는 포토레지스트 였다.
그후, 금속배선(522~524)을 제5도(e) 혹은 제6도(c)에 나타낸 바와같이 형성했다. 제6도에 나타낸 평면도를 회로도로 표현한 것이 제7도이다. 최초, P채널 TFT의 게이트 전극은 배선(507)에 접속되어 있었으나, 나중에 절단되어, N채널 TFT의 소스(혹은 드레인)와 접속되었다. 또한, P채널 TFT의 소스(혹은 드레인)는 최종적으로는 배선(507)에 접속되었다.
실시예 3
제8도에는 본 실시예의 단면도를 나타낸다. 우선, 기판(801)으로서 코닝 7059 유리를 사용했다. 그리고 기초의 산화규소 피막(802)을 두께 100nm만큼 스퍼터법에 의해서 형성했다. 또한, 아모르퍼스 실리콘 피막(803)을 플라즈마 CVD법에 의해 50nm만큼 형성했다. 그 위에 아모르퍼스 실리콘막의 보호목적으로 산화규소막(804)을 역시 스퍼터법에 의해 20nm만큼 형성했다. 이것을 600°C에서 72시간, 질소 분위기 중에서 아닐하여 재결정화시켰다. 다시, 이것을 포토리소그래피법과 반응성 이온에칭(RIE)법에 의해 패터닝하여, 제 8 도(a)에 나타낸 바와같이 섬형상의 반도체 영역을 형성했다. 섬형상 반도체 영역 형성후, 보호용 산화규소막(804)을 제거했다. 그 재거에는 실시예 2에서 이용한 버퍼불산을 사용했다.
또한, 산화규소를 타켓으로 하는 산소 분위기 중에서의 스퍼터법에 의해, 게이트 산화막(805)을 두께 115nm만큼 퇴적했다. 이 상태에서 플라즈마 도프법에 의해 게이트 산화막(805)중에 인 이온을 첨가했다. 이것은, 게이트 산화막중에 존재하는 나트륨등의 가동 이온을 게터링(getteing)하기 위해서이고, 나트륨의 농도가 소자의 동작에 장해가 되지 않을 정도로 낮은 경우에는 행하지 않아도 좋다. 본 실시예에서는, 플라즈마 가속전압은 10KeV이고, 도우즈량은 2×1014cm-2이었다. 이어서 600°C에서 24시간 아닐을 행하고, 플라즈마 도프의 충격에 의해 생긴 산화막, 실리콘막의 손상을 회복시켰다.
다음으로, 스퍼터링법에 의해 알루미늄 피막을 형성하고, 이것을 혼합산(5%의 초산을 첨가한 인산용액)에 의해 패터닝하여, 게이트 전극·배선(806)을 형성했다. 에칭 속도는, 에칭온도를 40°C로 했을때는 225nm/분이었다. 이와같이 하여, TFT의 외형을 조절했다. 이때의 채널크기는, 길이를 8μm, 폭을 20μm로 했다.
다음으로, 이온주입법에 의해, 반도체 영역에 N형의 불순물 영역(소스, 드레인)(807)을 형성했다. 불순물로서는 인 이온을 사용하고, 이온 에너지는 80KeV, 도우즈량은 5×1015cm-2로 했다. 도핑은 도면에 나타낸 바와같이, 산화막을 투과하여 불순물을 투입하는 드루 임펠러(through impeller)에 의해 행하였다.
이와같은 드루 임펠러를 사용하는 장점은, 나중의 레이저 아닐에 의한 재결정화의 과정에서, 불순물 영역 표면의 매끄러움이 유지된다는 점이다. 드루 임페러가 아닌 경우에는, 재결정시에, 불순물 영역의 표면에 다수의 결정핵이 발생하고, 표면에 요철이 발생한다. 이와같이 하여, 제8도(b)에 나타낸 바와같은 구조가 얻어졌다. 또한, 당연히 이와같은 이온주입에 의해 불순물이 주입된 부분의 결정성은 현저하게 열화되고 실질적으로 비결정상태(아모르퍼스 상태, 혹은 그것에 가까운 다결정 상태)가 되어 있다.
더욱이, 배선(806)에 전기를 통하여, 양극산화법에 의해 게이트 전극·배선의 주위(윗면 및 측면)에 산화 알루미늄의 피막(808)을 형성했다. 양극산화는, 3% 주석산의 에틸렌 글리콜 용액을 5% 암모니아로 중화하여 pH를 7.0±0.2로 한 용액을 사용하여 행하였다. 우선, 용액중에 음극으로서 백금을 담그고, 다시 TFT를 기판째 담그고, 배선(806)을 전원의 양극에 접속했다. 온도는 25±2°C로 유지했다.
이 상태에서 최초, 0.5mA/㎠의 전류를 흘리고, 전압이 200V에 도달하면, 전압을 일정하게 유지한 채로 통전하고, 전류가 0.005mA/㎠이 된 시점에서 전류를 멈추고, 양극산화를 종료시켰다. 이와같이 하여 얻어진 양극산화막의 두께는 약250nm이었다. 그 모양을 제8도(c)에 나타낸다.
그후, 레이저 아닐을 행하였다. 레이저는 KrF엑시머 레이저를 이용하고, 예를들면 350mJ/㎠ 파워 밀도의 레이저 펄스를 10쇼트 조사했다. 적어도 1회의 레이저 조사에 의해 비결정상태의 실리콘의 결정성을 TFT의 동작에 견딜 수 있을 때까지 회복시킬 수 있다는 것은 확인되었지만, 레이저 파워의 변동에 의한 불량발생확률을 충분히 저하시키기 위해서는, 충분한 횟수의 레이저 조사가 바람직하다. 그러나, 지나치게 여러번 레이저를 조사하는 것은 생산성을 저하시키게 되기 때문에, 본 실시예에서 사용한 10회 정도가 가장 바람직함이 분명하다.
레이저 아닐은, 양산성을 높이기 위해서 대기압 하에서 행했다. 이미, 불순물 영역 위에는 산화규소막이 형성되어 있기 때문에, 특별히 문제가 되는 일은 없었다. 만일 불순물 영역이 노출된 상태에서 레이저 아닐을 행하여도, 결정화와 동시에, 대기로부터 불순물 영역내에 산소가 침입하여, 결정성이 좋지 않기 때문에 충분한 특성을 갖는 TFT를 얻지 못하였다. 그 때문에, 불순물 영역이 노출된 것은, 진공중에서 레이저 아닐을 행할 필요가 있었다.
또한, 본 실시예에서는, 제8도(d)에 나타낸 바와같이, 레이저광을 비스듬하게 입사시켰다. 예를들면, 본 실시예에서는, 기판의 수직선에 대해서 10°의 각도로 레이저광을 조사했다. 각도는 제작하는 소자의 설계사양에 맞추어서 결정했다. 이와같이 하는 것에 의해, 레이저에 의해 불순물 영역중 결정화되는 영역을 비대칭으로 할 수 있다. 즉, 도면중의 영역(809),(810)은 충분히 결정화된 불순물 영역이다. 영역(811)은 불순물 영역은 아니지만, 레이저광에 의해 결정화된 영역이다. 영역(812)은 불순물 영역이지만 결정화가 이루어지지 않은 영역이다. 예를들면, 핫 엘렉트론이 발생하기 쉬운 드레인측에는, 제8도(d) 우측의 불순물 영역을 사용하면 좋다.
이와같이 하여, 소자의 형상을 조정했다. 그 후에는, 통상과 같이, 산화규소의 스퍼터 성막에 의해 충간 절연물을 형성하고, 공지의 포토리소그래피 기술에 의해 전극용 구멍을 형성하고, 반도체 영역 혹은 게이트 전극·배선의 표면을 노출시키고, 최후로, 금속 피막을 선택적으로 형성하여, 소자를 완성시켰다.
[실시예 4]
본 발명에 의해 얻어지는 TFT에 있어서는, 비결정 반도체 영역이나 오프셋 영역의 폭에 의해, 오프전류뿐만 아니라 소스·드레인간의 내압이나 동작속도가 변화한다. 따라서, 예를들면, 양극산화막의 두께나 이온주입 에너지등의 변수를 최적화하는 것에 의해, 목적에 따른 TFT를 제작할 수 있다. 그러나, 이들 변수는 일반적으로는 1매의 기판상에 형성된 개개의 TFT에 대하여, 조절할 수 있는 것은 아니다. 예를들면, 실제의 회로에 있어서는 1매의 기판상에, 저속동작도 좋고, 고내압의 TFT와 저내압이라도 좋지만, 고속동작이 요구되는 TFT가 동시에 형성되는 것이 바람직한 경우가 있다. 일반적으로, 본 발명 혹은 유사한 발명인 특원평 3-237100(일본특허출원)에 있어서는, 오프셋 영역의 폭이 클수록, 오프전류가 적고, 내압성도 향상되지만, 동작속도가 저하한다는 결점도 있었다.
본 실시예는 이와같은 문제를 해결하는 일예를 나타낸다. 제9도(평면도) 및 제10도(단면도)에는 본 실시예를 나타낸다. 본 실시예에서는, 특원평 3-296331에 기술된 것과 같은, P채널 TFT와 N채널 TFT를 하나의 화소(액정화소등)를 구동하기 위해 사용하는 화상표시방법에서 사용되는 회로의 제작에 관한 것이다. 여기서, N채널 TFT는 고속성이 요구되고, 내압은 그다지 문제가 되지 않는다. 한편, P채널 TFT는, 동작속도는 그다지 문제가 되지 않지만, 오프전류가 낮은 것을 필요로 하며, 경우에 따라서는 내압성이 좋은 것도 필요로 한다. 따라서, N채널 TFT는 양극산화막이 얇고(20~100nm, P채널 TFT는 양극산화막이 두꺼운(250~400nm) 것이 바람직하다. 이하에 그 제작공정에 대해서 설명한다.
실시예 2의 경우와 동일하게 코닝 7059를 기판(901)으로 하고, N형 불순물 영역(902), P형 불순물영역(903), 게이트 절연막(904), 게이트 전극·배선(906),(907)을 형성했다. 게이트 전극·배선은 모두 배선(950)에 접속되어 있다.(제9도(a), 제10(a))
또한, 게이트 전극·배선(906,907)에 전기를 통하고, 양극산화법에 의해, 게이트 전극·배선(906,907)의 주위(윗면 및 측면)에 산화알루미늄의 피막(913,914)를 형성햇다. 양극산화는 실시예 2와 같은 조건으로 행하였다. 단, 최대전압은 50V로 했다. 따라서, 이 공정에서 제작된 양극산화막의 두께는 약 60nm이었다.
(제10도(b))
다음으로 제9도(b)에 있어서, 951로 나타낸 바와같이, 게이트 전극·배선(906)을 레이저 에칭에 의해 배선(950)으로부터 분리했다. 그리고, 이 상태에서 재차 양극산화를 시작했다. 조건은 먼저와 동일하지만, 이때에는 최대전압은 250V까지 올렸다. 그 결과, 배선(906)에는 전류가 흐르지 않기 때문에 아무런 변화도 생기지 않았지만, 배선(907)에는 전류가 흐르기 때문에, 게이트 배선(907)의 주위에 두께 약 300nm의 산화 알루미늄 피막이 형성되었다.(제10도(c)
그 후, 레이저 아닐을 행하였다. 그 조건은 실시예 2와 동일하게 했다. 이 경우에는 N채널 TFT(제10도 좌측)는 비결정 영역은 무시할 수 있을 정도로 좁지만, 양극산화막에 의해 알루미늄 배선의 표면을 덮어 두지 않으면, 레이저광의 조사에 의해 현저한 손상이 있기 때문에, 비록 얇더라도 양극산화막을 형성할 필요가 있었다. 한편, P채널 TFT(제10도 우측)는 양극산화막의 두께가 300nm이고, 비결정 영역도 150~200nm 존재했다. 또한, 오프셋 영역의 폭도 100~150nm이었다고 추정된다.(제10도(d)
그후, 실시예 2의 경우와 동일하게 대기중에서 레이저 조사에 의해, 알루미늄 배선의 필요한 곳을 에칭하여, P채널 TFT의 게이트 전극을 배선(907)으로부터 분리하고, 또한, 배선(950)을 절단했다. 또한, 층간절연막을 형성하고, 콘택트홀을 형성하여, 배선(924),(911)을 형성했다. 이와같이 하여, 회로가 형성되었다.
이와같이 하여 제작된 회로에 있어서는, N채널 TFT는, 오프셋 영역이나 비결정 영역의 폭이 적고, 오프전류는 약간 많지만, 고속성이 우수했다. 한편, P채널 TFT는, 고속동작은 곤란했지만, 오프전류가 적고, 화소 캐퍼시터에 축적된 전하를 유지하는 능력이 우수했다.
이와같이 1매의 기판상에 기능이 상이한 TFT를 집적하지 않으면 안되는 경우는 그밖에도 있다. 예를들면, 액정표시 드라이버에 있어서는, 시프트레지스터등의 논리회로에는 고속 TFT가, 출력회로에는 고내압 TFT가 요구된다. 이와같은 상반된 목적에 따른 TFT를 제작하는 경우에는 본 실시예로 나타낸 방법은 유효하다.
본 발명에 의해, 매우 제약이 적은 LDD형 TFT를 제작가능하게 되었다. 본문중에서도 기술한 바와같이, 본 발명을 이용하면, 게이트 전극의 애스팩트비에 거의 제한되는 일없이 LDD 영역을 형성할 수 있다. 또한, 그 LDD 영역의 폭도 10~100nm의 사이에서 매우 정밀하게 제어할 수 있다. 특히 본 발명은, 단채널화에 의해, 금후 진전될 것으로 생각되는 게이트 전극의 고애스펙트비화에 대비하여 유효한 방법이다.
물론, 종래와 같이 애스펙트비가 1이하의 저애스펙트비의 게이트 전극에 있어서도, 본 발명을 사용하는 것이 가능하며, 종래의 LDD 제작방법에 비하여, 절연막의 형성과 그 이방성 에칭공정이 불필요하게 되고, 또한, LDD 영역의 폭도 정밀하게 제어할 수 있기 때문에, 본 발명의 효과는 현저한 것이다.
본 발명은 주로 실리콘계의 반도체 장치에 대해서 기술했지만 게르마늄이나 탄화규소, 비화칼륨등의 다른 재료를 사용하는 반도체 장치에도 본 발명이 적용될 수 있음은 명백하다.

Claims (26)

  1. 반도체 기판내에 형성된 첫번째 도전타입의 첫번째 불순물 영역 ; 상기 반도체 기판내에 형성된 상기 첫번째 도전타입의 두 번째 불순물 영역 ; 상기 반도체 기판내에서 상기한 첫번째와 두번째 불순물 사이에 위치되는 채널영역 ; 사이의 게이트 절연층을 통하여 상기 채널영역위에 형성되되 그 표면은 양극산화 필름으로 덮혀진 게이트 전극 ; 및 상기 채널영역과 상기 반도체 기판내에 형성된 상기 첫 번째와 두 번째 불순물 영역중 적어도 어느 하나의 영역 사이에 위치된 첫번째 도전성 타입의 세 번째 불순물 영역으로 구성되며, 상기 세번째 불순물 영역의 결정도가 상기 첫번째 불순물 영역과 두 번째 불순물 영역의 결정도 보다 낮은 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  2. 제1항에 있어서, 상기 세번째 불순물 영역의 밴드 간격이 상기 첫번째와 두번째 불순물 영역의 밴드간격보다 넓은 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  3. 기판상에 형성된 반도체층 ; 상기 반도체층내에 형성된 소스 및 드레인 영역 ; 상기 반도체층내에 있어서 상기 소스 영역과 드레인 영역 사이에 연장되어 있는 채널영역 ; 사이에 있는 게이트 절연층을 통하여 상기 채널영역상에 형성되는 게이트 전극 ; 및 상기 게이트 전극의 표면을 덮어주는 상기 게이트 전극의 양극산화 필름으로 구성되되 ; 적어도 가볍게 도우트될 영역이 상기 채널 및 상기 소스와 드레인 영역중 적어도 어느 하나 사이에 형성되는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  4. 기판상에 형성된 소스 및 드레인 반도체 영역 ; 상기 기판상에 있어서, 상기 소스와 드레인 영역 사이에서 연장되어 있는 채널 반도체 영역 ; 및 사이에 게이트 절연층을 구비한채 상기 채널영역위에 형성되는 한편 그 표면이 그 양극산화 필름으로 덮혀지는 게이트 전극으로 구성되되 ; 상기 채널영역의 근처에 있는 상기 소스와 드레인 영역의 부분들이 상기 소스와 드레인 영역의 다른 부분들 보다 더 낮은 결정도를 가지는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  5. 기판상에 형성된 소스 및 드레인 반도체 영역 ; 상기 기판상에 있어서, 상기 소스와 드레인 영역 사이에서 연장되어 있는 채널 반도체 영역 ; 및 게이트 절연층이 사이에 존재하는 상태에서 상기 채널영역위에 형성된 게이트 전극으로 구성되되 ; 상기 채널영역 근처에 있는 상기 소스 및 드레인 영역의 부분들이 상기 소스 및 드레인 영역의 다른 부분들 보다 더 낮은 결정도를 가지며, 또한 상기 게이트 전극은 상기 영역들과 겹치지 않도록 하기 위해서 상기 소스 및 드레인 영역에 대해서 틀어져 있는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  6. 첫번째와 두번째 절연게이트형 전계효과 트랜지스터를 포함하고, 상기 각 트랜지스터가, 기판상에 형성된 소스와 드레인 영역 사이에서 연장되어 있는 채널 반도체 영역, 및 게이트 절연층이 사이에 있는 상태에서 상기 채널영역위에 형성된 게이트 전극을 포함하고, 상기 채널영역의 근처에 있는 상기 소스 및 드레인 영역의 부분들이 상기 소스 및 드레인 영역의 다른 부분들 보다 더 낮은 결정도를 가지고 있고, 상기 게이트 전극은 상기 영역들과 겹치지 않도록 하기 위해서 상기 소스 및 드레인 영역에 대하여 어긋남 거리만큼 어긋나 있으며, 또한 상기 트랜지스터의 어긋남 거리는 상기 두 번째 트랜지스터의 어긋남 거리보다 작은 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  7. 제6항에 있어서, 상기 첫번째 트랜지스터가 n채널 트랜지스터이며, 또한 상기 두 번째 트랜지스터가 p채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  8. 첫번째와 두번째 절연게이트형 전계효과 트랜지스터를 포함하고 상기 각 트랜지스터가, 기판상에 형성된 소스와 드레인 반도체 영역, 상기 기판상에 있어서 상기 소스와 드레인 영역 사이에서 연장되어 있는 채널 반도체 영역, 게이트 절연층이 사이에 있는 상태에서 상기 채널영역위에 형성된 게이트 전극, 및 상기 게이트 전극 재료로 만들어지는 한편 상기 게이트 전극을 덮는 양극산화 필름을 포함하고, 상기 채널영역의 근처에 있는 상기 고스 및 드레인 영역의 부분들이 상기 소스 및 드레인 영역의 다른 부분들 보다 더 낮은 결정도를 가지고 있으며, 또한 상기 첫번째 트랜지스터의 양극산화 필름의 두께는 상기 두번째 트랜지스터의 양극산화 필름의 두께보다 얇은 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  9. 제8항에 있어서, 상기 첫번째 트랜지스터가 n채널 트랜지스터이며, 또한 상기 두 번째 트랜지스터가 p채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  10. 첫번째와 두번째 절연게이트형 전계효과 트랜지스터를 포함하고, 상기 각 트랜지스터가 기판상에 형성된 소스와 드레인 반도체 영역, 상기 기판상에 있어서 상기 소스와 드레인 영역 사이에서 연장되어 있는 채널 반도체 영역, 및 게이트 절연층이 사이에 있는 상태에서 상기 채널영역위에 형성된 게이트 전극을 포함하고, 상기 채널영역의 근처에 있는 상기 소스 및 드레인 영역의 부분들이 상기 소스 및 드레인 영역의 다른 부분들 보다 더 낮은 결정도를 가지고 있으며, 또한 상기 첫번째 트랜지스터에 있어서 낮은 결정도를 가진 상기 부분들은 상기 부분을 포함하는 소스 또는 드레인 영역에서부터 상기 채널영역에 이르는 방향에서 볼 때 상기 두번째 트랜지스터에 있어서 낮은 결정도를 가진 상기 부분들보다 얇은 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  11. 제10항에 있어서, 상기 첫 번째 트랜지스터가 n채널 트랜지스터이며, 또한 상기 두 번째 트랜지스터가 p채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  12. 기판의 절연면상에 형성되며, 또한 첫번째 도전형을 가진 한쌍의 불순물 영역 및 두 번째 도전형을 가진 한편 사이에서 연장된 채널 반도체층을 구비하는 반도체층 ; 상기 채널 반도체층에 인접해 있는 게이트 절연층 ; 양극처리 가능한 재료를 포함하며, 또한 상기 게이트 절연층이 사이에 놓여진 상태에서 상기 채널 반도체층에 인접하여 위치되는 게이트 전극 ; 및 상기 게이트 전극의 측면과 상면위에 형성되는 양극산화층으로 구성되며 ; 상기한 한쌍의 불순물 영역중 적어도 하나는 상기 채널 반도체 영역과 접촉된 첫번째 영역과 상기 채널 반도체층으로부터 떨어져 있는 두 번째 영역을 포함하며, 또한 상기 첫번째 영역은 상기 첫번째 영역보다 낮은 농도에서 상기한 첫번째 도전형을 주기 위한 도펀트 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 반도체 장치가 p채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  14. 제12항에 있어서, 상기 반도체 장치가 n채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  15. 제12항에 있어서, 상기 첫번째 영역이 1×1017에서 5×1018사이의 원자/㎤의 농도에서 상기 도펀트 불순물을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  16. 제12항에 있어서, 상기 두번째 영역이 1×1020에서 5×1021사이의 원자/㎤의 농도에서 상기 도펀트 불순물을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  17. 기판의 절연면상에 형성되며, 또한 첫번째 도전형을 가진 한쌍의 불순물 영역 및 두 번째 도전형을 가진 한편 사이에서 연장된 채널 반도체층을 구비하는 반도체층 ; 상기 채널 반도체층위에 형성된 게이트 절연층 ; 양극처리 가능한 재료를 포함하며, 또한 상기 게이트 절연층이 사이에 놓여진 상태에서 상기 채널반도체상에 형성되는 게이트 전극 ; 및 상기 게이트 전극이 측면과 상면위에 형성되는 양극산화층으로 구성되며 ; 상기한 한쌍의 불순물 영역중 적어도 하나의 상기 채널 반도체 영역과 접촉된 첫번째 영역과 상기 채널 반도체층으로부터 떨어져 있는 두 번째 영역을 포함하며, 또한 상기 첫 번째 영역은 상기 첫번째 영역보다 낮은 농도에서 상기한 첫번째 도전형을 주기 위한 도펀트 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 반도체 장치가 p채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  19. 제17항에 있어서, 상기 반도체 장치가 n채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  20. 제17항에 있어서, 상기 첫 번째 영역이 1×1017에서 5×1018사이의 원자/㎤의 농도에서 상기 도펀트 불순물을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  21. 제17항에 있어서, 상기 두 번째 영역이 1×1020에서 5×1021사이의 원자/㎤의 농도에서 상기 도펀트 불순물을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 반도체 자치.
  22. 기판의 절연면상에 형성되며, 또한 첫번째 도전형을 가진 한쌍의 불순물 영역 및 두 번째 도전형을 가진 한편 사이에서 연장된 채널 반도체층을 구비하는 반도체층 ; 상기 채널 반도체층에 형성된 게이트 절연층 ; 상기 게이트 절연층이 사이에 놓여진 상태에서 상기 채널 반도체층위에 형성되며 또한 양극처리 가능한 재료를 포함하는 게이트 전극 ; 및 상기 게이트 전극의 측면과 상면위에 형성되는 양극산화층으로 구성되며 ; 상기한 한쌍의 불순물 영역중 적어도 하나는 상기 채널 반도체 영역과 접촉된 첫번째 영역과 상기 채널 반도체층으로부터 떨어져 있는 두번째 영역을 포함하며, 또한 상기 첫 번째 영역은 상기 첫번째 영역보다 낮은 농도에서 상기한 첫번째 도전형을 주기 위한 도펀트 불순물을 포함하며, 또한 상기 첫번째 영역과 상기 두번째 영역 사이의 경계가 상기 채널 반도체층과 상기 첫 번째 영역 사이의 경계로부터 바깥쪽으로 0.03에서 0.2마이크로미터 어긋난 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  23. 제22항에 있어서, 상기 반도체 장치가 p채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  24. 제22항에 있어서, 상기 반도체 장치가 n채널 트랜지스터인 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  25. 제22항에 있어서, 상기 첫번째 영역이 1×1017에서 5×1018사이의 원자/㎤의 농도에서 상기 도펀트 불순물을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
  26. 제22항에 있어서, 상기 두번째 영역이 1×1020에서 5×1021사이의 원자/㎤의 농도에서 상기 도펀트 불순물을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 반도체 장치.
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