JPS61295664A - 半導体薄膜トランジスタ - Google Patents
半導体薄膜トランジスタInfo
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- JPS61295664A JPS61295664A JP60137571A JP13757185A JPS61295664A JP S61295664 A JPS61295664 A JP S61295664A JP 60137571 A JP60137571 A JP 60137571A JP 13757185 A JP13757185 A JP 13757185A JP S61295664 A JPS61295664 A JP S61295664A
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- film transistor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 11
- 239000010408 film Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高性能薄膜トランジスタに関するものである。
従来の透明ガラス基板上の薄膜トランジスタの構造を第
５図に示す。この図において、１は透明ガラス基板、２
はチャンネル領域を形成する半導体層（シリコン薄膜等
）、３はソース電極、４はグー１−電極、５はドレイン
電極である。この様に、従来の薄膜トランジスタは１つ
のチャンネル領域内にソース、ゲート、ドレイン構造を
形成していた。この薄膜トランジスタの断面構造を第６
図に示す。６はゲート絶縁膜、７はチャンネル領域の周
囲部である。この断面構造から分かる様に、従来のＷｉ
ＩＩＩトランジスタは、チミンネル幅がチャンネル層の
厚みに比べて充分大きく、チャンネル領域の周囲部７の
ゲートによる制御効果が無視できる程小さくなる構造と
なっていた。
５図に示す。この図において、１は透明ガラス基板、２
はチャンネル領域を形成する半導体層（シリコン薄膜等
）、３はソース電極、４はグー１−電極、５はドレイン
電極である。この様に、従来の薄膜トランジスタは１つ
のチャンネル領域内にソース、ゲート、ドレイン構造を
形成していた。この薄膜トランジスタの断面構造を第６
図に示す。６はゲート絶縁膜、７はチャンネル領域の周
囲部である。この断面構造から分かる様に、従来のＷｉ
ＩＩＩトランジスタは、チミンネル幅がチャンネル層の
厚みに比べて充分大きく、チャンネル領域の周囲部７の
ゲートによる制御効果が無視できる程小さくなる構造と
なっていた。
（発明が解決しようとする問題点）
上述した半導体薄膜とガラス基板とからなるも）造での
エネルギーバンド図を第７図に示す。この図において、
８はゲート電極領域、９はゲート絶縁膜、１０は半導体
ｉ１膜領域、１１はガラス基板である。この図に示すよ
うに、従来の薄膜トランジスタは、半導体薄膜領域１０
とガラス基板１１の界面において、半導体薄膜領域１ｏ
のバンドが界面単位の影響を受けて曲がり、可動電子が
誘起される現象、いわゆるバックチャンネル効果によっ
て′？ａ膜１−ランジスタのしきい値電圧が大ぎくなる
どともに、ソース・ドレイン間のリーク電流が増大する
。さらに、半導体薄膜−ガラス基板の界面準位の付加に
より薄膜トランジスタの相互コンダクタンスが低下する
などの欠点があった。
エネルギーバンド図を第７図に示す。この図において、
８はゲート電極領域、９はゲート絶縁膜、１０は半導体
ｉ１膜領域、１１はガラス基板である。この図に示すよ
うに、従来の薄膜トランジスタは、半導体薄膜領域１０
とガラス基板１１の界面において、半導体薄膜領域１ｏ
のバンドが界面単位の影響を受けて曲がり、可動電子が
誘起される現象、いわゆるバックチャンネル効果によっ
て′？ａ膜１−ランジスタのしきい値電圧が大ぎくなる
どともに、ソース・ドレイン間のリーク電流が増大する
。さらに、半導体薄膜−ガラス基板の界面準位の付加に
より薄膜トランジスタの相互コンダクタンスが低下する
などの欠点があった。
この発明は上記の欠点を解決すべくなされたもので、そ
の目的は、しきい１ｉ１１電圧が低く、かつソース・ト
レイン間のリーク電流が低く、さらに相互コンダクタン
スが高い薄膜トランジスタを提供することにある。
の目的は、しきい１ｉ１１電圧が低く、かつソース・ト
レイン間のリーク電流が低く、さらに相互コンダクタン
スが高い薄膜トランジスタを提供することにある。
この発明は、半導体簿膜のチャンネル領域に、複数の短
冊状の溝をソース電極−ドレイン電極の方向に形成した
ことを特徴としている。
冊状の溝をソース電極−ドレイン電極の方向に形成した
ことを特徴としている。
（作 用）
半導体薄膜のチャンネル領域に、複数の短冊状の溝をソ
ース電極−ドレイン電極方向に形成することにより、ｔ
ヤンネル領域周辺部のゲートＮ極による制御効果が顕著
となり、この結果、低しきい値電圧、高相互コンダクタ
ンス、低リーク電流を各々達成することが可能になる。
ース電極−ドレイン電極方向に形成することにより、ｔ
ヤンネル領域周辺部のゲートＮ極による制御効果が顕著
となり、この結果、低しきい値電圧、高相互コンダクタ
ンス、低リーク電流を各々達成することが可能になる。
第１図は、本発明の一実施例の構成を示す平面図である
。この図において、１２４まガラス等の絶縁基板、１３
はチャンネル領域内に多数の溝１３ａ、１３ａ・・・・
・・が形成された半導体ｉ１膜、１４は薄膜トランジス
タのソース電極、１５はゲート電極、１６はドレイン電
極である。第２図は、第１図におけるＡ−Ａ線断面図で
あり、この図において、１７は溝１３ａの下部領域、１
８は溝１３ａに囲まれたチャンネル領域である。破線１
つは半導体内に拡がった電位の分布を示すもので、領域
１７においては、ゲート電極からの影響が強く、電位が
絶縁基板１２まで有効に到達するとともに、溝１３ａに
囲まれたチャンネル領域１８においても、チャンネル領
域の周辺部（第６図の符号７参照）でゲート電極からの
強い影響によりチャンネル領域の周辺部において電位分
布の曲りが現われる。この効果により、ゲート電極印加
による電界が有効にチャンネル層内部にかかり、薄膜ト
ランジスタの相互コンダクタンスの増大および低しきい
値化を達成することができる。ここで、溝１３ａによっ
て囲まれた単一のチせンネル領域１８における相互コン
ダクタンスを（ｇｌ）＋ とじ、チャンネル領［１８の
周辺部のゲートによる制御効果に基づく相互コンダクタ
ンスの増加分を（ｇｌ ）２とすると、単一チャンネル
領域１８の相互コンダクタンス（ＣＩｌｌｌ ）。は （Ｑｍ ）ｏ ＝ （Ｑｆｆｉ ） ＋ ＋ （ｇｌｌ
ｌ ＞２−・＝（１）と表わせる。したがって、該薄膜
トランジスタが周囲と溝で囲まれたｎ個のチャンネル領
域１８により構成されているとすると、該薄膜トランジ
スタの相互コンダクタンス９ｍは次式となる。
。この図において、１２４まガラス等の絶縁基板、１３
はチャンネル領域内に多数の溝１３ａ、１３ａ・・・・
・・が形成された半導体ｉ１膜、１４は薄膜トランジス
タのソース電極、１５はゲート電極、１６はドレイン電
極である。第２図は、第１図におけるＡ−Ａ線断面図で
あり、この図において、１７は溝１３ａの下部領域、１
８は溝１３ａに囲まれたチャンネル領域である。破線１
つは半導体内に拡がった電位の分布を示すもので、領域
１７においては、ゲート電極からの影響が強く、電位が
絶縁基板１２まで有効に到達するとともに、溝１３ａに
囲まれたチャンネル領域１８においても、チャンネル領
域の周辺部（第６図の符号７参照）でゲート電極からの
強い影響によりチャンネル領域の周辺部において電位分
布の曲りが現われる。この効果により、ゲート電極印加
による電界が有効にチャンネル層内部にかかり、薄膜ト
ランジスタの相互コンダクタンスの増大および低しきい
値化を達成することができる。ここで、溝１３ａによっ
て囲まれた単一のチせンネル領域１８における相互コン
ダクタンスを（ｇｌ）＋ とじ、チャンネル領［１８の
周辺部のゲートによる制御効果に基づく相互コンダクタ
ンスの増加分を（ｇｌ ）２とすると、単一チャンネル
領域１８の相互コンダクタンス（ＣＩｌｌｌ ）。は （Ｑｍ ）ｏ ＝ （Ｑｆｆｉ ） ＋ ＋ （ｇｌｌ
ｌ ＞２−・＝（１）と表わせる。したがって、該薄膜
トランジスタが周囲と溝で囲まれたｎ個のチャンネル領
域１８により構成されているとすると、該薄膜トランジ
スタの相互コンダクタンス９ｍは次式となる。
ｇｍ ＝ｎ ＜ｇｌｌｌ）。
＝ｎｌＱｍ）＋＋ｎ（Ｑｌｌｌ）ｚ −・・−・−
（２）この様に、ａ膜トランジスタの相互コンダクタン
スｇｍは各単一チャンネル領域周辺におけるゲートによ
る制御効果によって、上記（２）式の第２項ｎ（ｇｌｌ
）ｚで表わされる量だけ増加する。
（２）この様に、ａ膜トランジスタの相互コンダクタン
スｇｍは各単一チャンネル領域周辺におけるゲートによ
る制御効果によって、上記（２）式の第２項ｎ（ｇｌｌ
）ｚで表わされる量だけ増加する。
一方、しきい値電圧については、各型−のチャンネル領
域１８の周辺部のゲートによる制御効果でしきい値電圧
が減少する。
域１８の周辺部のゲートによる制御効果でしきい値電圧
が減少する。
上記チャンネル領域１８の周辺部の制御効果が非常に小
さい時の薄膜トランジスタのしきい値電圧を（Ｖｔｈ）
＋ とし、チャンネル領域１８の周辺部の制御効果によ
るしきい値電圧の変化を（Ｖ ｔｈ）２とすると、該薄
膜トランジスタのしきい値ｖｔｈは各単一チャンネル領
域１８のしきい値電圧とほぼ同じであり、次式で表わさ
れる。
さい時の薄膜トランジスタのしきい値電圧を（Ｖｔｈ）
＋ とし、チャンネル領域１８の周辺部の制御効果によ
るしきい値電圧の変化を（Ｖ ｔｈ）２とすると、該薄
膜トランジスタのしきい値ｖｔｈは各単一チャンネル領
域１８のしきい値電圧とほぼ同じであり、次式で表わさ
れる。
Ｖｔｈ＝ （Ｖｔｈ） ＋ −（Ｖｔｈ） ２
・・・・・・（３）すなわち、上記（３）式の第２項が
各単一チャンネル領域１８の周辺部のゲート制御効果に
よる減少分である。
・・・・・・（３）すなわち、上記（３）式の第２項が
各単一チャンネル領域１８の周辺部のゲート制御効果に
よる減少分である。
この様に、上述した薄膜トランジスタでは、相互コンダ
クタンスｇｍおよびしきいｌａ電圧ｙｔｈがそれぞれ（
２）式、（３）式で表わされる事から、薄膜トランジス
タの高相互コンダクタンス化および低しきい値化が可能
となる。
クタンスｇｍおよびしきいｌａ電圧ｙｔｈがそれぞれ（
２）式、（３）式で表わされる事から、薄膜トランジス
タの高相互コンダクタンス化および低しきい値化が可能
となる。
第３図は、本発明の詳細な説明する図であって、本発明
による薄膜トランジスタと、表示素子、例えばエレクト
ロルミネッセンス（ＥＬ）素子とを組み合わせる事によ
り構成した平面形表示パネルの等何回路の一部を示した
ものである。この図において、２０は本発明によるスイ
ッチング用の薄膜トランジスタ、２１は本発明によるＥ
Ｌ素子駆動用の薄膜トランジスタ、２２は信号電圧保持
用の容量、２３はＥ Ｌ素子、２４は走査線、２５は信
号線、２６は電源線、２７は基準線である。
による薄膜トランジスタと、表示素子、例えばエレクト
ロルミネッセンス（ＥＬ）素子とを組み合わせる事によ
り構成した平面形表示パネルの等何回路の一部を示した
ものである。この図において、２０は本発明によるスイ
ッチング用の薄膜トランジスタ、２１は本発明によるＥ
Ｌ素子駆動用の薄膜トランジスタ、２２は信号電圧保持
用の容量、２３はＥ Ｌ素子、２４は走査線、２５は信
号線、２６は電源線、２７は基準線である。
Ｅｌ素子２３の一方の電源は薄膜トランジスタ２１のド
レインまたはソースのいずれか一方と接続され、ＥＬ素
子２３の他方の電極は電源線２６と接続されている。基
準線２７は薄膜トランジスタ２１のドレインおよびソー
スのいずれか他方と接続され、かつ、容量２２を介して
薄膜トランジスタ２１のゲートと接続され、信号線２５
は薄膜トランジスタ２０のドレイン・ソース間を介して
薄膜トランジスタ２１のゲートと接続され、走査線２４
は１ｔｌｌｌｌｉトランジスタ２０のゲートと接続され
ている。
レインまたはソースのいずれか一方と接続され、ＥＬ素
子２３の他方の電極は電源線２６と接続されている。基
準線２７は薄膜トランジスタ２１のドレインおよびソー
スのいずれか他方と接続され、かつ、容量２２を介して
薄膜トランジスタ２１のゲートと接続され、信号線２５
は薄膜トランジスタ２０のドレイン・ソース間を介して
薄膜トランジスタ２１のゲートと接続され、走査線２４
は１ｔｌｌｌｌｉトランジスタ２０のゲートと接続され
ている。
以上の構成において、走査線２４へ薄膜トランジスタ２
０がオンとなる電圧が印加されると、簿膜トランジスタ
２０がオンへ転じ、容量２２が充電されて、これの端子
電圧が信号線２５の電圧と等しくなり、Ｒ膜トランジス
タ２１もオンに転じ、ＥＬ素子２３へ電源線２６の交流
電圧が印加され、ＥＬ素子２３が発光する。なお、第４
図に、第３図で示した平面形表示パネルの一画素分の具
体的構成を示す。
０がオンとなる電圧が印加されると、簿膜トランジスタ
２０がオンへ転じ、容量２２が充電されて、これの端子
電圧が信号線２５の電圧と等しくなり、Ｒ膜トランジス
タ２１もオンに転じ、ＥＬ素子２３へ電源線２６の交流
電圧が印加され、ＥＬ素子２３が発光する。なお、第４
図に、第３図で示した平面形表示パネルの一画素分の具
体的構成を示す。
しかして、上述した平面形表示パネルにおいては、この
発明による薄膜トランジスタ２０．２１のしきい値電圧
が低いことから、パネルを従来より低電圧で駆動するこ
とができる。また、１〜ランジスタ２０，２１の相互コ
ンダクタンス（Ｊｍが高いことから１．各トランジスタ
２０．２１を従来より小さく形成することができ、この
結果、パネルのドツト密度を従来より高くすることが可
能になる。すなわち、上記表示パネルによれば、パネル
の高性能化を達成することができる。
発明による薄膜トランジスタ２０．２１のしきい値電圧
が低いことから、パネルを従来より低電圧で駆動するこ
とができる。また、１〜ランジスタ２０，２１の相互コ
ンダクタンス（Ｊｍが高いことから１．各トランジスタ
２０．２１を従来より小さく形成することができ、この
結果、パネルのドツト密度を従来より高くすることが可
能になる。すなわち、上記表示パネルによれば、パネル
の高性能化を達成することができる。
なお、この発明による薄膜トランジスタは、上述したＥ
Ｌ素子の駆動のみならず液晶表示器の駆動等にも勿論適
用可能である。
Ｌ素子の駆動のみならず液晶表示器の駆動等にも勿論適
用可能である。
以上説明したように、この発明によれば、半導体薄膜の
チャンネル領域に複数の短冊状の溝を設けたので、チャ
ンネル領域周辺部のゲートによる制御効果が顕著となり
、この結果、低しきい値電圧、高相互コンダクタンスを
達成することができるとともに、リーク電流の低減、素
子耐圧の増大をも達成することができる。
チャンネル領域に複数の短冊状の溝を設けたので、チャ
ンネル領域周辺部のゲートによる制御効果が顕著となり
、この結果、低しきい値電圧、高相互コンダクタンスを
達成することができるとともに、リーク電流の低減、素
子耐圧の増大をも達成することができる。
第１図はこの発明の一実施例の構成を示す平面図、第２
図は第１図におけるＡ−Ａ線断面図、第３図はこの発明
の応用例である平面形表示パネルの等価回路図、第４図
は第３図の表示パネルの一画素分の具体的構成を示す平
面図、第５図は従来の薄膜トランジスタの構成を示す平
面図、第６図は同トランジスタの断面図、第７図は同ト
ランジスタのエネルギーバンドを示す図である。 １３・・・・・・半導体薄膜、１３ａ・・・・・・溝、
１４・・・・・・ソース電極、１５・・・・・・ゲート
電極、１６・・・・・・ドレイン電極。 出願人 日本電信電話株式会社 第１図 第３図 第４図 ９３１゜ 第５図 第６図
図は第１図におけるＡ−Ａ線断面図、第３図はこの発明
の応用例である平面形表示パネルの等価回路図、第４図
は第３図の表示パネルの一画素分の具体的構成を示す平
面図、第５図は従来の薄膜トランジスタの構成を示す平
面図、第６図は同トランジスタの断面図、第７図は同ト
ランジスタのエネルギーバンドを示す図である。 １３・・・・・・半導体薄膜、１３ａ・・・・・・溝、
１４・・・・・・ソース電極、１５・・・・・・ゲート
電極、１６・・・・・・ドレイン電極。 出願人 日本電信電話株式会社 第１図 第３図 第４図 ９３１゜ 第５図 第６図
Claims (1)
- 半導体薄膜と、ソース電極、ゲート電極、ドレイン電極
とを有する半導体薄膜トランジスタにおいて、前記半導
体薄膜のチャンネル領域に、複数の短冊状の溝を前記ソ
ース電極−ドレイン電極の方向に形成してなる半導体薄
膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137571A JPS61295664A (ja) | 1985-06-24 | 1985-06-24 | 半導体薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137571A JPS61295664A (ja) | 1985-06-24 | 1985-06-24 | 半導体薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61295664A true JPS61295664A (ja) | 1986-12-26 |
Family
ID=15201829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137571A Pending JPS61295664A (ja) | 1985-06-24 | 1985-06-24 | 半導体薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61295664A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05107561A (ja) * | 1991-10-16 | 1993-04-30 | Semiconductor Energy Lab Co Ltd | 電気光学表示装置およびその作製方法と駆動方法 |
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US6693301B2 (en) | 1991-10-16 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving and manufacturing the same |
| KR100477133B1 (ko) * | 1996-07-25 | 2005-06-08 | 삼성전자주식회사 | 누설전류를줄이기위한액정표시장치 |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7253440B1 (en) | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
-
1985
- 1985-06-24 JP JP60137571A patent/JPS61295664A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US6803600B2 (en) | 1991-08-26 | 2004-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| JPH05107561A (ja) * | 1991-10-16 | 1993-04-30 | Semiconductor Energy Lab Co Ltd | 電気光学表示装置およびその作製方法と駆動方法 |
| US6023308A (en) * | 1991-10-16 | 2000-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix device with two TFT's per pixel driven by a third TFT with a crystalline silicon channel |
| US6693301B2 (en) | 1991-10-16 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving and manufacturing the same |
| US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7253440B1 (en) | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| KR100477133B1 (ko) * | 1996-07-25 | 2005-06-08 | 삼성전자주식회사 | 누설전류를줄이기위한액정표시장치 |
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