KR100737545B1 - 비대칭 소오스 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 액정표시장치 - Google Patents

비대칭 소오스 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 액정표시장치 Download PDF

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Abstract

본 발명은 비대칭 소오스/드레인 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 액정표시장치를 개시하며, 개시된 본 발명은, 게이트 절연막의 개재하에 서로 교차하도록 배치된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 데이터 라인에 의해 한정된 화소영역 내에 배치된 화소전극; 및 상기 게이트 라인과 데이터 라인의 교차부에 배치되며, 상기 게이트 라인으로부터 화소영역의 내측으로 연장된 게이트 전극과, 상기 게이트 전극 상에 배치된 채널층, 상기 데이터 라인으로부터 연장되어 상기 채널층의 일측면과 오버랩되면서 상기 데이터 라인과 연결된 데이터 신호 입력부로부터 상이한 거리로 배치된 제1 및 제2 소오스 전극, 및 상기 제1 소오스 전극과 제2 소오스 전극 사이의 상기 채널층의 타측 상부면과 오버랩되게 배치되면서 상기 화소전극과 콘택된 드레인 전극으로 구성된 박막 트랜지스터를 포함하여 이루어지는 박막 트랜지스터 액정표시장치에 있어서, 상기 제1 소오스 전극과 상기 제2 소오스 전극은, 동일한 폭을 가지면서 상이한 길이를 갖거나, 또는, 동일한 길이를 가지면서 상이한 폭을 갖는 것을 특징으로 한다.

Description

비대칭 소오스 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 액정표시장치{TFT-LCD WITH TFT OF ASYMMETRY SOURCE/DRAIN STRUCTURE}
도 1은 종래 기술에 따른 박막 트랜지스터 액정표시장치의 박막 트랜지스터 형성부를 도시한 도면.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 액정표시장치의 박막 트랜지스터 형성부를 도시한 도면.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 소오스 전극을 도시한 도면.
도 4는 본 발명의 도 다른 실시예에 따른 박막 트랜지스터 액정표시장치의 박막 트랜지스터 형성부를 도시한 도면.
(도면의 주요 부분에 대한 부호의 설명)
2 : 게이트 라인 2a : 게이트 전극
3 : 채널층 4 : 화소전극
5,5a,5b : 소오스 전극 6,6a,6b : 드레인 전극
8,8a : 데이터 라인 10 : 박막 트랜지스터
본 발명은 박막 트랜지스터 액정표시장치에 관한 것으로, 보다 상세하게는, 박막 트랜지스터의 특성 저하를 방지하기 위한 비대칭 소오스 구조의 박막 트랜지스터를 갖는 박막 트랜지스터 액정표시장치에 관한 것이다.
박막 트랜지스터 액정표시장치(Thin Film Transistor Liquid Crystal Display : 이하, TFT-LCD)는 경량, 박형 및 저소비 전력 등의 특성을 갖기 때문에, CRT(Cathode-ray tube)를 대신하여 각종 정보 기기의 단말기 또는 비디오 기기 등에 사용되고 있으며, 상기 TFT-LCD는 응답 특성이 우수하고, 그리고, 고화소수에 적합하기 때문에 상기 CRT에 필적할만한 고화질 및 대형의 표시장치를 실현할 수 있을 것으로 예상된다.
이러한 TFT-LCD는 TFT 및 화소전극이 구비된 TFT 어레이 기판과, 컬러필터 및 카운터 전극이 구비된 컬러필터 기판이 액정의 개재하에 합착되어진 구조로 이루어져 있다.
도 1은 종래 기술에 따라 형성된 TFT-LCD의 TFT 형성부를 도시한 평면도로서, 도시된 바와 같이, 게이트 전극(2a)과 데이터 라인(8)이 게이트 절연막(도시안됨)의 개재하에 서로 교차하도록 배치되어 있고, 상기 게이트 라인(2)과 데이터 라인(8)에 의해 한정된 화소영역 내에는 ITO 금속막으로 이루어진 화소전극(4)이 배치되어 있으며, 상기 게이트 라인(2)과 데이터 라인(8)의 교차부에는 스위칭 소자인 TFT(10)가 배치되어 있다.
여기서, 상기 TFT(10)는 상기 게이트 라인(2)으로부터 화소영역의 내측으로 연장된 게이트 전극(2a)과, 게이트 절연막의 개재하에 상기 게이트 전극(2a) 상에 배치된 비도핑된 비정질실리콘층으로 이루어진 채널층(3), 상기 데이터 라인(8)으로부터 연장되어 상기 채널층(3)의 일측 상부면과 오버랩되도록 배치된 두 개의 제1 및 제2 소오스 전극(5a, 5b) 및 상기 채널층(3)의 타측 상부면과 오버랩되면서 상기 화소전극(4)과 콘택되도록 배치된 드레인 전극(6)을 포함한다.
그러나, 상기와 같은 구조의 TFT는 제1 및 제2 소오스 전극과 드레인 전극이 대칭적인 구조를 갖기 때문에, 그 특성 및 신뢰성이 저하되는 문제점이 있다.
즉, 상기한 구조의 TFT는, 도시된 바와 같이, 데이터 신호가 제1 및 제2 소오스 전극(5a, 5b)을 통해 드레인 전극(6)으로 전달되는데, 이때, 상기 제1 소오스 전극(5a)과 제2 소오스 전극(5b)이 동일 폭 및 길이를 갖고 있고, 특히, 상기 소오스 전극들(5a, 5b)과 드레인 전극(6)이 대칭 구조를 갖기 때문에, 데이터 신호 입력부로부터 상대적으로 가까운 위치에 배치된 제1 소오스 전극(5a)쪽에서의 캐리어 이동도는 상대적으로 멀리 떨어져 배치된 제2 소오스 전극(5b)쪽에서의 캐리어 이동도 보다 크게 되고, 그래서, 상기 제1 소오스 전극(5a)에서의 전계가 상기 제2 소오스 전극(5b)에서의 전계 보다 크게 된다. 이에 따라, 채널층(3)에서 발생되는 전계는 부분적으로 상이하게 되므로, 이러한 현상에 의해, 상대적으로 큰 전계가 형성되는 채널층 부분에서 열화가 초래됨으로써, 결과적으로는, TFT의 특성 및 신뢰성이 저하된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 제1 소오스 전극과 제2 소오스 전극의 폭 또는 길이를 상이하게 함으로써, 상기 제1 소오스 전극 부분과 제2 소오스 전극 부분에서의 전계가 균형을 이루도록 만듦으로써, TFT의 특성 열화를 방지할 수 있는 비대칭 소오스 구조의 TFT를 갖는 TFT-LCD를 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 비대칭 소오스 구조의 TFT를 갖는 TFT-LCD는, 게이트 절연막의 개재하에 서로 교차하도록 배치된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 데이터 라인에 의해 한정된 화소영역 내에 배치된 화소전극; 및 상기 게이트 라인과 데이터 라인의 교차부에 배치되며, 상기 게이트 라인으로부터 화소영역의 내측으로 연장된 게이트 전극과, 상기 게이트 전극 상에 배치된 채널층, 상기 데이터 라인으로부터 연장되어 상기 채널층의 일측면과 오버랩되면서 상기 데이터 라인과 연결된 데이터 신호 입력부로부터 상이한 거리로 배치된 제1 및 제2 소오스 전극, 및 상기 제1 소오스 전극과 제2 소오스 전극 사이의 상기 채널층의 타측 상부면과 오버랩되게 배치되면서 상기 화소전극과 콘택된 드레인 전극으로 구성된 TFT를 포함하여 이루어지는 TFT-LCD에 있어서, 상기 제1 소오스 전극과 상기 제2 소오스 전극은, 상이한 크기를 갖는 것을 특징으로 한다.
여기서, 본 발명은 상기 제1 소오스 전극과 제2 소오스 전극이 동일한 길이를 가지면서, 상기 데이터 신호 입력부로부터 상대적으로 멀리 어져 배치된 제2 소오스 전극이 상대적으로 가깝게 배치된 제1 소오스 전극 보다 더 큰 폭을 갖도록 한다. 또한, 본 발명은 상기 제1 소오스 전극과 제2 소오스 전극이 동일한 폭을 가지면서, 상기 데이터 신호 입력부로부터 상대적으로 멀리 떨어져 배치된 제2 소오스 전극이 상대적으로 가깝게 배치된 제1 소오스 전극 보다 더 긴 길이를 갖도록 한다. 게다가, 본 발명은 상기 제2 소오스 전극과 연결된 데이터 라인 부분이 상기 제1 소오스 전극과 연결된 데이터 라인 부분 보다 상대적으로 넓은 폭을 갖도록 한다.
본 발명에 따르면, 제1 및 제2 소오스 전극과 드레인 전극이 비대칭 구조를 갖도록 만듦으로써, 데이터 신호 입력부로부터의 거리에 관계없이 상기 제1 소오스 전극과 제2 소오스 전극 부분에서의 전계가 균일하게 되도록 할 수 있으며, 이에 따라, 채널층의 열화를 방지함은 물론, TFT의 특성 및 신뢰성을 확보할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 TFT-LCD의 TFT 형성부를 도시한 평면도이다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다.
도시된 바와 같이, 게이트 라인(2)과 데이터 라인(8)이 게이트 절연막(도시안됨)의 개재하에 서로 교차하도록 배치되어 있고, 상기 게이트 라인(2)과 데이터 라인(8)에 의해 한정된 화소영역 내에는 ITO 금속막으로 이루어진 화소전극(4)이 배치되어 있다.
또한, 상기 게이트 라인(2)과 데이터 라인(8)의 교차부에는 스위칭 소자인 TFT(10)가 배치되어 있다. 상기 TFT(10)는 상기 게이트 라인(2)으로부터 화소영역의 내측으로 연장된 게이트 전극(2a)과, 게이트 절연막의 개재하에 상기 게이트 전극(2a)의 상부에 배치된 채널층(3), 상기 데이터 라인(8)으로부터 연장되어 상기 채널층(3)의 일측 상부면과 오버랩되도록 배치된 두 개의 제1 및 제2 소오스 전극(5a, 5b), 및 상기 채널층(3)의 타측 상부면과 오버랩되면서 상기 화소전극(4)과 콘택되도록 배치된 드레인 전극(6)을 포함한다.
여기서, 본 발명의 실시예에 따른 TFT(10)의 제1 및 제2 소오스 전극(5a, 5b)과 드레인 전극(6)은 비대칭 구조(asymmetry structure)로 구비된다. 즉, 데이터 신호 입력부로부터 상대적으로 멀리 떨어져 배치된 상기 제2 소오스 전극(5b)은 상대적으로 가까운 위치에 배치된 상기 제1 소오스 전극(5a) 보다 넓은 폭을 갖도록 구비되며, 아울러, 상기 데이터 라인(8)과 접하고 있는 인출 부분도 상기 제2 소오스 전극(5b) 측에서 상대적으로 넓은 폭을 갖도록 구비되고, 게다가, 상기 제2 소오스 전극(5b)과 연결되는 데이터 라인(8)의 폭도 상대적으로 넓은 폭을 갖도록 구비된다. 이에 따라, 상기 제1 소오스 전극(5a)에서의 저항은 제2 소오스 전극(5b)에서의 저항 보다 크게 된다.
따라서, 상기 TFT(10)의 구동시, 데이터 신호 입력부로부터 입력되는 신호 전압은 상기 제1 소오스 전극(5a)과 제2 소오스 전극(5b)간의 저항 차이에 의해 균일한 분배가 이루어지게 되고, 그래서, 균일하게 분배된 전압이 채널층(3)에서의 균일한 캐리어 이동과 균일한 전계를 형성시키게 되므로, 결과적으로는, 채널층에서 국부적으로 상이한 전계가 형성되지 않는 것에 기인하여, 상기 채널층의 열화는 일어나지 않으며, 그래서, 상기 TFT(10)의 특성 및 신뢰성을 확보할 수 있게 된다.
한편, 본 발명의 실시예에서는 제1 소오스 전극(5a)과 제2 소오스 전극(5b)의 폭을 서로 상이하게 하는 방법으로 그들간의 저항 차이를 발생시켜, 상기 제1 소오스 전극(5a)과 제2 소오스 전극(5b)간의 신호 전압의 분배가 균일하게 이루어지도록 하지만, 본 발명의 다른 실시예로서, 도 3a 및 도 3b에 도시된 바와 같이, 상기 제1 소오스 전극(5a)과 제2 소오스 전극(5b)간의 길이를 상이하게 하거나, 또는, 상기 제1 소오스 전극(5a)과 제2 소오스 전극(5b)간의 길이를 상이하게 하면서, 동시에, 상기 제2 소오스 전극(5b)과 연결되는 데이터 라인(8)의 폭을 증가시키는 방법으로도 데이터 신호 전압의 분배가 균일하게 이루어지도록 할 수 있다.
삭제
이상에서와 같이, 본 발명은 TFT의 소오스 전극과 드레인 전극이 비대칭 구조를 갖도록 구성하되, 데이터 신호 입력부로부터 상대적으로 가까운 위치에 배치된 소오스 전극이 상대적으로 멀리 떨어져 배치된 소오스 전극 보다 큰 저항을 갖도록 설계함으로써, 상기 소오스 전극들을 통해 입력되는 데이터 신호 전압의 분배를 균일하게 할 수 있으며, 이에 따라, 채널층에서의 캐리어 이동도 및 전계 형성이 균일하게 형성되도록 할 수 있고, 결과적으로는, 채널층의 열화를 방지하는 것에 의해, TFT의 특성 및 신뢰성을 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 게이트 절연막의 개재하에 서로 교차하도록 배치된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 데이터 라인에 의해 한정된 화소영역 내에 배치된 화소전극; 및 상기 게이트 라인과 데이터 라인의 교차부에 배치되며, 상기 게이트 라인으로부터 화소영역의 내측으로 연장된 게이트 전극과, 상기 게이트 전극 상에 배치된 채널층, 상기 데이터 라인으로부터 연장되어 상기 채널층의 일측면과 오버랩되면서 상기 데이터 라인과 연결된 데이터 신호 입력부로부터 상이한 거리로 배치된 제1 및 제2 소오스 전극, 및 상기 제1 소오스 전극과 제2 소오스 전극 사이의 상기 채널층의 타측 상부면과 오버랩되게 배치되면서 상기 화소전극과 콘택된 드레인 전극으로 구성된 박막 트랜지스터를 포함하여 이루어지는 박막 트랜지스터 액정표시장치에 있어서,
    상기 제1 소오스 전극과 상기 제2 소오스 전극의 폭, 길이, 또는 폭과 길이가 상이함을 특징으로 하는 박막 트랜지스터 액정표시장치.
  2. 제 1 항에 있어서, 상기 제1 소오스 전극과 제2 소오스 전극은,
    동일한 길이를 가지면서, 상기 데이터 신호 입력부로부터 상대적으로 멀리 어져 배치된 제2 소오스 전극이 상대적으로 가깝게 배치된 제1 소오스 전극 보다 더 큰 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  3. 제 2 항에 있어서, 상기 제2 소오스 전극과 연결된 데이터 라인 부분은 상기 제1 소오스 전극과 연결된 데이터 라인 부분 보다 상대적으로 넓은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  4. 제 1 항에 있어서, 상기 제1 소오스 전극과 제2 소오스 전극은,
    동일한 폭을 가지면서, 상기 데이터 신호 입력부로부터 상대적으로 멀리 떨어져 배치된 제2 소오스 전극이 상대적으로 가깝게 배치된 제1 소오스 전극 보다 더 긴 길이를 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  5. 제 4 항에 있어서, 상기 제2 소오스 전극과 연결된 데이터 라인 부분은 상기 제1 소오스 전극과 연결된 데이터 라인 부분 보다 상대적으로 넓은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  6. 삭제
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