JP2004327777A - ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 - Google Patents
ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 Download PDFInfo
- Publication number
- JP2004327777A JP2004327777A JP2003121368A JP2003121368A JP2004327777A JP 2004327777 A JP2004327777 A JP 2004327777A JP 2003121368 A JP2003121368 A JP 2003121368A JP 2003121368 A JP2003121368 A JP 2003121368A JP 2004327777 A JP2004327777 A JP 2004327777A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- drain
- forming
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】より低温プロセスの薄膜トランジスタプロセスを提供する。
【解決手段】絶縁基板１上にチャネル層となる多結晶シリコン・ゲルマニウム層２Ａを形成し、その多結晶シリコン・ゲルマニウム層２Ａ上に金属層を形成して熱処理により金属のジャーマノシリサイド層８を形成してソース、ドレイン領域を形成し、ソースとドレイン領域との間であって多結晶シリコン・ゲルマニウム層上にゲート絶縁膜１０とゲート電極Ｇとを形成する。多結晶シリコン・ゲルマニウム上に金属層を形成して熱処理により金属のジャーマノシリサイド層を形成してソース、ドレイン領域を形成しているので、単結晶シリコンと金属とからシリサイドを形成する場合や多結晶シリコンと金属とからシリサイドを形成する場合に比較して、より低い熱処理で金属のジャーマノシリサイド層を形成することができる。
【選択図】図４
【解決手段】絶縁基板１上にチャネル層となる多結晶シリコン・ゲルマニウム層２Ａを形成し、その多結晶シリコン・ゲルマニウム層２Ａ上に金属層を形成して熱処理により金属のジャーマノシリサイド層８を形成してソース、ドレイン領域を形成し、ソースとドレイン領域との間であって多結晶シリコン・ゲルマニウム層上にゲート絶縁膜１０とゲート電極Ｇとを形成する。多結晶シリコン・ゲルマニウム上に金属層を形成して熱処理により金属のジャーマノシリサイド層を形成してソース、ドレイン領域を形成しているので、単結晶シリコンと金属とからシリサイドを形成する場合や多結晶シリコンと金属とからシリサイドを形成する場合に比較して、より低い熱処理で金属のジャーマノシリサイド層を形成することができる。
【選択図】図４
Description
【０００１】
【発明の属する技術分野】
本発明は、ショットキーソース・ドレイン構造を有する電界効果トランジスタ（ＦＥＴ）の製造方法に関し、特に絶縁基板上に薄膜を形成して構成される薄膜トランジスタ（ＴＦＴ，Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）タイプのＭＯＳＦＥＴの低温化可能な製造方法に関する。
【０００２】
【従来の技術】
ソースとドレイン領域を金属や金属シリサイドで構成し、ソースとチャネル領域の間及びドレインとチャネル領域の間にそれぞれショットキー接合を形成したＭＯＳＦＥＴが提案されている（例えば以下の技術文献１）。ここで提案されているショットキーソース・ドレイン構造のＭＯＳＦＥＴは、シリコン基板の表面において、シリコンの半導体層上に、またはシリコンゲルマニウム（ＳｉＧｅ）の混晶半導体層上に、ゲート酸化膜とゲート電極を形成し、更にゲート電極の両側に金属のシリサイド、または金属のジャーマノシリサイド（Ｇｅｒｍａｎｏｓｉｌｉｃｉｄｅ）を形成して、シリコン半導体層またはＳｉＧｅ半導体層にショットキー接合を有するソース、ドレイン領域を有するものである。このように、半導体チャネル領域に対してショットキー接合を介して金属のシリサイドまたはジャーマノシリサイドからなるソース、ドレイン領域を形成することで、次のメリットがある。
【０００３】
（１）ＰＮ接合によるソース、ドレイン領域に比較すると、トランジスタがオフの時にもショットキー障壁が残るため、そのショットキー障壁により短チャネル化した時のオフリーク電流を小さくすることができる。
【０００４】
（２）ＰＮ接合によるソース、ドレイン領域に比較すると、ソース、ドレイン領域が導電性材料であるのでソース、ドレインの寄生抵抗を小さくすることができる。
【０００５】
（３）チャネル領域に不純物ドープする必要がないので、キャリアの不純物散乱が少なくなり、ドレイン電流を大きくすることができ、高いｇｍを得ることができ、高速応答が可能になる。
【０００６】
（４）不純物をドープしてソース、ドレインを形成する場合に比較して、不純物注入後の高温アニール工程が不要になり、プロセス全体を低温で実現することができる。高温工程は、シリサイド化またはジャーマノシリサイド化する工程だけで良い。
【０００７】
更に、この低温プロセスの特質を利用するために、上記のショットキーソース・ドレイン構造のＭＯＳＦＥＴを薄膜トランジスタプロセスで形成することも提案されている（例えば、以下の特許文献１）。これによれば、絶縁基板上にアモルファスシリコン層またはポリシリコン層を形成し、ゲート酸化膜とゲート電極を形成し、アモルファスシリコン層またはポリシリコン層上に金属層を形成してラピッド・サーマル・アニール工程によりゲート電極の両側に金属シリサイドのソース・ドレイン領域を形成するプロセスが開示されている。この特許文献１によれば、ショットキーソース・ドレインを備えた薄膜トランジスタを形成する工程において、ソース・ドレインのドープ及びその後のアニーリング工程を省略することができ、工程の複雑度と製造コストを減少することができ、製造工程の温度も低くすることができることが記載されている。
【０００８】
【技術文献１】
Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＷｏｒｋＳｈｏｐ ｏｎ Ｎｅｗ Ｇｒｏｕｐ ＩＶ （Ｓｉ−Ｇｅ−Ｃ） Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ， ２００２， Ｊｕｎｅ ２−４， ＶＩＩＩ−０４， Ｙａｍａｎａｓｈｉ， Ｊａｐａｎ ”ＳｉＧｅ Ｃｈａｎｎｅｌ ｐ−ＭＯＳＦＥＴｓ ｗｉｔｈ Ｓｃｈｏｔｔｋｙ Ｓｏｕｒｃｅ／Ｄｒａｉｎ” Ｋｅｎｊｉ Ｉｋｅｄａ， Ｙｏｓｈｉｍｉ Ｙａｍａｓｈｉｔａ， Ａｋｉｒａ Ｅｎｄｏｈ， Ｔｅｔｓｕ Ｆｕｋａｎｏ， Ｋｏｈｋｉ Ｈｉｋｏｓａｋａ， ａｎｄ Ｔａｋａｓｈｉ Ｍｉｍｕｒａ
【０００９】
【特許文献１】
特開２００２−５０７７０号公報、例えば図３〜図１１
【００１０】
【発明が解決しようとする課題】
薄膜トランジスタは、通常ガラス基板などの絶縁膜基板上に形成されるので、その製造プロセスの低温化は非常に重要な課題である。ところが、上記の技術文献１には、製造プロセスについての説明はない。また、上記の特許文献１には、アモルファスシリコン層またはポリシリコン層上に金属層を形成して、４５０〜６５０℃のアニール工程により金属シリサイドからなるソース・ドレイン領域を形成することが記載されているだけであり、十分な低温下された工程にはなっていない。更に、特許文献１によれば、チャネル領域がシリコン半導体であるため、金属シリサイドからなるソース・ドレイン領域との界面のショットキー障壁が金属とシリコンの材料に依存した高さになり、実用性のある低いショットキー障壁にすることが困難である。このため、ドレイン飽和電流を大きくするのが困難である。
【００１１】
そこで、本発明の目的は、より一層低温化されたプロセスを可能にし、実用性のある低いショットキー障壁を有するショットキーソース・ドレイン構造のＭＯＳＦＥＴの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、ソースとチャネル領域の間及びドレインとチャネル領域の間にショットキー障壁を有するショットキーソース・ドレインＭＯＳＦＥＴの製造方法において、絶縁基板上に多結晶シリコン・ゲルマニウム層を形成する工程と、前記多結晶シリコン・ゲルマニウム層のソース、ドレイン領域に金属層を形成し、熱処理を行って当該ソース、ドレイン領域に金属のジャーマノシリサイド層を形成する工程と、前記ソースとドレイン領域との間であって前記多結晶シリコン・ゲルマニウム層上にゲート絶縁膜とゲート電極とを形成する工程とを有することを特徴とする。
【００１３】
上記の発明の側面によれば、チャネル層に多結晶シリコン・ゲルマニウム層を形成し、その多結晶シリコン・ゲルマニウム上に金属層を形成して熱処理により金属のジャーマノシリサイド層を形成してソース、ドレイン領域を形成している。技術文献１のように単結晶シリコンと金属とからシリサイドを形成する場合に比較して、本発明ではより低い熱処理で金属のジャーマノシリサイド層を形成することができる。シリサイド化過程で、単結晶シリコンの場合はシリコンの結合を切断してから金属原子と結合することが必要であるのに対して、多結晶の場合は既にシリコンの結合が切断されている状態から金属原子と結合するので、本発明のプロセスによれば、より低温でシリサイド化が可能と考えられる。また、特許文献１のように多結晶シリコンと金属とのシリサイドを形成する場合に比較しても、多結晶シリコン・ゲルマニウムの場合は、多結晶シリコンのシリコンとシリコンの結合よりもシリコンとゲルマニウムの結合のほうが弱いので、ジャーマノシリサイド化をより低い温度で実現可能と考えられる。
【００１４】
上記の発明のより好ましい実施例では、金属のジャーマノシリサイド層によるソース、ドレイン領域を形成した後、多結晶シリコン・ゲルマニウム層上にゲート絶縁膜を形成し、ソース、ドレイン領域にコンタクト窓を形成し、電極層を形成し、ゲート電極とソース、ドレインの引き出し電極とを同時に形成する。
【００１５】
また、別の好ましい実施例では、前記多結晶シリコン・ゲルマニウム層上にマスク層を形成してソース、ドレイン領域を露出するソース、ドレイン領域窓を形成し、前記マスク層上及びソース、ドレイン領域窓の多結晶シリコン・ゲルマニウム層上に前記金属層を形成し、前記熱処理により前記ソース、ドレイン領域に自己整合的に金属のジャーマノシリサイド層を形成する。この方法によれば、ソース、ドレイン領域を１回のリソグラフィ工程で形成することができ、短いチャネル長を正確に形成することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１７】
図１は、ショットキーソース・ドレインＭＯＳＦＥＴの原理を説明する図である。図１（Ａ）はソース・ドレイン間にバイアス電圧を印加しない時のエネルギー図である。また、図１（Ｂ）はソース・ドレイン間にバイアス電圧ＶＳＤを印加した時のエネルギー図である。
【００１８】
本実施の形態のＭＯＳＦＥＴは、シリコン・ゲルマニウム層をチャネル領域ＣＨとし、そこに形成された金属のジャーマノシリサイド層をソース領域Ｓ、ドレイン領域Ｄとする。従って、図１（Ａ）に示されるとおり、ソース領域とチャネル領域間及びドレイン領域とチャネル領域間には、金属の仕事関数φＭと、シリコンゲルマニウム層の電子親和力χとの差φＢ＝φＭ−χのバリアハイトを有するショットキー障壁がそれぞれ形成される。従って、図１（Ｂ）に示されるように、ソース・ドレイン間にバイアス電圧ＶＳＤを印加した状態（実線）では、ソースＳとチャネル領域ＣＨとの間のショットキー障壁により、電子の注入が抑制され、オフリーク電流の発生が抑制される。そして、ゲートとチャネル領域間にゲートバイアス電圧を印加すると（破線）、チャネル領域のエネルギーレベルが引き下げられ、ソースＳとチャネル領域ＣＨとの間のショットキー障壁にトンネル注入が起きて、電子がチャネル領域に注入され、ドレイン電流が発生する。
【００１９】
このように、ソース、ドレイン領域の形成に、従来のＰＮ接合に代えてショットキー接合を利用することで、短チャネルトランジスタのオフリーク電流を抑制することができる。また、ＰＮ接合を形成する必要がないので、高温のアニール工程が不要になり、低温プロセスを可能にする。また、チャネル領域をノンドープにすることで、チャネル領域でのキャリアの不純物散乱をなくして、トランジスタのｇｍを大きくすることができる。また、チャネル領域をシリコン・ゲルマニウム層にすることで、ゲルマニウムの組成比をコントロールして、所望のショットキー障壁を有するＭＯＳＦＥＴを実現することができる。例えば、ゲルマニウムの組成比を増やすことで、シリコン・ゲルマニウム層のバンドギャップを低くして、ＮチャネルＭＯＳトランジスタのショットキーバリアハイトを低くすることができる。ゲルマニウムの組成比を減らすことで、それと逆の特性を得ることができる。
【００２０】
図２〜図５は、本実施の形態における製造プロセスを示す断面図である。図２（ａ）に示されるように、ガラス基板１上にチャネル層としてシリコンゲルマニウム層（ＳｉＧｅ）２を低温ＣＶＤ法により形成する。この低温ＣＶＤ法によりアモルファスＳｉＧｅ層２が形成される。そして、図２（ｂ）に示されるとおり、アモルファスＳｉＧｅ層２にレーザ光を照射するレーザーアニールにより多結晶化して、多結晶ＳｉＧｅ層２Ａに変換する。
【００２１】
次に、図２（ｃ）（ｄ）に示されるとおり、トランジスタ領域に対応するレジスト層３を形成し、レジスト層３をマスクにしたリアクティブイオンエッチング法により、多結晶ＳｉＧｅ層２Ａをメサ形状にパターニングする。その後、図２（ｅ）に示されるように、レジスト層３を除去してからマスク層としてシリコン酸化膜４を、例えばＴＥＯＳ−ＰＥＣＶＤ法（テトラ・エキシ・シランによるプラズマ・エンハンストＣＶＤ法）により低温成長する。このマスク層４は、ガラス基板１とチャネル層２Ａの上に形成される。
【００２２】
図３（ｆ）（ｇ）に示されるように、マスク層４上にレジスト５を形成し、リソグラフィー工程によりソース、ドレイン領域に対応する位置のレジスト５を除去する。そして、レジスト５をマスクにしてマスク膜４をパターンニングする。このパターンニングは、フッ酸などによるウエットエッチングまたはＲＩＥ法によるドライエッチングにより行われる。このパターンニングにより、マスク層４にソース、ドレイン領域の開口窓が形成される。
【００２３】
次に、図３（ｈ）（ｉ）に示されるように、金属層６をスパッタ法または真空蒸着法により堆積し、マスク膜４上と多結晶シリコン・ゲルマニウム層２Ａ上に金属層６を形成する。この金属層は、例えばニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、イットリウム（Ｙ）などの希土類が好ましい。それ以外には、金属層は、例えばモリブデン（Ｍｏ）、ウラセオジウム（Ｐｒ）、ジスプロシウム（Ｄｙ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）でもよい。その後、真空中または窒素やヘリウムなどの希ガス雰囲気で２００〜４００℃程度の低温アニールにより、金属６と多結晶シリコン・ゲルマニウム層２Ａとを反応させて、ソース、ドレイン領域に金属のジャーマノシリサイド層８を形成する。このアニール工程は、従来の方法よりもより一層低温化することができる。その理由は、単結晶シリコンと金属とからシリサイドを形成する場合は、シリサイド化過程で、シリコンとシリコンの結合を切断してから金属原子とシリコンとを結合することが必要であるのに対して、多結晶の場合は、既にシリコンの結合が切断されている状態から金属原子と結合するので、より低温でシリサイド化が可能と考えられる。また、多結晶シリコンと金属とのシリサイドを形成する場合に比較しても、本実施の形態のような多結晶シリコン・ゲルマニウムの場合は、多結晶シリコンにおけるシリコンとシリコンの結合よりもシリコンとゲルマニウムの結合のほうが弱いので、ジャーマノシリサイド化をより低い温度で実現可能と考えられる。具体的には、２００℃程度の熱処理で金属のジャーマノシリサイド化が始まることが予想される。従って、２００〜４００℃の低温アニールにより、ジャーマノシリサイド化を可能にする。
【００２４】
次に、図３（ｊ）（ｋ）に示されるように、未反応の金属層６をウエット処理により除去し、マスク層４もウエット処理により除去する。その結果、多結晶シリコン・ゲルマニウム層４Ａに金属のジャーマノシリサイド層８からなるソース、ドレイン領域が形成される。図３（ｆ）〜（ｋ）では、１つのマスクによりソース、ドレイン領域が画定され、従って、ソース、ドレイン間の短いチャネル長を高精度に形成することができる。
【００２５】
図４（ｌ）に示されるように、二酸化シリコンからなるゲート酸化膜１０を、低温ＣＶＤ法、プラズマ酸化法、オゾン酸化法、プラズマ酸窒化法などのプロセスにより多結晶シリコン・ゲルマニウム層２Ａ上に形成する。そして、図４（ｍ）、（ｎ）に示されるとおり、ゲート酸化膜１０上にレジスト１２を形成し、ソース、ドレイン領域のジャーマノシリサイド層８上にコンタクト窓を形成し、そのレジスト１２をマスクにして、フッ酸によるウエットエッチングまたはＲＩＥ法のドライエッチングにより、ゲート酸化膜１０にコンタクト窓Ｓ、Ｄを形成する。
【００２６】
次に、図４（ｏ）、（ｐ）、（ｑ）に示されるとおり、全面に金属層１４をスパッタ法または真空蒸着法により形成して、その上にレジスト１６を形成し、ゲート電極、ソース電極、ドレイン電極の領域を残してパターニングし、そのレジスト１６をマスクにして、金属層１４をパターニングする。このパターンニングは、Ｈ３ＰＯ４などによるウエットエッチングやＲＩＥ法のドライエッチングにより行われる。その結果、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄとが形成される。ゲート電極Ｇはチャネル層２Ａ上のゲート酸化膜１０上に、ソース、ドレイン電極Ｓ，Ｄは、金属のジャーマノシリサイド層８に接続してそれぞれ形成される。
【００２７】
以上の製造プロセスから明らかなとおり、絶縁基板であるガラス基板１上に薄膜プロセスによって、ショットキーソース・ドレインＭＯＳＦＥＴを形成することができる。この製造プロセスには、ソース、ドレイン領域を不純物ドープして形成する場合の不純物アニール工程がない。更に、チャネル層として多結晶シリコン・ゲルマニウム層２Ａが利用されているので、ソース、ドレイン領域となる金属のジャーマノシリサイド層８を形成するアニール工程の温度を、単結晶のチャネル層や、多結晶のシリコン層に比較すると、より低くすることができる。つまり、多結晶のシリコンゲルマニウムと金属とをより低い温度で反応させて、金属をジャーマノシリサイド化させることができる。従って、より低温のプロセスを実現することができ、絶縁基板上に薄膜トランジスタを形成するプロセスとして極めて好ましい。
【００２８】
図５は、バックゲート構造のＭＯＳＦＥＴに適用した製造プロセスを示す図である。図２〜４の製造プロセスは、バックゲート構造のＭＯＳＦＥＴにも適用することができる。バックゲートとは、チャネル領域にコンタクトされる電極であり、通常のゲートとは別にチャネル領域のポテンシャルを制御するために使用される。
【００２９】
図５には、バックゲート１２が形成される場合のプロセス工程（ｂ）と（ｇ）のみが示されている。図２（ａ）のアモルファスシリコン・ゲルマニウム層２を形成する前に、ガラス基板１上にバックゲート電極１２が形成される。そして、その上にシリコン酸化膜などの絶縁膜１３を介してアモルファスシリコン・ゲルマニウム層が形成され、レーザーアニールにより多結晶化される。その後のプロセスは、図２〜４と同じであり、最後に形成される構造は、図５（ｇ）に示されるように、多結晶シリコン・ゲルマニウム層２Ａ内のゲート電極Ｇの下側にバックゲート１２が形成される。
【００３０】
バックゲート構成のＭＯＳＦＥＴであっても、多結晶シリコン・ゲルマニウム層２Ａと金属層６とにより金属のジャーマノシリサイド層８が形成されるプロセスは同じであり、低温アニールにより実現可能である。
【００３１】
以上、実施の形態例をまとめると以下の付記の通りである。
【００３２】
【発明の効果】
以上、本発明によれば、より低温プロセスの薄膜トランジスタプロセスを提供することができる。
【図面の簡単な説明】
【図１】ショットキーソース・ドレインＭＯＳＦＥＴの原理を説明する図である。
【図２】本実施の形態における製造プロセスを示す断面図である。
【図３】本実施の形態における製造プロセスを示す断面図である。
【図４】本実施の形態における製造プロセスを示す断面図である。
【図５】本実施の形態における製造プロセスを示す断面図である。
【符号の説明】
１：絶縁基板（ガラス基板）、２Ａ：多結晶シリコン・ゲルマニウム層
４：マスク層、６：金属層、
８：ソース・ドレイン領域（金属のジャーマノシリサイド層）、
Ｓ：ソース電極、ソースコンタクト窓、
Ｄ：ドレイン電極、ドレインコンタクト窓
Ｇ：ゲート電極
【発明の属する技術分野】
本発明は、ショットキーソース・ドレイン構造を有する電界効果トランジスタ（ＦＥＴ）の製造方法に関し、特に絶縁基板上に薄膜を形成して構成される薄膜トランジスタ（ＴＦＴ，Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）タイプのＭＯＳＦＥＴの低温化可能な製造方法に関する。
【０００２】
【従来の技術】
ソースとドレイン領域を金属や金属シリサイドで構成し、ソースとチャネル領域の間及びドレインとチャネル領域の間にそれぞれショットキー接合を形成したＭＯＳＦＥＴが提案されている（例えば以下の技術文献１）。ここで提案されているショットキーソース・ドレイン構造のＭＯＳＦＥＴは、シリコン基板の表面において、シリコンの半導体層上に、またはシリコンゲルマニウム（ＳｉＧｅ）の混晶半導体層上に、ゲート酸化膜とゲート電極を形成し、更にゲート電極の両側に金属のシリサイド、または金属のジャーマノシリサイド（Ｇｅｒｍａｎｏｓｉｌｉｃｉｄｅ）を形成して、シリコン半導体層またはＳｉＧｅ半導体層にショットキー接合を有するソース、ドレイン領域を有するものである。このように、半導体チャネル領域に対してショットキー接合を介して金属のシリサイドまたはジャーマノシリサイドからなるソース、ドレイン領域を形成することで、次のメリットがある。
【０００３】
（１）ＰＮ接合によるソース、ドレイン領域に比較すると、トランジスタがオフの時にもショットキー障壁が残るため、そのショットキー障壁により短チャネル化した時のオフリーク電流を小さくすることができる。
【０００４】
（２）ＰＮ接合によるソース、ドレイン領域に比較すると、ソース、ドレイン領域が導電性材料であるのでソース、ドレインの寄生抵抗を小さくすることができる。
【０００５】
（３）チャネル領域に不純物ドープする必要がないので、キャリアの不純物散乱が少なくなり、ドレイン電流を大きくすることができ、高いｇｍを得ることができ、高速応答が可能になる。
【０００６】
（４）不純物をドープしてソース、ドレインを形成する場合に比較して、不純物注入後の高温アニール工程が不要になり、プロセス全体を低温で実現することができる。高温工程は、シリサイド化またはジャーマノシリサイド化する工程だけで良い。
【０００７】
更に、この低温プロセスの特質を利用するために、上記のショットキーソース・ドレイン構造のＭＯＳＦＥＴを薄膜トランジスタプロセスで形成することも提案されている（例えば、以下の特許文献１）。これによれば、絶縁基板上にアモルファスシリコン層またはポリシリコン層を形成し、ゲート酸化膜とゲート電極を形成し、アモルファスシリコン層またはポリシリコン層上に金属層を形成してラピッド・サーマル・アニール工程によりゲート電極の両側に金属シリサイドのソース・ドレイン領域を形成するプロセスが開示されている。この特許文献１によれば、ショットキーソース・ドレインを備えた薄膜トランジスタを形成する工程において、ソース・ドレインのドープ及びその後のアニーリング工程を省略することができ、工程の複雑度と製造コストを減少することができ、製造工程の温度も低くすることができることが記載されている。
【０００８】
【技術文献１】
Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＷｏｒｋＳｈｏｐ ｏｎ Ｎｅｗ Ｇｒｏｕｐ ＩＶ （Ｓｉ−Ｇｅ−Ｃ） Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ， ２００２， Ｊｕｎｅ ２−４， ＶＩＩＩ−０４， Ｙａｍａｎａｓｈｉ， Ｊａｐａｎ ”ＳｉＧｅ Ｃｈａｎｎｅｌ ｐ−ＭＯＳＦＥＴｓ ｗｉｔｈ Ｓｃｈｏｔｔｋｙ Ｓｏｕｒｃｅ／Ｄｒａｉｎ” Ｋｅｎｊｉ Ｉｋｅｄａ， Ｙｏｓｈｉｍｉ Ｙａｍａｓｈｉｔａ， Ａｋｉｒａ Ｅｎｄｏｈ， Ｔｅｔｓｕ Ｆｕｋａｎｏ， Ｋｏｈｋｉ Ｈｉｋｏｓａｋａ， ａｎｄ Ｔａｋａｓｈｉ Ｍｉｍｕｒａ
【０００９】
【特許文献１】
特開２００２−５０７７０号公報、例えば図３〜図１１
【００１０】
【発明が解決しようとする課題】
薄膜トランジスタは、通常ガラス基板などの絶縁膜基板上に形成されるので、その製造プロセスの低温化は非常に重要な課題である。ところが、上記の技術文献１には、製造プロセスについての説明はない。また、上記の特許文献１には、アモルファスシリコン層またはポリシリコン層上に金属層を形成して、４５０〜６５０℃のアニール工程により金属シリサイドからなるソース・ドレイン領域を形成することが記載されているだけであり、十分な低温下された工程にはなっていない。更に、特許文献１によれば、チャネル領域がシリコン半導体であるため、金属シリサイドからなるソース・ドレイン領域との界面のショットキー障壁が金属とシリコンの材料に依存した高さになり、実用性のある低いショットキー障壁にすることが困難である。このため、ドレイン飽和電流を大きくするのが困難である。
【００１１】
そこで、本発明の目的は、より一層低温化されたプロセスを可能にし、実用性のある低いショットキー障壁を有するショットキーソース・ドレイン構造のＭＯＳＦＥＴの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、ソースとチャネル領域の間及びドレインとチャネル領域の間にショットキー障壁を有するショットキーソース・ドレインＭＯＳＦＥＴの製造方法において、絶縁基板上に多結晶シリコン・ゲルマニウム層を形成する工程と、前記多結晶シリコン・ゲルマニウム層のソース、ドレイン領域に金属層を形成し、熱処理を行って当該ソース、ドレイン領域に金属のジャーマノシリサイド層を形成する工程と、前記ソースとドレイン領域との間であって前記多結晶シリコン・ゲルマニウム層上にゲート絶縁膜とゲート電極とを形成する工程とを有することを特徴とする。
【００１３】
上記の発明の側面によれば、チャネル層に多結晶シリコン・ゲルマニウム層を形成し、その多結晶シリコン・ゲルマニウム上に金属層を形成して熱処理により金属のジャーマノシリサイド層を形成してソース、ドレイン領域を形成している。技術文献１のように単結晶シリコンと金属とからシリサイドを形成する場合に比較して、本発明ではより低い熱処理で金属のジャーマノシリサイド層を形成することができる。シリサイド化過程で、単結晶シリコンの場合はシリコンの結合を切断してから金属原子と結合することが必要であるのに対して、多結晶の場合は既にシリコンの結合が切断されている状態から金属原子と結合するので、本発明のプロセスによれば、より低温でシリサイド化が可能と考えられる。また、特許文献１のように多結晶シリコンと金属とのシリサイドを形成する場合に比較しても、多結晶シリコン・ゲルマニウムの場合は、多結晶シリコンのシリコンとシリコンの結合よりもシリコンとゲルマニウムの結合のほうが弱いので、ジャーマノシリサイド化をより低い温度で実現可能と考えられる。
【００１４】
上記の発明のより好ましい実施例では、金属のジャーマノシリサイド層によるソース、ドレイン領域を形成した後、多結晶シリコン・ゲルマニウム層上にゲート絶縁膜を形成し、ソース、ドレイン領域にコンタクト窓を形成し、電極層を形成し、ゲート電極とソース、ドレインの引き出し電極とを同時に形成する。
【００１５】
また、別の好ましい実施例では、前記多結晶シリコン・ゲルマニウム層上にマスク層を形成してソース、ドレイン領域を露出するソース、ドレイン領域窓を形成し、前記マスク層上及びソース、ドレイン領域窓の多結晶シリコン・ゲルマニウム層上に前記金属層を形成し、前記熱処理により前記ソース、ドレイン領域に自己整合的に金属のジャーマノシリサイド層を形成する。この方法によれば、ソース、ドレイン領域を１回のリソグラフィ工程で形成することができ、短いチャネル長を正確に形成することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１７】
図１は、ショットキーソース・ドレインＭＯＳＦＥＴの原理を説明する図である。図１（Ａ）はソース・ドレイン間にバイアス電圧を印加しない時のエネルギー図である。また、図１（Ｂ）はソース・ドレイン間にバイアス電圧ＶＳＤを印加した時のエネルギー図である。
【００１８】
本実施の形態のＭＯＳＦＥＴは、シリコン・ゲルマニウム層をチャネル領域ＣＨとし、そこに形成された金属のジャーマノシリサイド層をソース領域Ｓ、ドレイン領域Ｄとする。従って、図１（Ａ）に示されるとおり、ソース領域とチャネル領域間及びドレイン領域とチャネル領域間には、金属の仕事関数φＭと、シリコンゲルマニウム層の電子親和力χとの差φＢ＝φＭ−χのバリアハイトを有するショットキー障壁がそれぞれ形成される。従って、図１（Ｂ）に示されるように、ソース・ドレイン間にバイアス電圧ＶＳＤを印加した状態（実線）では、ソースＳとチャネル領域ＣＨとの間のショットキー障壁により、電子の注入が抑制され、オフリーク電流の発生が抑制される。そして、ゲートとチャネル領域間にゲートバイアス電圧を印加すると（破線）、チャネル領域のエネルギーレベルが引き下げられ、ソースＳとチャネル領域ＣＨとの間のショットキー障壁にトンネル注入が起きて、電子がチャネル領域に注入され、ドレイン電流が発生する。
【００１９】
このように、ソース、ドレイン領域の形成に、従来のＰＮ接合に代えてショットキー接合を利用することで、短チャネルトランジスタのオフリーク電流を抑制することができる。また、ＰＮ接合を形成する必要がないので、高温のアニール工程が不要になり、低温プロセスを可能にする。また、チャネル領域をノンドープにすることで、チャネル領域でのキャリアの不純物散乱をなくして、トランジスタのｇｍを大きくすることができる。また、チャネル領域をシリコン・ゲルマニウム層にすることで、ゲルマニウムの組成比をコントロールして、所望のショットキー障壁を有するＭＯＳＦＥＴを実現することができる。例えば、ゲルマニウムの組成比を増やすことで、シリコン・ゲルマニウム層のバンドギャップを低くして、ＮチャネルＭＯＳトランジスタのショットキーバリアハイトを低くすることができる。ゲルマニウムの組成比を減らすことで、それと逆の特性を得ることができる。
【００２０】
図２〜図５は、本実施の形態における製造プロセスを示す断面図である。図２（ａ）に示されるように、ガラス基板１上にチャネル層としてシリコンゲルマニウム層（ＳｉＧｅ）２を低温ＣＶＤ法により形成する。この低温ＣＶＤ法によりアモルファスＳｉＧｅ層２が形成される。そして、図２（ｂ）に示されるとおり、アモルファスＳｉＧｅ層２にレーザ光を照射するレーザーアニールにより多結晶化して、多結晶ＳｉＧｅ層２Ａに変換する。
【００２１】
次に、図２（ｃ）（ｄ）に示されるとおり、トランジスタ領域に対応するレジスト層３を形成し、レジスト層３をマスクにしたリアクティブイオンエッチング法により、多結晶ＳｉＧｅ層２Ａをメサ形状にパターニングする。その後、図２（ｅ）に示されるように、レジスト層３を除去してからマスク層としてシリコン酸化膜４を、例えばＴＥＯＳ−ＰＥＣＶＤ法（テトラ・エキシ・シランによるプラズマ・エンハンストＣＶＤ法）により低温成長する。このマスク層４は、ガラス基板１とチャネル層２Ａの上に形成される。
【００２２】
図３（ｆ）（ｇ）に示されるように、マスク層４上にレジスト５を形成し、リソグラフィー工程によりソース、ドレイン領域に対応する位置のレジスト５を除去する。そして、レジスト５をマスクにしてマスク膜４をパターンニングする。このパターンニングは、フッ酸などによるウエットエッチングまたはＲＩＥ法によるドライエッチングにより行われる。このパターンニングにより、マスク層４にソース、ドレイン領域の開口窓が形成される。
【００２３】
次に、図３（ｈ）（ｉ）に示されるように、金属層６をスパッタ法または真空蒸着法により堆積し、マスク膜４上と多結晶シリコン・ゲルマニウム層２Ａ上に金属層６を形成する。この金属層は、例えばニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、イットリウム（Ｙ）などの希土類が好ましい。それ以外には、金属層は、例えばモリブデン（Ｍｏ）、ウラセオジウム（Ｐｒ）、ジスプロシウム（Ｄｙ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）でもよい。その後、真空中または窒素やヘリウムなどの希ガス雰囲気で２００〜４００℃程度の低温アニールにより、金属６と多結晶シリコン・ゲルマニウム層２Ａとを反応させて、ソース、ドレイン領域に金属のジャーマノシリサイド層８を形成する。このアニール工程は、従来の方法よりもより一層低温化することができる。その理由は、単結晶シリコンと金属とからシリサイドを形成する場合は、シリサイド化過程で、シリコンとシリコンの結合を切断してから金属原子とシリコンとを結合することが必要であるのに対して、多結晶の場合は、既にシリコンの結合が切断されている状態から金属原子と結合するので、より低温でシリサイド化が可能と考えられる。また、多結晶シリコンと金属とのシリサイドを形成する場合に比較しても、本実施の形態のような多結晶シリコン・ゲルマニウムの場合は、多結晶シリコンにおけるシリコンとシリコンの結合よりもシリコンとゲルマニウムの結合のほうが弱いので、ジャーマノシリサイド化をより低い温度で実現可能と考えられる。具体的には、２００℃程度の熱処理で金属のジャーマノシリサイド化が始まることが予想される。従って、２００〜４００℃の低温アニールにより、ジャーマノシリサイド化を可能にする。
【００２４】
次に、図３（ｊ）（ｋ）に示されるように、未反応の金属層６をウエット処理により除去し、マスク層４もウエット処理により除去する。その結果、多結晶シリコン・ゲルマニウム層４Ａに金属のジャーマノシリサイド層８からなるソース、ドレイン領域が形成される。図３（ｆ）〜（ｋ）では、１つのマスクによりソース、ドレイン領域が画定され、従って、ソース、ドレイン間の短いチャネル長を高精度に形成することができる。
【００２５】
図４（ｌ）に示されるように、二酸化シリコンからなるゲート酸化膜１０を、低温ＣＶＤ法、プラズマ酸化法、オゾン酸化法、プラズマ酸窒化法などのプロセスにより多結晶シリコン・ゲルマニウム層２Ａ上に形成する。そして、図４（ｍ）、（ｎ）に示されるとおり、ゲート酸化膜１０上にレジスト１２を形成し、ソース、ドレイン領域のジャーマノシリサイド層８上にコンタクト窓を形成し、そのレジスト１２をマスクにして、フッ酸によるウエットエッチングまたはＲＩＥ法のドライエッチングにより、ゲート酸化膜１０にコンタクト窓Ｓ、Ｄを形成する。
【００２６】
次に、図４（ｏ）、（ｐ）、（ｑ）に示されるとおり、全面に金属層１４をスパッタ法または真空蒸着法により形成して、その上にレジスト１６を形成し、ゲート電極、ソース電極、ドレイン電極の領域を残してパターニングし、そのレジスト１６をマスクにして、金属層１４をパターニングする。このパターンニングは、Ｈ３ＰＯ４などによるウエットエッチングやＲＩＥ法のドライエッチングにより行われる。その結果、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄとが形成される。ゲート電極Ｇはチャネル層２Ａ上のゲート酸化膜１０上に、ソース、ドレイン電極Ｓ，Ｄは、金属のジャーマノシリサイド層８に接続してそれぞれ形成される。
【００２７】
以上の製造プロセスから明らかなとおり、絶縁基板であるガラス基板１上に薄膜プロセスによって、ショットキーソース・ドレインＭＯＳＦＥＴを形成することができる。この製造プロセスには、ソース、ドレイン領域を不純物ドープして形成する場合の不純物アニール工程がない。更に、チャネル層として多結晶シリコン・ゲルマニウム層２Ａが利用されているので、ソース、ドレイン領域となる金属のジャーマノシリサイド層８を形成するアニール工程の温度を、単結晶のチャネル層や、多結晶のシリコン層に比較すると、より低くすることができる。つまり、多結晶のシリコンゲルマニウムと金属とをより低い温度で反応させて、金属をジャーマノシリサイド化させることができる。従って、より低温のプロセスを実現することができ、絶縁基板上に薄膜トランジスタを形成するプロセスとして極めて好ましい。
【００２８】
図５は、バックゲート構造のＭＯＳＦＥＴに適用した製造プロセスを示す図である。図２〜４の製造プロセスは、バックゲート構造のＭＯＳＦＥＴにも適用することができる。バックゲートとは、チャネル領域にコンタクトされる電極であり、通常のゲートとは別にチャネル領域のポテンシャルを制御するために使用される。
【００２９】
図５には、バックゲート１２が形成される場合のプロセス工程（ｂ）と（ｇ）のみが示されている。図２（ａ）のアモルファスシリコン・ゲルマニウム層２を形成する前に、ガラス基板１上にバックゲート電極１２が形成される。そして、その上にシリコン酸化膜などの絶縁膜１３を介してアモルファスシリコン・ゲルマニウム層が形成され、レーザーアニールにより多結晶化される。その後のプロセスは、図２〜４と同じであり、最後に形成される構造は、図５（ｇ）に示されるように、多結晶シリコン・ゲルマニウム層２Ａ内のゲート電極Ｇの下側にバックゲート１２が形成される。
【００３０】
バックゲート構成のＭＯＳＦＥＴであっても、多結晶シリコン・ゲルマニウム層２Ａと金属層６とにより金属のジャーマノシリサイド層８が形成されるプロセスは同じであり、低温アニールにより実現可能である。
【００３１】
以上、実施の形態例をまとめると以下の付記の通りである。
【００３２】
【発明の効果】
以上、本発明によれば、より低温プロセスの薄膜トランジスタプロセスを提供することができる。
【図面の簡単な説明】
【図１】ショットキーソース・ドレインＭＯＳＦＥＴの原理を説明する図である。
【図２】本実施の形態における製造プロセスを示す断面図である。
【図３】本実施の形態における製造プロセスを示す断面図である。
【図４】本実施の形態における製造プロセスを示す断面図である。
【図５】本実施の形態における製造プロセスを示す断面図である。
【符号の説明】
１：絶縁基板（ガラス基板）、２Ａ：多結晶シリコン・ゲルマニウム層
４：マスク層、６：金属層、
８：ソース・ドレイン領域（金属のジャーマノシリサイド層）、
Ｓ：ソース電極、ソースコンタクト窓、
Ｄ：ドレイン電極、ドレインコンタクト窓
Ｇ：ゲート電極
Claims (5)
- ソースとチャネル領域の間及びドレインとチャネル領域の間にショットキー障壁を有するショットキーソース・ドレインＭＯＳＦＥＴの製造方法において、
絶縁基板上に多結晶シリコン・ゲルマニウム層を形成する工程と、
前記多結晶シリコン・ゲルマニウム層のソース、ドレイン領域に金属層を形成し、熱処理を行って当該ソース、ドレイン領域に金属のジャーマノシリサイド層を形成する工程と、
前記ソースとドレイン領域との間であって前記多結晶シリコン・ゲルマニウム層上にゲート絶縁膜とゲート電極とを形成する工程とを有することを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。 - 請求項１において、
前記熱処理は、２００乃至４００℃のアニール工程であることを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。 - 請求項１において、
前記金属層は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｍｏ、Ｐｒ、Ｄｙ、Ｐｄ、Ｉｒのうちのいずれかを含むことを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。 - 請求項１において、
前記金属のジャーマノシリサイド層によるソース、ドレイン領域を形成した後、前記多結晶シリコン・ゲルマニウム層上にゲート絶縁膜を形成し、当該ゲート絶縁膜にソース、ドレイン領域にコンタクト窓を形成し、前記ゲート絶縁膜上に電極層を形成し、当該電極層をパターニングしてゲート電極とソース、ドレインの引き出し電極とを形成することを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。 - 請求項１において、
前記多結晶シリコン・ゲルマニウム層上にマスク層を形成し、当該マスク層にソース、ドレイン領域を露出するソース、ドレイン領域窓を形成し、前記マスク層上及びソース、ドレイン領域窓の多結晶シリコン・ゲルマニウム層上に前記金属層を形成し、前記熱処理により前記ソース、ドレイン領域に金属のジャーマノシリサイド層を形成することを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003121368A JP4647889B2 (ja) | 2003-04-25 | 2003-04-25 | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003121368A JP4647889B2 (ja) | 2003-04-25 | 2003-04-25 | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004327777A true JP2004327777A (ja) | 2004-11-18 |
| JP4647889B2 JP4647889B2 (ja) | 2011-03-09 |
Family
ID=33499961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003121368A Expired - Fee Related JP4647889B2 (ja) | 2003-04-25 | 2003-04-25 | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4647889B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103897A (ja) * | 2005-09-09 | 2007-04-19 | Fujitsu Ltd | 電界効果トランジスタおよびその製造方法 |
| CN100389501C (zh) * | 2005-12-08 | 2008-05-21 | 北京大学 | 一种肖特基势垒mos晶体管及其制作方法 |
| JP2011181617A (ja) * | 2010-02-26 | 2011-09-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2011181741A (ja) * | 2010-03-02 | 2011-09-15 | Hitachi Displays Ltd | 薄膜トランジスタ及びその製造方法、並びに表示装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273660A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| JPH04320063A (ja) * | 1991-04-18 | 1992-11-10 | Matsushita Electron Corp | 薄膜トランジスタ |
| JPH0548107A (ja) * | 1991-08-16 | 1993-02-26 | Fuji Xerox Co Ltd | 薄膜電界効果トランジスタ及びその製造方法並びに高耐圧薄膜電界効果トランジスタ |
| JPH06177154A (ja) * | 1992-08-31 | 1994-06-24 | Texas Instr Inc <Ti> | Ｍｏｓ ｆｅｔの製造方法と構造 |
| JPH1187241A (ja) * | 1997-09-04 | 1999-03-30 | Fujitsu Ltd | 多結晶半導体材料、その製造方法、それを用いた半導体装置及びその評価方法 |
| JPH1197691A (ja) * | 1997-09-18 | 1999-04-09 | Toshiba Corp | 薄膜トランジスタおよび接合構造 |
| WO2001063677A1 (fr) * | 2000-02-23 | 2001-08-30 | Centre National De La Recherche Scientifique | Transistor mos pour circuits a haute densite d'integration |
-
2003
- 2003-04-25 JP JP2003121368A patent/JP4647889B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273660A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| JPH04320063A (ja) * | 1991-04-18 | 1992-11-10 | Matsushita Electron Corp | 薄膜トランジスタ |
| JPH0548107A (ja) * | 1991-08-16 | 1993-02-26 | Fuji Xerox Co Ltd | 薄膜電界効果トランジスタ及びその製造方法並びに高耐圧薄膜電界効果トランジスタ |
| JPH06177154A (ja) * | 1992-08-31 | 1994-06-24 | Texas Instr Inc <Ti> | Ｍｏｓ ｆｅｔの製造方法と構造 |
| JPH1187241A (ja) * | 1997-09-04 | 1999-03-30 | Fujitsu Ltd | 多結晶半導体材料、その製造方法、それを用いた半導体装置及びその評価方法 |
| JPH1197691A (ja) * | 1997-09-18 | 1999-04-09 | Toshiba Corp | 薄膜トランジスタおよび接合構造 |
| WO2001063677A1 (fr) * | 2000-02-23 | 2001-08-30 | Centre National De La Recherche Scientifique | Transistor mos pour circuits a haute densite d'integration |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103897A (ja) * | 2005-09-09 | 2007-04-19 | Fujitsu Ltd | 電界効果トランジスタおよびその製造方法 |
| US8187957B2 (en) | 2005-09-09 | 2012-05-29 | Fujitsu Semiconductor Limited | Field-effect transistor and method for fabricating the same |
| CN100389501C (zh) * | 2005-12-08 | 2008-05-21 | 北京大学 | 一种肖特基势垒mos晶体管及其制作方法 |
| JP2011181617A (ja) * | 2010-02-26 | 2011-09-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2011181741A (ja) * | 2010-03-02 | 2011-09-15 | Hitachi Displays Ltd | 薄膜トランジスタ及びその製造方法、並びに表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4647889B2 (ja) | 2011-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7235822B2 (en) | Transistor with silicon and carbon layer in the channel region | |
| US6952040B2 (en) | Transistor structure and method of fabrication | |
| KR100500451B1 (ko) | 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 | |
| US7504328B2 (en) | Schottky barrier source/drain n-mosfet using ytterbium silicide | |
| US7605065B2 (en) | Schottky barrier tunnel single electron transistor and method of manufacturing the same | |
| JP4447128B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| US6777298B2 (en) | Elevated source drain disposable spacer CMOS | |
| JPH10135226A (ja) | 横方向ゲッタリングを用いた半導体素子の製造方法 | |
| JP5367340B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2010118500A (ja) | 半導体装置及びその製造方法 | |
| JP2925008B2 (ja) | 半導体装置の製造方法 | |
| Zhang et al. | A novel self-aligned double-gate TFT technology | |
| KR100268458B1 (ko) | 실리사이드 및 엘디디 구조를 갖는 반도체 디바이스의 제조방법 | |
| JP2005079277A (ja) | 電界効果トランジスタ | |
| JP4647889B2 (ja) | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 | |
| KR100481185B1 (ko) | 완전 게이트 실리사이드화 공정을 사용하여 모스트랜지스터를 제조하는 방법 | |
| Ranade et al. | Application of silicon-germanium in the fabrication of ultra-shallow extension junctions for sub-100 nm PMOSFETs | |
| US20090079007A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10284722A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR100586178B1 (ko) | 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 | |
| CN103311294A (zh) | 鳍式场效应晶体管及其制造方法 | |
| US20130273724A1 (en) | Method for crystallizing amorphous silicon thin film and method for fabricating poly crystalline thin film transistor using the same | |
| JP2004158697A (ja) | 半導体装置及びその製造方法 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| JP2000277730A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060215 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080918 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100826 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100908 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101207 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101209 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4647889 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |