JP2007103897A - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法 Download PDF

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Abstract

【課題】相補型電界効果トランジスタの高速化を図る。
【解決手段】ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０が共にＧｅチャネルを有しており、それらのソース・ドレイン領域がＮｉＧｅ層１５，２５によって形成されている。ｎＭＯＳＦＥＴ１０のソース・ドレイン接合が形成するショットキー障壁は、Ａｓ，Ｓｂ，Ｓ等の原子をＮｉＧｅ層１５の形成時に偏析させた高濃度で極薄の偏析層１６によって変調する。これにより、ｎＭＯＳＦＥＴ１０、ｐＭＯＳＦＥＴ２０それぞれに適したショットキー障壁高さを実現することが可能になり、高速のＣＭＯＳＦＥＴ１が得られる。
【選択図】図３

Description

本発明は電界効果トランジスタおよびその製造方法に関し、特にそのチャネル材料にゲルマニウム（Ｇｅ）やシリコンゲルマニウム（ＳｉＧｅ）を用いた電界効果トランジスタおよびその製造方法に関する。
現在、チャネル材料にシリコン（Ｓｉ）を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が広く実用されている。近年では、チャネル領域にひずみを加える等、キャリア移動度の向上を図る試みもなされている。（例えば、特許文献１参照。）このほかにも、キャリア移動度の向上を図るため、Ｇｅをチャネル材料に用いたＭＯＳＦＥＴ等の開発も進められている。
従来のＧｅをチャネル材料に用いたＧｅチャネルＭＯＳＦＥＴは、チャネル材料にＳｉを用いた既存のＳｉチャネルＭＯＳＦＥＴと同様の構造を有しており、そのソース・ドレイン領域には、不純物をドープした拡散層を用いるものが主流である。
米国特許第６６２１１３１号明細書
しかし、ＧｅチャネルＭＯＳＦＥＴの開発は、現在のところ、ｐチャネル型のものに集中している。Ｇｅ基板等を用いてＧｅチャネルＭＯＳＦＥＴを形成する場合には、そのソース・ドレイン領域を形成する際に、Ｇｅ基板等にｎ型不純物原子をドープして拡散層を形成しソース・ドレイン接合をｐｎ接合によって構成する方法を用いると、一般にｎ型不純物は拡散係数が大きくまた固溶限が小さいため、それらに起因するソース・ドレイン接合形成の本質的困難さから、ｎチャネル型の極微細ＧｅチャネルＭＯＳＦＥＴの実現が難しかったことが理由のひとつに挙げられる。したがって、ｐ，ｎ両チャネル型のＧｅチャネルＭＯＳＦＥＴを備えた微細でかつ高速のＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）も未だ実現されていないのが現状である。
また、従来、高速化のためにＳｉＧｅをチャネル材料に用いる方法も検討されているが、このようなＳｉＧｅチャネルＭＯＳＦＥＴについても同様のことが言える。
本発明はこのような点に鑑みてなされたものであり、チャネル材料にＧｅやＳｉＧｅを用いた高速の電界効果トランジスタおよびその製造方法を提供することを目的とする。
本発明では上記課題を解決するために、相補型の電界効果トランジスタにおいて、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが共に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）のチャネル領域と、Ｇｅを含む金属間化合物によって形成されたソース・ドレイン領域と、を有することを特徴とする電界効果トランジスタが提供される。
このような電界効果トランジスタでは、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが共にＧｅまたはＳｉＧｅ（ＳｉｘＧｅ１−ｘ（０≦ｘ＜１））のチャネル領域を有しており、かつ、それらのソース・ドレイン領域がＧｅを含む金属間化合物によって形成されている。
このような相補型の電界効果トランジスタにおいて、例えば、そのｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域の接合界面に所定の原子を含んだ層を形成するようにすれば、その接合が形成するショットキー障壁を適切な値に変調することが可能である。
このような相補型の電界効果トランジスタによれば、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの双方の高速化が図られ、ＧｅチャネルまたはＳｉＧｅチャネルを用いた高速の相補型電界効果トランジスタが得られるようになる。
また、本発明では、相補型の電界効果トランジスタの製造方法において、ｎチャネル型電界効果トランジスタのチャネル領域およびｐチャネル型電界効果トランジスタのチャネル領域が形成されるＳｉｘＧｅ１−ｘ（０≦ｘ＜１）の上の、前記ｎチャネル型電界効果トランジスタのチャネル領域が形成される領域および前記ｐチャネル型電界効果トランジスタのチャネル領域が形成される領域をそれぞれ挟んで、金属膜を形成する工程と、熱処理を行い、前記ｎチャネル型電界効果トランジスタのチャネル領域が形成される領域の両側および前記ｐチャネル型電界効果トランジスタのチャネル領域が形成される領域の両側にそれぞれ、Ｇｅを含む金属間化合物のソース・ドレイン領域を形成する工程と、を有することを特徴とする電界効果トランジスタの製造方法が提供される。
このような電界効果トランジスタの製造方法によれば、ＧｅまたはＳｉＧｅ（ＳｉｘＧｅ１−ｘ（０≦ｘ＜１））の上の、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのチャネル領域が形成される領域を挟んで金属膜を形成し、熱処理を行って、その領域にＧｅを含む金属間化合物のソース・ドレイン領域を形成する。これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが共にＧｅまたはＳｉＧｅのチャネル領域を有し、それらのソース・ドレイン領域がＧｅを含む金属間化合物によって形成された相補型の電界効果トランジスタが形成されるようになる。
本発明では、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが共にＧｅまたはＳｉＧｅのチャネル領域を有しており、かつ、それらのソース・ドレイン領域がＧｅを含む金属間化合物によって形成された相補型の電界効果トランジスタを形成するようにした。これにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの双方の高速化を図ることができ、ＧｅチャネルまたはＳｉＧｅチャネルを用いた超高速相補型電界効果トランジスタを実現することができる。
また、このような相補型の電界効果トランジスタは勿論、ｎチャネル型電界効果トランジスタあるいはｐチャネル型電界効果トランジスタを単独で形成することも可能であるため、超高速のｎチャネル型電界効果トランジスタやｐチャネル型電界効果トランジスタを実現することができる。
以下、本発明の実施の形態を、ＣＭＯＳＦＥＴを例に図面を参照して詳細に説明する。
ここでは、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）が共にＧｅチャネルを有しており、かつ、各ＭＯＳＦＥＴのソース・ドレイン領域に金属間化合物を用いたＣＭＯＳＦＥＴを例にして説明する。
Ｇｅは、Ｓｉと比較して、そのバルクの移動度が、電子に対して２倍、正孔に対して４倍になる。このようなＧｅをチャネル材料に用いるＧｅチャネルＭＯＳＦＥＴは、反転層では若干状況が異なるものの、単純にはＳｉチャネルＭＯＳＦＥＴに比べ、ｎＭＯＳＦＥＴで２倍、ｐＭＯＳＦＥＴで４倍の電流駆動能力が期待される。
また、ソース・ドレイン領域を金属間化合物としたＧｅチャネルＭＯＳＦＥＴは、ソース・ドレイン領域を不純物拡散層とした場合に比べ、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ共に、浅いソース・ドレイン領域の形成が可能であり、また、約１桁の寄生抵抗の低減が可能である。ＧｅチャネルＭＯＳＦＥＴのソース・ドレイン領域は、例えば、Ｇｅを含む金属間化合物とすることができる。このような金属間化合物は、後述のように、Ｇｅ基板上やＧｅ層上に所定の金属膜を形成して熱処理を行うことによって形成することができる。
このように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを共に、そのチャネル領域をＧｅによって形成し、かつ、そのソース・ドレイン領域をＧｅを含む金属間化合物によって形成することにより、高速のＣＭＯＳＦＥＴを実現することが可能になる。
ところで、Ｇｅは、金属／半導体接合（ショットキー接合）を形成した場合、その接合界面の準位が、金属の仕事関数によらず、Ｇｅバンドギャップ内に強くピニングされるという性質を有している。
図１はＧｅのバンド構造を示す図であって、（Ａ）は金属の仕事関数との関係を示す図、（Ｂ）は接合時の状態を示す図である。
真空準位を基準としたとき、図１（Ａ）に示すように、Ｇｅは伝導帯（ＥＣ）が４．０ｅＶ、バンドギャップ（Ｅｇ）が０．６６ｅＶである。それに対し、例えば、ニッケル（Ｎｉ）はその仕事関数（φｍ，ｖａｃ Ｎｉ）が４．５ｅＶ、白金（Ｐｔ）はその仕事関数（φｍ，ｖａｃ Ｐｔ）が５．３ｅＶである。特にＰｔの仕事関数は、Ｇｅバンドギャップを超える大きさになる。このように仕事関数が大きく異なるＮｉやＰｔを用いた場合でも、接合界面の準位は、ある準位、すなわち図１（Ａ），（Ｂ）に示すような電荷中性点（Charge Neutrality Level）ＥＣＮＬにピニングされるようになる。Ｇｅの場合、ＥＣＮＬは、概ねその価電子帯（ＥＶ）より０．０６ｅＶ〜０．１ｅＶ程度だけ高い位置になる。なお、図１中、ＥＦはＧｅのフェルミ準位、Φｂは電子に対するショットキー障壁高さを表している。
ショットキー接合界面におけるピニング現象は、しばしばＳ値によって評価される。Ｓ値とは、ショットキー障壁高さの金属仕事関数依存性を示す指標であって、複数種の金属の仕事関数に対して各金属を用いて得られるショットキー障壁高さをプロットしたときの傾きを表す。例えば、Ｇｅは極めて０に近いＳ値を示す。すなわち、金属とＧｅの接合界面では、その金属の種類によらず、ほぼ一定のショットキー障壁高さが得られ、非常に強いピニングが発生する。なお、従来チャネル材料として広く用いられているＳｉはＧｅよりも高いＳ値を示し、また、ゲート絶縁膜等に広く用いられている酸化シリコン（ＳｉＯ２）のＳ値はほぼ１になる。
また、図２はアニール温度とショットキー障壁高さの関係を示す図である。なお、図２において、横軸はアニール温度（℃）を表し、縦軸はショットキー障壁高さ（ｅＶ）を表している。
ＮｉとＧｅ、ＰｔとＧｅの各組み合わせでＧｅｒｍａｎｉｄｅ／Ｇｅ接合を形成した場合、そのときのアニール温度と電子に対するショットキー障壁高さの関係は、この図２に示すようになる。ＮｉとＰｔのいずれの金属を用いた場合にも、得られるショットキー障壁高さは、アニール温度によらず、０．６ｅＶ前後でほぼ一定の値を示し、金属間化合物とＧｅの接合界面では非常に強いピニングが発生している。このように、Ｇｅのピニング性は、非常に強いことがわかる。
ＣＭＯＳＦＥＴを形成するに当たり、上記のように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを共に、そのチャネル領域をＧｅによって形成し、かつ、そのソース・ドレイン領域をＧｅを含む金属間化合物によって形成した場合を想定する。その場合、ｐＭＯＳＦＥＴでは、金属種によらず、オン状態での正孔に対するショットキー障壁高さが０．０６ｅＶ〜０．１ｅＶ程度となり、一方、ｎＭＯＳＦＥＴでは、金属種によらず、オン状態での電子に対するエネルギー障壁高さが０．５６ｅＶ〜０．６ｅＶ程度となる。
このように、Ｇｅをチャネル材料として用い、ソース・ドレイン領域にニッケルゲルマニウム（ＮｉＧｅ）や白金ゲルマニウム（ＰｔＧｅ）といった金属間化合物を形成した場合には、ピニング位置が価電子帯の近くにあるため、正孔に対するショットキー障壁高さは低くなるが、一方で、電子に対するショットキー障壁高さは高くなる。
そこで、ここでは、以下に示すように、チャネル領域となるＧｅとソース・ドレイン領域となる金属間化合物との接合界面に所定の原子を偏析させた層を形成し、それによって、各キャリアに対するショットキー障壁高さ、特にｎＭＯＳＦＥＴ側の電子に対するショットキー障壁高さをより低減し、ＣＭＯＳＦＥＴの駆動力の更なる向上を図る。
図３はＣＭＯＳＦＥＴの構成例を示す図である。
図３に示すＣＭＯＳＦＥＴ１は、Ｇｅ基板２を用いてｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０が形成されている。ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０は、ＳＴＩ（Shallow Trench Isolation）３によって素子分離されている。
ｎＭＯＳＦＥＴ１０は、ｐウェル１１が形成されたＧｅ基板２上にゲート絶縁膜１２を介して形成されたゲート電極１３を有しており、ゲート絶縁膜１２およびゲート電極１３の側壁にはサイドウォール１４が形成されている。また、サイドウォール１４が形成されたゲート電極１３の両側には、ＧｅとＮｉで構成された金属間化合物層であるＮｉＧｅ層１５が形成されている。さらに、このＮｉＧｅ層１５とＧｅ基板２との接合界面には、後述のように所定の原子が高濃度に偏析して形成された極薄の偏析層１６が形成されている。
同様に、ｐＭＯＳＦＥＴ２０は、ｎウェル２１が形成されたＧｅ基板２上にゲート絶縁膜２２を介して形成されたゲート電極２３を有しており、ゲート絶縁膜２２およびゲート電極２３の側壁にはサイドウォール２４が形成されている。また、サイドウォール２４が形成されたゲート電極２３の両側には、ＮｉＧｅ層２５が形成されている。
なお、ゲート絶縁膜１２，２２としては、Ｇｅ基板２表面を酸窒化処理して形成される酸窒化ゲルマニウム（ＧｅＯＮ）膜のほか、Ｇｅ基板２上に堆積することによって形成されるＳｉＯ２膜や酸窒化シリコン（ＳｉＯＮ）膜、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜等を用いることができる。Ｈｉｇｈ−ｋ絶縁膜としては、酸化ジルコニウム（ＺｒＯ２）膜、酸窒化ジルコニウム（ＺｒＯＮ）膜、ジルコニウムシリケート（ＺｒＳｉＯ）膜、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）膜、酸化ハフニウム（ＨｆＯ２）膜、酸窒化ハフニウム（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯ）膜、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、ハフニウムアルミネート（ＨｆＡｌＯ）膜、窒化ハフニウムアルミネート（ＨｆＡｌＯＮ）膜、酸化ランタン（Ｌａ２Ｏ３）膜、ランタンアルミネート（ＬａＡｌＯ）膜等を用いることが可能である。
このように、図３に示したＣＭＯＳＦＥＴ１は、ｎＭＯＳＦＥＴ１０およびｐＭＯＳＦＥＴ２０のソース・ドレイン領域が、金属間化合物のＮｉＧｅ層１５，２５によって構成されている。換言すれば、ソース・ドレイン接合が、従来のような拡散層によるｐｎ接合ではなく、ＮｉＧｅ層１５，２５とＧｅ基板２との接合すなわちショットキー接合によって実現されている。
このような構成とした場合には、ＮｉＧｅ層１５，２５とＧｅ基板２との接合が形成するショットキー障壁高さがｎＭＯＳＦＥＴ１０およびｐＭＯＳＦＥＴ２０のオン電流を決定する重要なパラメータとなる。
一般的に、ショットキー接合を利用してＧｅチャネルを有するＣＭＯＳＦＥＴを形成する場合には、Ｇｅｒｍａｎｉｄｅ／Ｇｅ接合における強いピニングによってｐＭＯＳＦＥＴに適したショットキー障壁高さしか得ることができない。そのため、ここでは、リン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）もしくはホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ）といった不純物原子、あるいは硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ）等の原子を、ｎ側またはｐ側のショットキー接合界面に偏析させ、極薄で高濃度の偏析層を形成する。この偏析層によってショットキー障壁高さを変調し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのそれぞれについて、適切なショットキー障壁高さを実現する。
その場合、ｎ側のショットキー接合界面には、Ｐ，Ａｓ，Ｓｂ等のＶ族の不純物原子やＳ，Ｓｅ，Ｔｅ等のVI族の原子を用いた偏析層を形成する。一方、ｐ型のショットキー接合界面には、Ｂ，Ａｌ，Ｇａ等のIII族の不純物原子やＳ，Ｓｅ，Ｔｅ等のVI族の原子を用いた偏析層を形成する。
図４および図５はショットキー障壁高さの変調メカニズムの説明図である。
偏析層にＰ，Ａｓ，Ｓｂ等のＶ族の不純物原子を用いた場合には、図４に示すようなメカニズムでショットキー障壁高さが変調される。すなわち、まず、ショットキー接合界面の偏析層に導入されたＶ族の不純物原子は、電子を放出した後は、プラスイオンとなって接合界面近傍領域に固定される。その際、金属間化合物側には電子が多く存在しているため、その電子と偏析層側のプラスイオンとがクーロン力によって引き合う、いわゆる鏡像力（Image force）が発生する。この鏡像力は、概ね、Ｖ族の不純物原子が金属間化合物の極近くに高濃度で存在するほど強くなる。金属間化合物の極近くに偏析層を形成して鏡像力を発生させることにより、金属間化合物とＧｅとの接合によって生じるショットキー障壁高さ（偏析層を形成しないときのショットキー障壁高さ（Φｂ））に比べ、擬似的に低減された実効的なショットキー障壁高さ（Φｂｅｆｆ）が得られるようになる。それにより、その接合界面を通過するトンネル電流が増加するようになる。
なお、このような実効的なショットキー障壁高さの低減を効果的に発生させるためには、上記の不純物原子のプラスイオンが金属間化合物とＧｅの接合界面に形成される空乏層内に存在することとなるような領域に偏析層を形成する。
偏析層にＢ，Ａｌ，Ｇａ等のIII族の不純物原子を用いた場合も同様、そのような不純物原子を高濃度で含む偏析層を金属間化合物の極近くに形成することにより、その結果発生する鏡像力によって、正孔に対するショットキー障壁高さを擬似的に低減させることが可能になる。
また、偏析層にＳ，Ｓｅ，Ｔｅ等のVI族の原子を用いた場合には、図５に示すようなメカニズムでショットキー障壁高さが変調される。すなわち、ショットキー接合界面に存在する未結合手にＳ，Ｓｅ，Ｔｅ等の原子を吸着させ、その界面準位を変化させることによって、ピニング位置を変化させ、ショットキー障壁高さを変調する。ここで用いるＳ，Ｓｅ，Ｔｅ等のVI族の原子は、電気陰性度が高く、ショットキー接合界面に導入されたときには、その接合界面に存在する未結合手に吸着し、未結合手を持った原子間を架橋する。それにより、そのショットキー接合界面は、エネルギー的に安定化され、その界面準位が変化する。その結果、電荷中性点がシフトし（△ＥＣＮＬ）、電子に対するショットキー障壁高さが低減されるようになる。
このように、Ｐ，Ａｓ，Ｓｂ等およびＢ，Ａｌ，Ｇａ等と、Ｓ，Ｓｅ，Ｔｅ等とは、それらが偏析層に用いられたときに、ショットキー障壁高さを変調させるメカニズムが異なっている。なお、例えば、ｎＭＯＳＦＥＴのショットキー接合界面にＰ，Ａｓ，Ｓｂ等の不純物原子と共にＳ，Ｓｅ，Ｔｅ等の原子を用いて偏析層を形成したり、ｐＭＯＳＦＥＴのショットキー接合界面にＢ，Ａｌ，Ｇａ等の不純物原子と共にＳ，Ｓｅ，Ｔｅ等の原子を用いて偏析層を形成したりすることも可能である。そのようにショットキー障壁高さの変調メカニズムが異なる原子を組み合わせて偏析層を形成することにより、それぞれの原子による変調効果を得ることも可能になる。
ここで、一例として、ＮｉＧｅ／Ｇｅ接合界面への偏析層の形成例について述べる。
図６はＡｓ不純物原子偏析層の形成例を示す図、図７はＳｂ不純物原子偏析層の形成例を示す図、図８はＳ原子偏析層の形成例を示す図である。なお、図６から図８において、横軸はＧｅ基板にＮｉＧｅ層を形成したときのＮｉＧｅ層側からの深さ（ｎｍ）を表し、縦軸はＡｓ，ＳｂまたはＳの濃度（ａｔｏｍ／ｃｍ３）を表している。
例えば、ｎＭＯＳＦＥＴのソース・ドレイン領域となるＮｉＧｅ層とＧｅ基板との界面にＡｓ不純物原子偏析層が形成された構造は、次のような手順で形成することができる。まず、ソース・ドレイン領域を形成するＧｅ基板の領域にＡｓをイオン注入した後、その領域にＮｉ膜を堆積し、熱処理を行う。例えば、所定領域にＡｓを、加速電圧約１ｋｅＶ、ドーズ量約２×１０１４ｃｍ−２〜約１×１０１５ｃｍ−２の条件でイオン注入し、その後、その所定領域にＮｉ膜を膜厚約３０ｎｍで堆積する。Ｎｉ膜の堆積には、電子ビーム（ＥＢ）によるＮｉの蒸発を利用したＥＢ蒸着法、加熱によるボート（例えばタングステン（Ｗ）製）内のＮｉの蒸発を利用したボート蒸着法、Ｎｉターゲットを用いたスパッタ法等を用いることが可能である。そして、Ｎｉ膜の堆積後、窒素（Ｎ２）雰囲気中、保持温度約３５０℃（室温より約２分で昇温）、保持時間約１分の条件でＲＴＡ（Rapid Thermal Anneal）処理を行う。
これにより、図６に示すように、まずＮｉ，Ｇｅについては、ある一定の深さの領域までは両方が存在するが、それより深い領域になるとＧｅのみとなり、ほぼこの深さの領域にＮｉＧｅ／Ｇｅ接合が形成されるようになる。また、図６に示したように、Ａｓについては、ＮｉＧｅ／Ｇｅ接合の深さでピークを示し、偏析現象によってＮｉＧｅ／Ｇｅ接合界面に高濃度層を形成するようになる。このようにして、ＮｉＧｅ／Ｇｅ接合界面にＡｓ不純物原子偏析層が形成される。
ＮｉＧｅ／Ｇｅ接合界面にＳｂ不純物原子偏析層が形成された構造も、これと同様にして形成することができ、例えば、ｎＭＯＳＦＥＴのソース・ドレイン領域を形成するＧｅ基板の領域にＳｂをイオン注入した後、その領域にＮｉ膜を堆積し、熱処理を行うようにすればよい。Ｓｂを用いる場合、そのイオン注入、Ｎｉ膜の堆積、熱処理の各条件は、上記Ａｓの場合と同条件とすることが可能である。
これにより、図７に示すように、Ｎｉ，Ｇｅについては、ある一定の深さの領域までＮｉが存在しており、ほぼこの深さの領域にＮｉＧｅ／Ｇｅ接合が形成され、また、図７に示したように、Ｓｂについては、偏析現象によってＮｉＧｅ／Ｇｅ接合界面に高濃度層を形成するようになる。このようにして、ＮｉＧｅ／Ｇｅ接合界面にＳｂ不純物原子偏析層が形成される。
また、ＮｉＧｅ／Ｇｅ接合界面にＳ原子偏析層が形成された構造も、これと同様にして形成することができ、例えば、ｎＭＯＳＦＥＴのソース・ドレイン領域を形成するＧｅ基板の領域にＳをイオン注入した後、その領域にＮｉ膜を堆積し、熱処理を行う。例えば、所定領域にＳを、加速電圧約１０ｋｅＶ、ドーズ量約５×１０１３ｃｍ−２〜約１×１０１５ｃｍ−２の条件でイオン注入し、その後、ＥＢ蒸着法、ボート蒸着法、スパッタ法等を用い、その所定領域にＮｉ膜を膜厚約３０ｎｍで堆積する。そして、Ｎｉ膜の堆積後、Ｎ２雰囲気中、保持温度約３５０℃（室温より約２分で昇温）、保持時間約１分の条件でＲＴＡ処理を行う。
これにより、図８に示すように、Ｎｉ，Ｇｅについては、ある一定の深さの領域までは多くＮｉが存在しており、ほぼこの深さの領域にＮｉＧｅ／Ｇｅ接合が形成されるようになる。また、図８に示したように、Ｓについては、偏析現象によってＮｉＧｅ／Ｇｅ接合界面に高濃度層を形成するようになる。このようにして、ＮｉＧｅ／Ｇｅ接合界面にＳ原子偏析層が形成される。
なお、ここではＧｅ基板に所定の原子を注入した後、Ｎｉ膜を堆積し、熱処理を行って、ＮｉＧｅ層を形成すると共に、ＮｉＧｅ層とＧｅ基板との界面にその所定の原子を含んだ偏析層を形成するようにしたが、別の方法によって同様の構造を形成することも可能である。例えば、Ｇｅ基板にまずＮｉ膜を堆積し、熱処理を行ってＮｉＧｅ層を形成した後、このＮｉＧｅ層に所定の原子を注入しそれを熱処理等によって拡散させて、偏析層を形成するようにしてもよい。
また、上記のＮｉＧｅ層の形成条件は一例であって、ＭＯＳＦＥＴを形成する場合には、その要求特性等に応じ、ＮｉＧｅ層の形成条件を適当に設定することが可能である。例えば、ＭＯＳＦＥＴに最適なＮｉＧｅ層の厚みは、そのトランジスタサイズ（最小ゲート長）に依存し、国際半導体ロードマップ（International Roadmap for Semiconductors，ＩＴＲＳ）のエクステンション接合深さ（Ｘｊ）にほぼ一致する。このような点を考慮し、形成するＮｉＧｅ層の厚みを設定すればよい。
その際、ＮｉＧｅ層の厚みは、はじめにＧｅ基板上に堆積するＮｉ膜の膜厚やその後に行われるＲＴＡ処理の条件によって制御することが可能である。Ｎｉ−Ｇｅ系では、結晶学的に約２００℃〜約６００℃の温度範囲でＮｉ：Ｇｅ＝１：１のＮｉＧｅが比較的安定して形成される。上記の例では、Ｇｅ基板上に膜厚約３０ｎｍのＮｉ膜を堆積して保持温度約３５０℃のＲＴＡ処理を行うことにより、厚さ約６０ｎｍすなわちＮｉＧｅ／Ｇｅ接合深さが約６０ｎｍのＮｉＧｅ層が形成される。そして、そのようなＮｉＧｅ／Ｇｅ接合界面に所定の原子が偏析し、偏析層が形成されるようになる。
このように、ＮｉＧｅ層の厚みを制御するためには、堆積するＮｉ膜の膜厚を制御すればよい。ＮｉＧｅ層の厚みをＲＴＡ処理温度で制御することも可能ではあるが、Ｎｉ−Ｇｅ系ではそれらの反応速度が大きく、堆積するＮｉ膜の膜厚でＮｉＧｅ層の厚みを制御する場合に比べると、その厚みの制御は難しくなる点に留意する。
なお、Ｎｉ膜の膜厚を制御して所定の厚みでかつ良質なＮｉＧｅ層を形成するためには、ＲＴＡ処理温度（保持温度）を２００℃〜５００℃の範囲に設定することが好ましい。ＲＴＡ処理温度が２００℃を下回る場合には、結晶化が不足し、ＮｉＧｅ層の抵抗増加を引き起こす恐れがあるためである。また、ＲＴＡ処理温度が５００℃を上回る場合には、凝集によってＮｉＧｅ層表面に島状構造が形成されやすくなり、ＮｉＧｅ層の抵抗増加を引き起こす恐れがあるためである。ただし、Ｇｅ基板上に堆積したＮｉ膜の上に窒化チタン（ＴｉＮ）等のキャップ膜を形成しておき、その後、ＲＴＡ処理を行うようにすれば、ＲＴＡ処理温度が５００℃を上回るような場合でも、ＮｉＧｅ層表面の凝集の発生を防止して抵抗増加を抑制することが可能である。なお、キャップ膜は、ＲＴＡ処理後に除去すればよい。
続いて、このような偏析層によるショットキー障壁高さの変調効果について述べる。
図９はＡｓ，Ｓｂ注入量とショットキー障壁高さの関係を示す図、図１０はＳ注入量とショットキー障壁高さの関係を示す図である。なお、図９および図１０において、横軸はＡｓ，ＳｂまたはＳの注入量（×１０１４ｃｍ−２）を表し、縦軸はショットキー障壁高さ（ｅＶ）を表している。また、図９および図１０には、Ｇｅのバンドギャップも併せて図示している。
ＮｉＧｅ／Ｇｅ接合界面にＡｓ，Ｓｂの不純物原子偏析層を形成する場合、ショットキー障壁高さは、図９に示すように、Ａｓ，Ｓｂ共に、その注入量の増加に伴い小さくなる傾向を示す。また、同様に、ＮｉＧｅ／Ｇｅ接合界面にＳ原子偏析層を形成する場合、ショットキー障壁高さは、図１０に示すように、Ｓの注入量の増加に伴い小さくなる傾向を示す。
このように、Ａｓ，Ｓｂ，Ｓ等の適当な原子を用いてＮｉＧｅ／Ｇｅ接合界面に偏析層を形成することにより、ショットキー障壁高さを、ｎＭＯＳＦＥＴに適した範囲まで、またＧｅバンドギャップ中のほぼ全域にわたって、変調することが可能になる。
なお、ここではｎＭＯＳＦＥＴのショットキー障壁高さを変調する場合について述べたが、ｐＭＯＳＦＥＴの場合もこれと同様に、適当な不純物原子を用いることにより、そのショットキー障壁高さを変調することが可能である。
これを基に、図３に示したＣＭＯＳＦＥＴ１を形成する場合には、まず、常法に従い、ＳＴＩ３、ｐウェル１１、ｎウェル２１、ゲート絶縁膜１２，２２、ゲート電極１３，２３およびサイドウォール１４，２４を形成する。
その後は、例えば、まずｎＭＯＳＦＥＴ１０のソース・ドレイン領域を形成するＧｅ基板２上の領域に所定の原子を所定の条件でイオン注入し、さらにその領域にスパッタ法等で所定の膜厚のＮｉ膜を堆積する。ｐＭＯＳＦＥＴ２０についても同様に、ソース・ドレイン領域を形成するＧｅ基板２上の領域にスパッタ法等で所定の膜厚のＮｉ膜を堆積する。ここでは、ｎＭＯＳＦＥＴ１０側にのみ偏析層１６を形成するため、ｐＭＯＳＦＥＴ２０側への偏析層形成用の原子のイオン注入は行わない。
ｎＭＯＳＦＥＴ１０側に偏析層１６を形成するための所定の原子のイオン注入は、その所定の原子としてＰ，Ａｓ，Ｓｂ等を用いる場合には、例えば、加速電圧約１ｋｅＶ、ドーズ量約２×１０１４ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。また、その所定の原子としてＳ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧約１０ｋｅＶ、ドーズ量約５×１０１３ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。
また、このようなイオン注入後に堆積するＮｉ膜は、例えば、膜厚約１５ｎｍで堆積する。Ｎｉ膜の堆積には、ＥＢ蒸着法、ボート蒸着法、スパッタ法等を用いることが可能である。ＣＭＯＳＦＥＴ１の量産性やＮｉ膜の膜質等を考慮すると、従来他の工程でも広く利用されているスパッタ法を用いることが好ましく、特に超高真空スパッタ法を用いることが好ましい。
Ｎｉ膜の堆積後は、所定の条件で熱処理を行う。この熱処理は、例えば、Ｎ２雰囲気中、保持温度約２００℃〜約５００℃、保持時間約１分の条件のＲＴＡ処理とする。ここでは、Ｎ２雰囲気中、保持温度約３５０℃（室温より約２分で昇温）、保持時間約１分のＲＴＡ処理を行う。これにより、厚さ約３０ｎｍのＮｉＧｅ層１５，２５を形成する。その際、ｎＭＯＳＦＥＴ１０側にイオン注入した原子は、偏析現象によってＮｉＧｅ層１５とＧｅ基板２との接合界面に高濃度の薄い偏析層１６を形成する。
これにより、図３に示したような構成のＣＭＯＳＦＥＴ１が形成され、ｎＭＯＳＦＥＴ１０、ｐＭＯＳＦＥＴ２０それぞれに適したショットキー障壁高さを実現することが可能になる。以後は、常法に従い、層間絶縁膜や配線等を形成していき、装置を完成すればよい。
なお、偏析層１６を形成する際には、上記のように、イオン注入量により、ショットキー障壁高さの変調量を制御することが可能である。また、堆積するＮｉ膜の膜厚と熱処理の温度により、ソース・ドレイン領域となるＮｉＧｅ層１５，２５の厚みを制御することが可能である。ＣＭＯＳＦＥＴ１の形成時には、目的とするショットキー障壁高さの変調量やＮｉＧｅ層１５，２５の厚み等に応じ、イオン注入量、Ｎｉ膜の膜厚、熱処理の温度等を設定すればよい。例えば、ここでは、ＮｉＧｅ層１５，２５の厚み、すなわちＮｉＧｅ／Ｇｅ接合の深さを約３０ｎｍとするため、ＲＴＡ処理前に堆積するＮｉ膜の膜厚を約１５ｎｍとしている。なお、前述のように、Ｎｉ膜堆積後に行うＲＴＡ処理の温度でＮｉＧｅ層１５，２５の厚みを制御する場合には、このようなＮｉ−Ｇｅ系ではその反応速度が大きく、堆積するＮｉ膜の膜厚でＮｉＧｅ層１５，２５の厚みを制御する場合に比べると、その厚みの制御は難しくなる点に留意することを要する。
また、上記のように、ＮｉＧｅ層１５，２５の形成後にＮｉＧｅ層１５に対してイオン注入を行って、偏析層１６を形成するようにしてもよい。
以上説明したように、上記構成を有するＣＭＯＳＦＥＴ１は、ｎＭＯＳＦＥＴ１０、ｐＭＯＳＦＥＴ２０共にチャネル領域をＧｅで構成し、さらに、ｎＭＯＳＦＥＴ１０のＮｉＧｅ層１５とＧｅ基板２との接合界面に所定の原子の偏析層１６を形成するようにした。それにより、ｎＭＯＳＦＥＴ１０、ｐＭＯＳＦＥＴ２０それぞれに適したショットキー障壁高さを実現することが可能になり、高速のＣＭＯＳＦＥＴ１が形成可能になる。
ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれに適したショットキー障壁高さを得るためには、上記のようにｎＭＯＳＦＥＴ１０側にだけ偏析層１６を形成するほか、必要に応じてｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの両方に偏析層を形成するようにしても構わない。
図１１はＣＭＯＳＦＥＴの別の構成例を示す図である。なお、図１１において、図３に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
この図１１に示すＣＭＯＳＦＥＴ１ａは、ＮｉＧｅ層１５とＧｅ基板２との接合界面に偏析層１６が形成されたｎＭＯＳＦＥＴ１０を有すると共に、ＮｉＧｅ層２５とＧｅ基板２との接合界面に偏析層１６ａが形成されたｐＭＯＳＦＥＴ２０ａを有している点で、上記ＣＭＯＳＦＥＴ１と相違する。ｐＭＯＳＦＥＴ２０ａの偏析層１６ａは、ＮｉＧｅ層２５とＧｅ基板２との接合界面に、Ｂ，Ａｌ，Ｇａ等のほか、Ｓ，Ｓｅ，Ｔｅ等を、高濃度かつ薄く偏析させることによって形成する。
一般に、Ｇｅチャネルを有するｐＭＯＳＦＥＴでは、オン状態での正孔に対するショットキー障壁が、偏析層１６ａを形成しない場合でも０．０６ｅＶ〜０．１ｅＶ程度であり、そのままでも充分に実用し得る。しかし、この図１１に示したｐＭＯＳＦＥＴ２０ａのように、偏析層１６ａを形成することにより、ショットキー障壁高さの更なる低減を図り、その駆動力をいっそう向上させることが可能になる。
このような構成を有するＣＭＯＳＦＥＴ１ａは、例えば、次に示すようなフローで形成することが可能である。
図１２は素子分離層およびウェル形成工程の断面模式図、図１３はゲート電極およびサイドウォール形成工程の断面模式図、図１４はｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図、図１５はｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図、図１６はＮｉ堆積工程の断面模式図である。
上記構成を有するＣＭＯＳＦＥＴ１ａを形成する場合には、図１２に示すように、まず、Ｇｅ基板２に、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０ａの形成領域を画定するＳＴＩ３を形成する。そして、ＳＴＩ３で画定された各領域に対し、それぞれ所定導電型の不純物を所定ドーズ量でイオン注入し、さらに熱処理による活性化を行って、ｐウェル１１およびｎウェル２１を形成する。
次いで、図１３に示すように、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０ａを形成する各領域に、ＧｅＯＮ，ＳｉＯ２，ＳｉＯＮ，Ｈｉｇｈ−ｋ絶縁膜等の絶縁材料、およびポリシリコン等の電極材料を順に成膜し、ゲート加工を行って、ゲート絶縁膜１２，２２およびゲート電極１３，２３を形成する。そして、全面を絶縁材料で被覆し、エッチバックしてサイドウォール１４，２４を形成する。
次いで、図１４に示すように、ｐＭＯＳＦＥＴ２０ａの形成領域をレジスト６０でマスクし、ｎＭＯＳＦＥＴ１０の形成領域に、第１の所定の原子としてＰ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入し、注入領域１６０を形成する。なお、イオン注入条件は、上記ＣＭＯＳＦＥＴ１を形成する場合と同条件とすることができる。イオン注入後、レジスト６０は除去する。
次いで、図１５に示すように、今度はｎＭＯＳＦＥＴ１０の形成領域をレジスト６１でマスクし、ｐＭＯＳＦＥＴ２０ａの形成領域に、第２の所定の原子としてＢ，Ａｌ，Ｇａ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入し、注入領域１６０ａを形成する。イオン注入は、Ｂ，Ａｌ，Ｇａ等を用いる場合には、例えば、加速電圧約１ｋｅＶ、ドーズ量約２×１０１４ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。また、Ｓ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧約１０ｋｅＶ、ドーズ量約５×１０１３ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。イオン注入後、レジスト６１は除去する。
次いで、図１６に示すように、全面に膜厚約１５ｎｍのＮｉ膜６２を堆積する。そして、このＮｉ膜６２の堆積後にＮ２雰囲気中、保持温度約３５０℃（室温より約２分で昇温）、保持時間約１分のＲＴＡ処理を行い、Ｎｉ膜６２とＧｅ基板２とを反応させる。その後、未反応のＮｉ膜６２を除去する。これにより、図１１に示したように、ここでは厚さ約３０ｎｍのＮｉＧｅ層１５，２５が形成される。また、その際、ＮｉＧｅ層１５とＧｅ基板２との接合（第１の接合）界面には注入領域１６０の原子が反応過程のＮｉＧｅに押されるようにして偏析して偏析層１６（第１の所定の原子を含む第１の層）が形成され、ＮｉＧｅ層２５とＧｅ基板２との接合（第２の接合）界面にも注入領域１６０ａの原子が反応過程のＮｉＧｅに押されるようにして偏析して偏析層１６ａ（第２の所定の原子を含む第２の層）が形成される。以後は、常法に従い、層間絶縁膜や配線等を形成していき、装置を完成すればよい。
一般に、Ｇｅ基板にソース・ドレイン領域としてＧｅを含む金属間化合物を形成した場合、ショットキー障壁高さは、正孔に対して低く、電子に対して高くなる。したがって、図３に示したＣＭＯＳＦＥＴ１のように、ｎＭＯＳＦＥＴ１０側に偏析層１６を形成することにより、電子に対するショットキー障壁高さを低減し、ｎＭＯＳＦＥＴ１０の駆動力を向上させることが可能になる。また、前述のように、ｐＭＯＳＦＥＴ側では、偏析層１６ａを形成しなくても実用可能な性能を有する。しかし、上記のようにｐＭＯＳＦＥＴ２０ａ側にも偏析層１６ａを形成することにより、正孔に対するショットキー障壁高さの更なる低減を図り、その駆動力をいっそう向上させることが可能になる。
なお、この図１２〜図１６に示したＣＭＯＳＦＥＴ１ａの形成フローにおいて、図１４に示したｎＭＯＳＦＥＴ１０のソース・ドレイン領域へのイオン注入およびレジスト６０の除去まで行った後に、図１５に示したｐＭＯＳＦＥＴ２０ａのソース・ドレイン領域へのイオン注入を行うことなく、全面にＮｉ膜６２を形成してＲＴＡ処理を行うようにすれば、図３に示したＣＭＯＳＦＥＴ１が形成されることになる。
また、図１１に示したＣＭＯＳＦＥＴ１ａは、次のような別のフローで形成することも可能である。なお、この別の形成フローにおいては、上記の図１２に示した工程から図１３に示した工程までは同じであり、ここでは、主にそれ以降の工程について説明する。
図１７は別の形成例のＮｉ堆積工程の断面模式図、図１８は別の形成例のＲＴＡ処理工程の断面模式図、図１９は別の形成例のｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図、図２０は別の形成例のｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。なお、図１７〜図２０において、上記の図１１〜図１６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
まず、図１２に示したように、ＳＴＩ３を形成してｐウェル１１およびｎウェル２１を形成した後、図１３に示したように、ゲート絶縁膜１２，２２、ゲート電極１３，２３、サイドウォール１４，２４を形成する。
次いで、図１７に示すように、全面に膜厚約１５ｎｍのＮｉ膜６２を堆積した後、図１８に示すように、所定の条件でＲＴＡ処理を行い、所定の厚さ、例えば約３０ｎｍのＮｉＧｅ層１５，２５を形成し、未反応のＮｉ膜６２は除去する。
そして、このようにＮｉＧｅ層１５，２５を形成した後に、図１９に示すように、ｐＭＯＳＦＥＴ２０ａの形成領域をレジスト６０でマスクし、ｎＭＯＳＦＥＴ１０の形成領域に、Ｐ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入する。イオン注入後、レジスト６０は除去する。
次いで、図２０に示すように、ｎＭＯＳＦＥＴ１０の形成領域をレジスト６１でマスクし、ｐＭＯＳＦＥＴ２０ａの形成領域に、Ｂ，Ａｌ，Ｇａ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入する。イオン注入後、レジスト６１は除去する。
最後に、所定の条件でＲＴＡ処理を行い、イオン注入した原子を拡散、偏析させ、ＮｉＧｅ層１５，２５とＧｅ基板２との接合界面にそれぞれ偏析層１６，１６ａを形成する。イオン注入された原子のＮｉＧｅ層１５，２５内とＧｅ基板２内の拡散係数は、ＮｉＧｅ層１５，２５中の方が高く、ＮｉＧｅ層１５，２５の形成後にイオン注入された原子は、ＮｉＧｅ層１５，２５内を拡散し、偏析層１６，１６ａを形成する。
このように、ここではＮｉＧｅ層１５，２５の形成後に偏析層１６，１６ａを形成するためのイオン注入を行う。このような方法を用いた場合には、偏析層１６，１６ａを形成するためのイオン注入を行ってからＮｉＧｅ層１５，２５の形成を行う場合に比べ（図１２〜図１６参照）、イオン注入時の加速電圧をより高く設定することができる。そのため、加速電圧の下限が高いイオン注入装置も使用することができる等、装置選択の幅を広げることが可能になる。また、この方法では、イオン注入された原子のＮｉＧｅ層１５，２５内とＧｅ基板２内の拡散係数の違いを利用して偏析層１６，１６ａを形成することが可能であるが、ＣＭＯＳＦＥＴ１ａの形成に当たっては、最終的にＮｉＧｅ層１５，２５内に留まってしまう原子の量やＮｉＧｅ層１５，２５とＧｅ基板２の接合界面にまで到達する原子の量に充分留意する。なお、ＮｉＧｅ層１５，２５内には、その結晶構造に損傷を与えない限り、イオン注入した原子が存在していても構わない。
なお、この図１２，図１３，図１７〜図２０に示したＣＭＯＳＦＥＴ１ａの別の形成フローにおいて、図１９に示したｎＭＯＳＦＥＴ１０のソース・ドレイン領域へのイオン注入とレジスト６０の除去まで行った後に、図２０に示したｐＭＯＳＦＥＴ２０ａのソース・ドレイン領域へのイオン注入を行うことなく、所定条件のＲＴＡ処理を行うようにすれば、図３に示したＣＭＯＳＦＥＴ１が形成されることになる。
なお、ここではＧｅ基板を用いてＣＭＯＳＦＥＴを形成する場合を例にして述べたが、Ｇｅ基板に代えて、ＧＯＩ（Germanium On Insulator）基板を用いてＣＭＯＳＦＥＴを構成することも可能である。
図２１はＧＯＩ基板を用いたＣＭＯＳＦＥＴの構成例を示す図である。
図２１に示すＣＭＯＳＦＥＴ３０には、Ｓｉ基板等の支持基板３１ａ上にＳｉＯ２等の絶縁膜３１ｂを介して薄いＧｅ層３１ｃが形成されているＧＯＩ基板３１が用いられている。ＧＯＩ基板３１は、例えば、ＳＯＩ（Silicon On Insulator）基板上に形成したＳｉＧｅ層を酸化してＧｅ組成を増大させる、いわゆる酸化濃縮法等によって形成することが可能である。なお、ＧＯＩ基板３１のＧｅ層３１ｃは、形成するＣＭＯＳＦＥＴ３０の要求特性等に応じ、その膜厚が選択される。
ＣＭＯＳＦＥＴ３０は、このＧＯＩ基板３１のＧｅ層３１ｃにチャネルが形成されるような構成になっている。すなわち、ｎＭＯＳＦＥＴ４０は、Ｇｅ層３１ｃ上にゲート絶縁膜４１を介してゲート電極４２が形成され、ゲート絶縁膜４１およびゲート電極４２の側壁にサイドウォール４３が形成されている。また、サイドウォール４３が形成されたゲート電極４２の両側には、ゲート電極４２およびサイドウォール４３の直下のＧｅ層３１ｃを挟むように、ＮｉＧｅ層４４が形成されている。さらに、このＮｉＧｅ層４４とＧｅ層３１ｃとの接合界面には、所定の原子が高濃度に偏析して形成された極薄の偏析層４５が形成されている。
同様に、ｐＭＯＳＦＥＴ５０は、Ｇｅ層３１ｃ上にゲート絶縁膜５１を介してゲート電極５２が形成され、それらの側壁にサイドウォール５３が形成されて、ゲート電極５２およびサイドウォール５３の直下のＧｅ層３１ｃを挟むように、ＮｉＧｅ層５４が形成されている。
なお、ゲート絶縁膜４１，５１としては、Ｇｅ層３１ｃ表面を酸窒化処理して形成されるＧｅＯＮ膜のほか、Ｇｅ層３１ｃ上に堆積することによって形成されるＳｉＯ２膜やＳｉＯＮ膜、Ｈｉｇｈ−ｋ絶縁膜等を用いることができる。Ｈｉｇｈ−ｋ絶縁膜としては、ＺｒＯ２膜、ＺｒＯＮ膜、ＺｒＳｉＯ膜、ＺｒＳｉＯＮ膜、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜、Ｌａ２Ｏ３膜、ＬａＡｌＯ膜等を用いることが可能である。
このように、ｎＭＯＳＦＥＴ４０およびｐＭＯＳＦＥＴ５０は、そのトランジスタ構造がすべて絶縁膜３１ｂより上側に作り込まれており、また、ｎＭＯＳＦＥＴ４０とｐＭＯＳＦＥＴ５０は、ＳＴＩ３２によって素子分離されている。
このＣＭＯＳＦＥＴ３０において、そのｎＭＯＳＦＥＴ４０は、ＮｉＧｅ層４４とＧｅ層３１ｃとの接合界面に偏析層４５が形成されていることにより、そのショットキー障壁高さが適切に変調されている。それにより、ＣＭＯＳＦＥＴ３０は、ｎＭＯＳＦＥＴ４０、ｐＭＯＳＦＥＴ５０それぞれに適したショットキー障壁高さが実現されて構成されている。
また、このＣＭＯＳＦＥＴ３０は、ＧＯＩ基板３１を用い、その薄いＧｅ層３１ｃにトランジスタ構造が形成されている。そのため、ゲート電極４２，５２によるチャネル領域に対する制御性が高く、微細な構造の場合にも短チャネル効果を効果的に抑制し、高速化を図ることができるようになっている。
上記構成を有するＣＭＯＳＦＥＴ３０は、例えば、次のような手順で形成することが可能である。
図２１に示したＣＭＯＳＦＥＴ３０を形成する場合には、まず、例えば膜厚約３０ｎｍのＧｅ層３１ｃを形成したＧＯＩ基板３１を用意した後、そのＧｅ層３１ｃにＳＴＩ３２を形成し、閾値調整のためにチャネル領域へのイオン注入を行い、常法に従ってゲート絶縁膜４１，５１、ゲート電極４２，５２およびサイドウォール４３，５３を形成する。
その後は、例えば、まずｎＭＯＳＦＥＴ４０のソース・ドレイン領域を形成するＧｅ層３１ｃ上の領域に所定の原子を所定の条件でイオン注入し、さらにその領域にスパッタ法等で所定の膜厚のＮｉ膜を堆積する。ｐＭＯＳＦＥＴ５０についても同様に、ソース・ドレイン領域を形成するＧｅ層３１ｃ上の領域にスパッタ法等で所定の膜厚のＮｉ膜を堆積する。
ｎＭＯＳＦＥＴ４０側に偏析層１６を形成するための所定の原子のイオン注入は、その原子としてＰ，Ａｓ，Ｓｂ等を用いる場合には、例えば、加速電圧約１ｋｅＶ、ドーズ量約２×１０１４ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。また、その原子としてＳ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧約１０ｋｅＶ、ドーズ量約５×１０１３ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。
また、このようなイオン注入後に堆積するＮｉ膜は、例えば、膜厚約１５ｎｍで堆積する。Ｎｉ膜の堆積には、ＥＢ蒸着法、ボート蒸着法、スパッタ法等を用いることが可能である。ＣＭＯＳＦＥＴ３０の量産性やＮｉ膜の膜質等を考慮するとスパッタ法を用いることが好ましく、特に超高真空スパッタ法を用いることが好ましい。
Ｎｉ膜の堆積後は、所定の条件、例えば、Ｎ２雰囲気中、保持温度約２００℃〜約５００℃、保持時間約１分の条件で熱処理を行い、絶縁膜３１ｂに達する厚さ約３０ｎｍのＮｉＧｅ層４４，５４を形成する。その際、ｎＭＯＳＦＥＴ４０側にイオン注入した原子は、偏析現象によってＮｉＧｅ層４４とＧｅ層３１ｃとの接合界面に高濃度の薄い偏析層４５を形成する。
これにより、図２１に示したような構成のＣＭＯＳＦＥＴ３０が形成され、ｎＭＯＳＦＥＴ４０、ｐＭＯＳＦＥＴ５０それぞれに適したショットキー障壁高さを実現することが可能になる。以後は、常法に従い、層間絶縁膜や配線等を形成していき、装置を完成すればよい。
なお、このＣＭＯＳＦＥＴ３０においても、上記同様、偏析層４５を形成する際には、イオン注入量により、ショットキー障壁高さの変調量を制御することが可能である。また、ここでは絶縁膜３１ｂに達するようにＮｉＧｅ層４４，５４を形成するようにしたが、堆積するＮｉ膜の膜厚と熱処理の温度により、ＮｉＧｅ層４４，５４の厚みを制御することも可能である。ただし、その際は、前述のように、熱処理温度によるＮｉＧｅ層４４，５４の厚み制御は、堆積するＮｉ膜の膜厚によるＮｉＧｅ層４４，５４の厚みを制御する場合に比べると、その厚みの制御は難しくなる点に留意する。
上記の例では、ＧＯＩ基板３１のＧｅ層３１ｃを、形成すべきＮｉＧｅ層４４，５４の厚みと同じ膜厚で形成しておき、Ｎｉ膜堆積後の熱処理によって絶縁膜３１ｂに達するＮｉＧｅ層４４，５４を形成するようにしている。そのような膜厚のＧｅ層３１ｃが形成されたＧＯＩ基板３１を用いることにより、ＮｉＧｅ層４４，５４の厚みをそのＧｅ層３１ｃの膜厚に合わせることができるので、このＮｉ−Ｇｅ系のように反応速度が大きいような場合であっても、ＮｉＧｅ層４４，５４を精度良く形成することが可能になり、また、偏析層４５を精度良く形成することが可能になる。
また、このＣＭＯＳＦＥＴ３０においても、上記のように、ＮｉＧｅ層４４，５４の形成後にＮｉＧｅ層４４に対してイオン注入を行って、偏析層４５を形成するようにしてもよい。
また、このようにＧＯＩ基板を用いたＣＭＯＳＦＥＴの場合にも、Ｇｅ基板を用いた場合と同様、必要に応じてｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの両方に偏析層を形成するようにしても構わない。
図２２はＧＯＩ基板を用いたＣＭＯＳＦＥＴの別の構成例を示す図である。なお、図２２において、図２１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
この図２２に示すＣＭＯＳＦＥＴ３０ａは、ＮｉＧｅ層４４とＧｅ層３１ｃとの接合界面に偏析層４５が形成されたｎＭＯＳＦＥＴ４０を有すると共に、ＮｉＧｅ層５４とＧｅ層３１ｃとの接合界面に偏析層４５ａが形成されたｐＭＯＳＦＥＴ５０ａを有している点で、上記ＣＭＯＳＦＥＴ３０と相違する。ｐＭＯＳＦＥＴ５０ａの偏析層４５ａは、ＮｉＧｅ層５４とＧｅ層３１ｃとの接合界面に、Ｂ，Ａｌ，Ｇａ等のほか、Ｓ，Ｓｅ，Ｔｅ等を、高濃度にかつ薄く偏析させることによって形成する。
このように、ＧＯＩ基板３１を用いることに加え、ｎＭＯＳＦＥＴ４０のほかｐＭＯＳＦＥＴ５０ａにも偏析層４５ａを形成することにより、電子および正孔に対するショットキー障壁高さの低減を図り、その駆動力をいっそう向上させることが可能になる。
このような構成を有するＣＭＯＳＦＥＴ３０ａは、例えば、次に示すようなフローで形成することが可能である。
図２３はＧＯＩ基板を用いたときの素子分離層およびウェル形成工程の断面模式図、図２４はＧＯＩ基板を用いたときのゲート電極およびサイドウォール形成工程の断面模式図、図２５はＧＯＩ基板を用いたときのｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図、図２６はＧＯＩ基板を用いたときのｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図、図２７はＧＯＩ基板を用いたときのＮｉ堆積工程の断面模式図である。
上記構成を有するＣＭＯＳＦＥＴ３０ａを形成する場合には、図２３に示すように、まず、ＧＯＩ基板３１の膜厚約３０ｎｍのＧｅ層３１ｃに、ｎＭＯＳＦＥＴ４０とｐＭＯＳＦＥＴ５０ａの形成領域を画定するＳＴＩ３２を形成する。そして、ＳＴＩ３２で画定された各領域に対して閾値調整のためのイオン注入を行う。
次いで、図２４に示すように、ｎＭＯＳＦＥＴ４０とｐＭＯＳＦＥＴ５０ａを形成する各領域に、ＳｉＯ２等の絶縁材料およびポリシリコン等の電極材料を順に成膜し、ゲート加工を行って、ゲート絶縁膜４１，５１およびゲート電極４２，５２を形成する。そして、全面を絶縁材料で被覆し、エッチバックしてサイドウォール４３，５３を形成する。
次いで、図２５に示すように、ｐＭＯＳＦＥＴ５０ａの形成領域をレジスト７０でマスクし、ｎＭＯＳＦＥＴ４０の形成領域に、第１の所定の原子としてＰ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入し、注入領域４５０を形成する。なお、イオン注入条件は、上記ＣＭＯＳＦＥＴ３０を形成する場合と同条件とすることができる。イオン注入後、レジスト７０は除去する。
次いで、図２６に示すように、今度はｎＭＯＳＦＥＴ１０の形成領域をレジスト７１でマスクし、ｐＭＯＳＦＥＴ５０ａの形成領域に、第２の所定の原子としてＢ，Ａｌ，Ｇａ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入し、注入領域４５０ａを形成する。イオン注入は、Ｂ，Ａｌ，Ｇａ等を用いる場合には、例えば、加速電圧約１ｋｅＶ、ドーズ量約２×１０１４ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。また、Ｓ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧約１０ｋｅＶ、ドーズ量約５×１０１３ｃｍ−２〜約１×１０１５ｃｍ−２の条件とする。イオン注入後、レジスト７１は除去する。
次いで、図２７に示すように、全面に膜厚約１５ｎｍのＮｉ膜７２を堆積する。そして、このＮｉ膜７２の堆積後にＮ２雰囲気中、保持温度約３５０℃（室温より約２分で昇温）、保持時間約１分のＲＴＡ処理を行い、Ｎｉ膜７２とＧｅ層３１ｃとを反応させる。その後、未反応のＮｉ膜７２を除去する。これにより、図２２に示したように、ここでは絶縁膜３１ｂに達する厚さ約３０ｎｍのＮｉＧｅ層４４，５４が形成される。また、その際、ＮｉＧｅ層４４とＧｅ層３１ｃとの接合（第１の接合）界面に偏析層４５（第１の所定の原子を含む第１の層）が形成され、ＮｉＧｅ層５４とＧｅ層３１ｃとの接合（第２の接合）界面にも偏析層４５ａ（第２の所定の原子を含む第２の層）が形成される。以後は、常法に従い、層間絶縁膜や配線等を形成していき、装置を完成すればよい。
なお、この図２３〜図２７に示したＣＭＯＳＦＥＴ３０ａの形成フローにおいて、図２５に示したｎＭＯＳＦＥＴ４０のソース・ドレイン領域へのイオン注入およびレジスト７０の除去まで行った後に、図２６に示したｐＭＯＳＦＥＴ５０ａのソース・ドレイン領域へのイオン注入を行うことなく、全面にＮｉ膜７２を形成してＲＴＡ処理を行うようにすれば、図２１に示したＣＭＯＳＦＥＴ３０が形成されることになる。
また、図２２に示したＣＭＯＳＦＥＴ３０ａは、次のような別のフローで形成することも可能である。なお、この別の形成フローにおいては、上記の図２３に示した工程から図２４に示した工程までは同じであり、ここでは、主にそれ以降の工程について説明する。
図２８はＧＯＩ基板を用いた別の形成例のＮｉ堆積工程の断面模式図、図２９はＧＯＩ基板を用いた別の形成例のＲＴＡ処理工程の断面模式図、図３０はＧＯＩ基板を用いた別の形成例のｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図、図３１はＧＯＩ基板を用いた別の形成例のｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。なお、図２８〜図３１において、上記の図２２〜図２７に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
まず、図２３に示したように、ＧＯＩ基板３１の膜厚約３０ｎｍのＧｅ層３１ｃにＳＴＩ３２を形成し、閾値調整のためのイオン注入を行った後、図２４に示したように、ゲート絶縁膜４１，５１、ゲート電極４２，５２、サイドウォール４３，５３を形成する。
次いで、図２８に示すように、全面に膜厚約１５ｎｍのＮｉ膜７２を堆積した後、図２９に示すように、所定の条件でＲＴＡ処理を行い、ＮｉＧｅ層４４，５４を形成し、未反応のＮｉ膜７２は除去する。
そして、このようにＮｉＧｅ層４４，５４を形成した後に、図３０に示すように、ｐＭＯＳＦＥＴ５０ａの形成領域をレジスト７０でマスクし、ｎＭＯＳＦＥＴ４０の形成領域に、Ｐ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入する。イオン注入後、レジスト７０は除去する。
次いで、図３１に示すように、ｎＭＯＳＦＥＴ４０の形成領域をレジスト７１でマスクし、ｐＭＯＳＦＥＴ５０ａの形成領域に、Ｂ，Ａｌ，Ｇａ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入する。イオン注入後、レジスト７１は除去する。
最後に、所定の条件でＲＴＡ処理を行い、イオン注入した原子を拡散、偏析させ、ＮｉＧｅ層４４，５４とＧｅ層３１ｃとの接合界面にそれぞれ偏析層４５，４５ａを形成する。
なお、この図２３，図２４，図２８〜図３１に示したＣＭＯＳＦＥＴ３０ａの別の形成フローにおいて、図３０に示したｎＭＯＳＦＥＴ４０のソース・ドレイン領域へのイオン注入とレジスト７０の除去まで行った後に、図３１に示したｐＭＯＳＦＥＴ５０ａのソース・ドレイン領域へのイオン注入を行うことなく、所定条件のＲＴＡ処理を行うようにすれば、図２１に示したＣＭＯＳＦＥＴ３０が形成されることになる。
次に、ＧｅチャネルＭＯＳＦＥＴを備えたＣＭＯＳＦＥＴにおいて、そのＧｅチャネル領域にひずみを印加する場合について説明する。
図３２はひずみ印加型ＣＭＯＳＦＥＴの構成例を示す図である。なお、図３２において、図１１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
この図３２に示すＣＭＯＳＦＥＴ１ｂは、ＮｉＧｅ層１５とＧｅ基板２との接合界面に偏析層１６が形成されたｎＭＯＳＦＥＴ１０、およびＮｉＧｅ層２５とＧｅ基板２との接合界面に偏析層１６ａが形成されたｐＭＯＳＦＥＴ２０ａを有している。さらに、このＣＭＯＳＦＥＴ１ｂは、第１の膜として、ｎＭＯＳＦＥＴ１０を覆うように第１の窒化シリコン（ＳｉＮ）膜８０が形成され、第２の膜として、ｐＭＯＳＦＥＴ２０ａを覆うように第２のＳｉＮ膜８１が形成された構造を有している。
ｎＭＯＳＦＥＴ１０側に形成された第１のＳｉＮ膜８０は、そのＧｅチャネル領域に引っ張り応力を印加し、一方、ｐＭＯＳＦＥＴ２０ａ側に形成された第２のＳｉＮ膜８１は、そのＧｅチャネル領域に圧縮応力を印加する（図３２中、太矢印。）。このような応力の違いは、第１，第２のＳｉＮ膜８０，８１の各結晶構造を制御することによって実現することができる。
一般的に、引っ張り応力は電子移動度を向上させ、圧縮応力は正孔移動度を向上させる。したがって、このＣＭＯＳＦＥＴ１ｂのように、ｎＭＯＳＦＥＴ１０側に引っ張り応力を印加し、ｐＭＯＳＦＥＴ２０ａ側に圧縮応力を印加することによって、偏析層１６，１６ａを形成することによる効果に加え、それぞれのキャリア移動度の向上が図られるようになる。
上記構成を有するＣＭＯＳＦＥＴ１ｂは、例えば、次に示すようなフローで形成することが可能である。なお、このＣＭＯＳＦＥＴ１ｂの形成において、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０ａの形成までは上記の図１２〜図１６に示した工程と同じであるため、ここではｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０ａの形成以後の工程について説明する。
図３３は圧縮応力印加用ＳｉＮ膜堆積工程の断面模式図、図３４は圧縮応力印加用ＳｉＮ膜選択除去工程の断面模式図、図３５は引っ張り応力印加用ＳｉＮ膜堆積工程の断面模式図、図３６は引っ張り応力印加用ＳｉＮ膜選択除去工程の断面模式図である。
図１２〜図１６に示した工程を経て、図１１に示したようなｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０ａを形成した後は、図３３に示すように、まず、全面に圧縮応力を印加するための第２のＳｉＮ膜８１を堆積する。この工程では、ｎＭＯＳＦＥＴ１０側、ｐＭＯＳＦＥＴ２０ａ側共に第２のＳｉＮ膜８１で覆われる。
次いで、図３４に示すように、ｐＭＯＳＦＥＴ２０ａ側をレジスト８２でマスクし、ｎＭＯＳＦＥＴ１０側に形成されている第２のＳｉＮ膜８１をＲＩＥ（Reactive Ion Etching）あるいはウェットエッチングにより除去する。除去後、レジスト８２は除去する。
ｎＭＯＳＦＥＴ１０側に形成されている第２のＳｉＮ膜８１の除去後、図３５に示すように、全面に引っ張り応力を印加するための第１のＳｉＮ膜８０を堆積する。これにより、ｎＭＯＳＦＥＴ１０側は第１のＳｉＮ膜８０で覆われ、一方、ｐＭＯＳＦＥＴ２０ａ側は第２のＳｉＮ膜８１およびその上層に形成された第１のＳｉＮ膜８０で覆われるようになる。
そして、図３６に示すように、ｎＭＯＳＦＥＴ１０側をレジスト８３でマスクし、ｐＭＯＳＦＥＴ２０ａ側に形成されている上層の第１のＳｉＮ膜８０をＲＩＥあるいはウェットエッチングにより除去する。除去後、レジスト８３は除去する。
これにより、ｎＭＯＳＦＥＴ１０側がそのＧｅチャネル領域に引っ張り応力を印加する第１のＳｉＮ膜８０で覆われ、ｐＭＯＳＦＥＴ２０ａ側がそのＧｅチャネル領域に圧縮応力を印加する第２のＳｉＮ膜８１で覆われた、上記の図３２に示したＣＭＯＳＦＥＴ１ｂが得られるようになる。
なお、ここではＧｅ基板２を用いたＣＭＯＳＦＥＴ１ａを例にして述べたが、Ｇｅチャネル領域にひずみを印加する上記のような手法は、ＧＯＩ基板３１を用いたＣＭＯＳＦＥＴ３０ａにも同様に適用可能である。また、このような手法は、ｎＭＯＳＦＥＴ１０，４０側にのみ偏析層１６，４５を有するようなＣＭＯＳＦＥＴ１，３０のほか、Ｇｅのチャネル領域を有するＣＭＯＳＦＥＴであって偏析層を有しないものにも同様に適用可能である。
また、ここではｎ側とｐ側のそれぞれのチャネル領域に対して所定のひずみを印加する構成を例にして述べたが、ｎ側とｐ側のいずれか一方にのみ所定のひずみを印加するような構成とすることも可能である。
以上説明したように、ｎ，ｐ両チャネル型のＧｅチャネルＭＯＳＦＥＴを備えたＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａを、そのソース・ドレイン接合をショットキー接合によって実現し、さらに、必要に応じ、その接合界面に適当な原子を偏析させて偏析層１６，１６ａ，４５，４５ａを形成する。それにより、ソース・ドレイン接合をｐｎ接合によって実現する従来の構造に比べ、より急峻でかつ低抵抗な接合形成が可能になると共に、ｎＭＯＳＦＥＴ１０，４０、ｐＭＯＳＦＥＴ２０，２０ａ，５０，５０ａそれぞれに適したショットキー障壁高さを得ることが可能になる。したがって、Ｇｅチャネルを用いた超高速のＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａが実現可能になる。
また、ここではＧｅをチャネル領域に用いたＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａを例にして述べたが、ショットキー障壁高さを所定の原子の偏析層１６，１６ａ，４５，４５ａによって変調させる手法は、ＳｉＧｅ基板やＳＧＯＩ（Silicon Germanium On Insulator）基板を用いる等してＳｉＧｅをチャネル領域に用いたＣＭＯＳＦＥＴの場合にも同様に適用可能であり、上記同様の効果を得ることが可能である。
ＳｉＧｅのバンドギャップは、Ｓｉのバンドギャップ（１．１２ｅＶ）とＧｅのバンドギャップ（０．６６ｅＶ）の間の値になり、その値は、そのＧｅ組成に依存する。ＳｉＧｅのＧｅ組成を大きくしていくと、そのバンドギャップは縮小していき、Ｇｅのバンドギャップに近づいていく。上記ＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａのチャネル領域をＳｉＧｅとした場合には、Ｇｅのときとは、偏析層１６，１６ａ，４５，４５ａが存在しないときのショットキー障壁高さ（ショットキー障壁高さの初期値）が異なるのみとなる。したがって、ＳｉＧｅをチャネル領域に用いたＣＭＯＳＦＥＴの場合にも、Ｇｅをチャネル領域に用いたＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａの場合と同様の手法が適用可能であり、ＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａの場合と同様の効果を得ることができる。
また、ここでは金属間化合物を形成するための金属としてＮｉを用いた場合を例にして述べたが、その他の金属を用いることも可能である。Ｎｉを用いた場合には、低抵抗なＮｉＧｅ層を比較的低温でかつ所定の温度範囲で安定して形成することができるといったメリットがある。その他の使用可能な金属としては、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、Ｐｔ等を用いることができる。その場合は、各金属について熱処理温度と安定相の関係を考慮し、金属間化合物の形成条件を適当に設定する。例えば、Ｔｉ，Ｃｏの場合、Ｇｅ上に成膜した後、温度約４００℃〜約６００℃のＲＴＡ処理を行うことにより、良質なチタンゲルマニウム（ＴｉＧｅ）層、コバルトゲルマニウム（ＣｏＧｅ）層を形成することが可能である。また、Ｐｔの場合には、Ｎｉの場合と同様の条件で良質なＰｔＧｅ層を形成することが可能である。
また、Ｎｉ，Ｔｉ，Ｃｏ，Ｐｔ等の金属を複数種組み合わせて用いることも可能である。その際には、各金属の性質、例えば、熱処理時にその金属がＧｅ側に拡散して金属間化合物が形成されるのか、あるいはＧｅがその金属の膜側に拡散して金属間化合物が形成されるのか、といった性質を考慮して組み合わせる金属を選択する。
一例として、金属間化合物を形成するための金属としてＮｉとＰｔを組み合わせて用いる場合について述べる。その場合は、Ｎｉ膜の堆積に替えて、白金ニッケル（ＰｔＮｉ）膜の堆積を行うようにする。ＰｔＮｉ膜は、例えばスパッタ法で形成する場合には、ＮｉターゲットとＰｔターゲットを用いてスパッタを行う、あるいは所定の組成としたＰｔＮｉ合金のターゲットを用いてスパッタを行うことによって形成することが可能である。その後は、Ｎｉ膜のみを堆積した場合と同様の手順および条件とすることができる。なお、このようにＮｉにＰｔを組み合わせた場合には、Ｎｉ膜の場合に比べ、ＰｔＮｉ膜の成膜後の熱処理時にその表面での凝集の発生がより効果的に抑制されるようになる。
また、以上の説明で述べたＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａの各部の材質や膜厚、形成方法等は、形成するＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａの要求特性等に応じて任意に選択可能である。
なお、以上の説明では、ＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａを例にして述べたが、勿論、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴをそれぞれ単独で形成することも可能である。その場合、ｎＭＯＳＦＥＴあるいはｐＭＯＳＦＥＴは、上記のＣＭＯＳＦＥＴ１，１ａ，１ｂ，３０，３０ａの形成方法の例に従って、それぞれ形成することが可能である。また、単独でも形成可能であるため、ｎＭＯＳＦＥＴあるいはｐＭＯＳＦＥＴと他の回路素子を備えた半導体装置を形成することも可能である。
（付記１） 相補型の電界効果トランジスタにおいて、
ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが共に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）のチャネル領域と、Ｇｅを含む金属間化合物によって形成されたソース・ドレイン領域と、を有することを特徴とする電界効果トランジスタ。
（付記２） 前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との接合界面に、前記接合が形成するショットキー障壁高さを変調させる所定の原子を含んだ層を有することを特徴とする付記１記載の電界効果トランジスタ。
（付記３） 前記層に含まれる前記所定の原子は、Ｖ族原子、VI族原子、またはＶ族原子とVI族原子であることを特徴とする付記２記載の電界効果トランジスタ。
（付記４） 前記ｎチャネル型電界効果トランジスタのチャネル領域に引っ張り応力が印加され、前記ｐチャネル型電界効果トランジスタのチャネル領域に圧縮応力が印加されていることを特徴とする付記２記載の電界効果トランジスタ。
（付記５） 前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第１の接合界面に、前記第１の接合が形成するショットキー障壁高さを変調させる第１の所定の原子を含んだ第１の層と、
前記ｐチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第２の接合界面に、前記第２の接合が形成するショットキー障壁高さを変調させる第２の所定の原子を含んだ第２の層と、
を有することを特徴とする付記１記載の電界効果トランジスタ。
（付記６） 前記第１の層に含まれる前記第１の所定の原子は、Ｖ族原子、VI族原子、またはＶ族原子とVI族原子であり、
前記第２の層に含まれる前記第２の所定の原子は、III族原子、VI族原子、またはIII族原子とVI族原子であることを特徴とする付記５記載の電界効果トランジスタ。
（付記７） 前記ｎチャネル型電界効果トランジスタのチャネル領域に引っ張り応力が印加され、前記ｐチャネル型電界効果トランジスタのチャネル領域に圧縮応力が印加されていることを特徴とする付記５記載の電界効果トランジスタ。
（付記８） 前記ｎチャネル型電界効果トランジスタのチャネル領域および前記ｐチャネル型電界効果トランジスタのチャネル領域は、支持基板上に絶縁膜を介して形成されたＳｉｘＧｅ１−ｘ層（０≦ｘ＜１）に形成されていることを特徴とする付記１記載の電界効果トランジスタ。
（付記９） 電界効果トランジスタにおいて、
ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）のチャネル領域と、
Ｇｅを含む金属間化合物によって形成されたソース・ドレイン領域と、
前記チャネル領域と前記ソース・ドレイン領域との接合界面に形成され、前記接合が形成するショットキー障壁高さを変調させる所定の原子を含んだ層と、
を有することを特徴とする電界効果トランジスタ。
（付記１０） 相補型の電界効果トランジスタの製造方法において、
ｎチャネル型電界効果トランジスタのチャネル領域およびｐチャネル型電界効果トランジスタのチャネル領域が形成されるＳｉｘＧｅ１−ｘ（０≦ｘ＜１）の上の、前記ｎチャネル型電界効果トランジスタのチャネル領域が形成される領域および前記ｐチャネル型電界効果トランジスタのチャネル領域が形成される領域をそれぞれ挟んで、金属膜を形成する工程と、
熱処理を行い、前記ｎチャネル型電界効果トランジスタのチャネル領域が形成される領域の両側および前記ｐチャネル型電界効果トランジスタのチャネル領域が形成される領域の両側にそれぞれ、Ｇｅを含む金属間化合物のソース・ドレイン領域を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。
（付記１１） 前記金属膜を形成する工程の前に、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域を形成するＳｉｘＧｅ１−ｘ（０≦ｘ＜１）に所定の原子を注入する工程を有し、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程においては、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域と共に、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との接合界面に前記所定の原子を含んだ層を形成することを特徴とする付記１０記載の電界効果トランジスタの製造方法。
（付記１２） 前記層に含まれる前記所定の原子は、Ｖ族原子、VI族原子、またはＶ族原子とVI族原子であることを特徴とする付記１１記載の電界効果トランジスタの製造方法。
（付記１３） 前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程後に、
前記ｎチャネル型電界効果トランジスタのチャネル領域に引っ張り応力を印加するための第１の膜を形成する工程と、
前記ｐチャネル型電界効果トランジスタのチャネル領域に圧縮応力を印加するための第２の膜を形成する工程と、
を有することを特徴とする付記１１記載の電界効果トランジスタの製造方法。
（付記１４） 前記金属膜を形成する工程の前に、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域を形成するＳｉｘＧｅ１−ｘ（０≦ｘ＜１）に第１の所定の原子を注入する工程と、
前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成するＳｉｘＧｅ１−ｘ（０≦ｘ＜１）に第２の所定の原子を注入する工程と、
を有し、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程においては、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域と共に、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第１の接合界面に前記第１の所定の原子を含んだ第１の層を形成し、
前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域と共に、前記ｐチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第２の接合界面に前記第２の所定の原子を含んだ第２の層を形成する、
ことを特徴とする付記１０記載の電界効果トランジスタの製造方法。
（付記１５） 前記第１の層に含まれる前記第１の所定の原子は、Ｖ族原子、VI族原子、またはＶ族原子とVI族原子であり、
前記第２の層に含まれる前記第２の所定の原子は、III族原子、VI族原子、またはIII族原子とVI族原子であることを特徴とする付記１４記載の電界効果トランジスタの製造方法。
（付記１６） 前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程後に、
前記ｎチャネル型電界効果トランジスタのチャネル領域に引っ張り応力を印加するための第１の膜を形成する工程と、
前記ｐチャネル型電界効果トランジスタのチャネル領域に圧縮応力を印加するための第２の膜を形成する工程と、
を有することを特徴とする付記１４記載の電界効果トランジスタの製造方法。
（付記１７） 前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程後に、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域に所定の原子を注入する工程と、
前記所定の原子を拡散させ、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との接合界面に前記所定の原子を含んだ層を形成する工程と、
を有することを特徴とする付記１０記載の電界効果トランジスタの製造方法。
（付記１８） 前記所定の原子を含んだ前記層を形成する工程後に、
前記ｎチャネル型電界効果トランジスタのチャネル領域に引っ張り応力を印加するための第１の膜を形成する工程と、
前記ｐチャネル型電界効果トランジスタのチャネル領域に圧縮応力を印加するための第２の膜を形成する工程と、
を有することを特徴とする付記１７記載の電界効果トランジスタの製造方法。
（付記１９） 前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程後に、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域に第１の所定の原子を注入する工程と、
前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域に第２の所定の原子を注入する工程と、
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域にそれぞれ注入された前記第１，第２の所定の原子を拡散させて、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第１の接合界面に前記第１の所定の原子を含んだ第１の層を形成し、前記ｐチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第２の接合界面に前記第２の所定の原子を含んだ第２の層を形成する工程と、
を有することを特徴とする付記１０記載の電界効果トランジスタの製造方法。
（付記２０） 前記第１，第２の所定の原子を含んだ前記第１，第２の層を形成する工程後に、
前記ｎチャネル型電界効果トランジスタのチャネル領域に引っ張り応力を印加するための第１の膜を形成する工程と、
前記ｐチャネル型電界効果トランジスタのチャネル領域に圧縮応力を印加するための第２の膜を形成する工程と、
を有することを特徴とする付記１９記載の電界効果トランジスタの製造方法。
Ｇｅのバンド構造を示す図であって、（Ａ）は金属の仕事関数との関係を示す図、（Ｂ）は接合時の状態を示す図である。 アニール温度とショットキー障壁高さの関係を示す図である。 ＣＭＯＳＦＥＴの構成例を示す図である。 ショットキー障壁高さの変調メカニズムの説明図（その１）である。 ショットキー障壁高さの変調メカニズムの説明図（その２）である。 Ａｓ不純物原子偏析層の形成例を示す図である。 Ｓｂ不純物原子偏析層の形成例を示す図である。 Ｓ原子偏析層の形成例を示す図である。 Ａｓ，Ｓｂ注入量とショットキー障壁高さの関係を示す図である。 Ｓ注入量とショットキー障壁高さの関係を示す図である。 ＣＭＯＳＦＥＴの別の構成例を示す図である。 素子分離層およびウェル形成工程の断面模式図である。 ゲート電極およびサイドウォール形成工程の断面模式図である。 ｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 ｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 Ｎｉ堆積工程の断面模式図である。 別の形成例のＮｉ堆積工程の断面模式図である。 別の形成例のＲＴＡ処理工程の断面模式図である。 別の形成例のｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 別の形成例のｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 ＧＯＩ基板を用いたＣＭＯＳＦＥＴの構成例を示す図である。 ＧＯＩ基板を用いたＣＭＯＳＦＥＴの別の構成例を示す図である。 ＧＯＩ基板を用いたときの素子分離層およびウェル形成工程の断面模式図である。 ＧＯＩ基板を用いたときのゲート電極およびサイドウォール形成工程の断面模式図である。 ＧＯＩ基板を用いたときのｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 ＧＯＩ基板を用いたときのｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 ＧＯＩ基板を用いたときのＮｉ堆積工程の断面模式図である。 ＧＯＩ基板を用いた別の形成例のＮｉ堆積工程の断面模式図である。 ＧＯＩ基板を用いた別の形成例のＲＴＡ処理工程の断面模式図である。 ＧＯＩ基板を用いた別の形成例のｎＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 ＧＯＩ基板を用いた別の形成例のｐＭＯＳＦＥＴのソース・ドレイン領域へのイオン注入工程の断面模式図である。 ひずみ印加型ＣＭＯＳＦＥＴの構成例を示す図である。 圧縮応力印加用ＳｉＮ膜堆積工程の断面模式図である。 圧縮応力印加用ＳｉＮ膜選択除去工程の断面模式図である。 引っ張り応力印加用ＳｉＮ膜堆積工程の断面模式図である。 引っ張り応力印加用ＳｉＮ膜選択除去工程の断面模式図である。
符号の説明
１，１ａ，１ｂ，３０，３０ａ ＣＭＯＳＦＥＴ
２ Ｇｅ基板
３，３２ ＳＴＩ
１０，４０ ｎＭＯＳＦＥＴ
１１ ｐウェル
１２，２２，４１，５１ ゲート絶縁膜
１３，２３，４２，５２ ゲート電極
１４，２４，４３，５３ サイドウォール
１５，２５，４４，５４ ＮｉＧｅ層
１６，１６ａ，４５，４５ａ 偏析層
２０，２０ａ，５０，５０ａ ｐＭＯＳＦＥＴ
２１ ｎウェル
３１ ＧＯＩ基板
３１ａ 支持基板
３１ｂ 絶縁膜
３１ｃ Ｇｅ層
６０，６１，７０，７１，８２，８３ レジスト
６２，７２ Ｎｉ膜
８０ 第１のＳｉＮ膜
８１ 第２のＳｉＮ膜
１６０，１６０ａ，４５０，４５０ａ 注入領域

Claims (10)

  1. 相補型の電界効果トランジスタにおいて、
    ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが共に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）のチャネル領域と、Ｇｅを含む金属間化合物によって形成されたソース・ドレイン領域と、を有することを特徴とする電界効果トランジスタ。
  2. 前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との接合界面に、前記接合が形成するショットキー障壁高さを変調させる所定の原子を含んだ層を有することを特徴とする請求項１記載の電界効果トランジスタ。
  3. 前記層に含まれる前記所定の原子は、Ｖ族原子、VI族原子、またはＶ族原子とVI族原子であることを特徴とする請求項２記載の電界効果トランジスタ。
  4. 前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第１の接合界面に、前記第１の接合が形成するショットキー障壁高さを変調させる第１の所定の原子を含んだ第１の層と、
    前記ｐチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第２の接合界面に、前記第２の接合が形成するショットキー障壁高さを変調させる第２の所定の原子を含んだ第２の層と、
    を有することを特徴とする請求項１記載の電界効果トランジスタ。
  5. 前記ｎチャネル型電界効果トランジスタのチャネル領域および前記ｐチャネル型電界効果トランジスタのチャネル領域は、支持基板上に絶縁膜を介して形成されたＳｉｘＧｅ１−ｘ層（０≦ｘ＜１）に形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
  6. 相補型の電界効果トランジスタの製造方法において、
    ｎチャネル型電界効果トランジスタのチャネル領域およびｐチャネル型電界効果トランジスタのチャネル領域が形成されるＳｉｘＧｅ１−ｘ（０≦ｘ＜１）の上の、前記ｎチャネル型電界効果トランジスタのチャネル領域が形成される領域および前記ｐチャネル型電界効果トランジスタのチャネル領域が形成される領域をそれぞれ挟んで、金属膜を形成する工程と、
    熱処理を行い、前記ｎチャネル型電界効果トランジスタのチャネル領域が形成される領域の両側および前記ｐチャネル型電界効果トランジスタのチャネル領域が形成される領域の両側にそれぞれ、Ｇｅを含む金属間化合物のソース・ドレイン領域を形成する工程と、
    を有することを特徴とする電界効果トランジスタの製造方法。
  7. 前記金属膜を形成する工程の前に、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域を形成するＳｉｘＧｅ１−ｘ（０≦ｘ＜１）に所定の原子を注入する工程を有し、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程においては、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域と共に、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との接合界面に前記所定の原子を含んだ層を形成することを特徴とする請求項６記載の電界効果トランジスタの製造方法。
  8. 前記金属膜を形成する工程の前に、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域を形成するＳｉｘＧｅ１−ｘ（０≦ｘ＜１）に第１の所定の原子を注入する工程と、
    前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成するＳｉｘＧｅ１−ｘ（０≦ｘ＜１）に第２の所定の原子を注入する工程と、
    を有し、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程においては、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域と共に、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第１の接合界面に前記第１の所定の原子を含んだ第１の層を形成し、
    前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域と共に、前記ｐチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第２の接合界面に前記第２の所定の原子を含んだ第２の層を形成する、
    ことを特徴とする請求項６記載の電界効果トランジスタの製造方法。
  9. 前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程後に、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域に所定の原子を注入する工程と、
    前記所定の原子を拡散させ、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との接合界面に前記所定の原子を含んだ層を形成する工程と、
    を有することを特徴とする請求項６記載の電界効果トランジスタの製造方法。
  10. 前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域を形成する工程後に、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域に第１の所定の原子を注入する工程と、
    前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域に第２の所定の原子を注入する工程と、
    前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域および前記ｐチャネル型電界効果トランジスタのソース・ドレイン領域にそれぞれ注入された前記第１，第２の所定の原子を拡散させて、前記ｎチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第１の接合界面に前記第１の所定の原子を含んだ第１の層を形成し、前記ｐチャネル型電界効果トランジスタのチャネル領域とソース・ドレイン領域との第２の接合界面に前記第２の所定の原子を含んだ第２の層を形成する工程と、
    を有することを特徴とする請求項６記載の電界効果トランジスタの製造方法。
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US11/415,199 US7825493B2 (en) 2005-09-09 2006-05-02 Field-effect transistor and method for fabricating the same
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032840A (ja) * 2007-07-26 2009-02-12 Nec Corp 半導体装置及びその製造方法
WO2009031502A1 (ja) * 2007-09-03 2009-03-12 The University Of Tokyo 半導体装置及びその製造方法
JP2009060110A (ja) * 2007-08-31 2009-03-19 Interuniv Micro Electronica Centrum Vzw ゲルマナイド成長の改良方法およびそれにより得られたデバイス
JP2010109122A (ja) * 2008-10-30 2010-05-13 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2011519152A (ja) * 2008-04-11 2011-06-30 サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） 相補型ｐ、及びｎＭＯＳＦＥＴトランジスタの製造方法、このトランジスタを包含する電子デバイス、及び少なくとも１つのこのデバイスを包含するプロセッサ
JP2011181617A (ja) * 2010-02-26 2011-09-15 Toshiba Corp 半導体装置及びその製造方法
WO2012169212A1 (ja) * 2011-06-10 2012-12-13 住友化学株式会社 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
WO2012169209A1 (ja) * 2011-06-10 2012-12-13 住友化学株式会社 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
WO2012169210A1 (ja) * 2011-06-10 2012-12-13 住友化学株式会社 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
US8338247B2 (en) 2009-03-10 2012-12-25 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
WO2013105331A1 (ja) * 2012-01-11 2013-07-18 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
WO2013145412A1 (ja) * 2012-03-27 2013-10-03 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
WO2013161331A1 (ja) * 2012-04-27 2013-10-31 独立行政法人産業技術総合研究所 相補型半導体装置及びその製造方法
WO2015029270A1 (ja) * 2013-08-28 2015-03-05 株式会社 東芝 半導体装置及びその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4410222B2 (ja) * 2006-06-21 2010-02-03 株式会社東芝 半導体装置及びその製造方法
US8354344B2 (en) 2007-08-31 2013-01-15 Imec Methods for forming metal-germanide layers and devices obtained thereby
JP5317483B2 (ja) * 2008-01-29 2013-10-16 株式会社東芝 半導体装置
KR101408875B1 (ko) 2008-04-18 2014-06-17 삼성전자주식회사 게르마늄 응축을 이용한 ｃｍｏｓ 트랜지스터 및 그제조방법
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
US8124513B2 (en) * 2009-03-18 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium field effect transistors and fabrication thereof
US8178430B2 (en) 2009-04-08 2012-05-15 International Business Machines Corporation N-type carrier enhancement in semiconductors
US8680629B2 (en) * 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
US8274116B2 (en) * 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
CN102194748B (zh) * 2010-03-15 2014-04-16 北京大学 半导体器件及其制造方法
JP2012204595A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 電界効果トランジスタ
CN102227001B (zh) 2011-06-23 2013-03-06 北京大学 一种锗基nmos器件及其制备方法
KR20140097453A (ko) * 2011-12-19 2014-08-06 인텔 코오퍼레이션 금속성 소스 및 드레인 영역들을 갖는 반도체 장치
EP2704199B1 (en) 2012-09-03 2020-01-01 IMEC vzw Method of manufacturing a semiconductor device
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
US9224657B2 (en) * 2013-08-06 2015-12-29 Texas Instruments Incorporated Hard mask for source/drain epitaxy control
FR3011382B1 (fr) * 2013-09-27 2019-03-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un circuit integre
US9553031B1 (en) * 2016-04-01 2017-01-24 Lam Research Corporation Method for integrating germanides in high performance integrated circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318189A (ja) * 2002-03-20 2003-11-07 Taiwan National Chiao Tung Univ モスフェット及びその製造方法
JP2004327777A (ja) * 2003-04-25 2004-11-18 Fujitsu Ltd ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法
JP2005079277A (ja) * 2003-08-29 2005-03-24 Toshiba Corp 電界効果トランジスタ
JP2005101588A (ja) * 2003-09-05 2005-04-14 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP2005209782A (ja) * 2004-01-21 2005-08-04 Toshiba Corp 半導体装置
JP2005217391A (ja) * 2003-10-31 2005-08-11 Internatl Business Mach Corp <Ibm> 高移動度ヘテロ接合相補型電界効果トランジスタおよびその方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266813A (en) * 1992-01-24 1993-11-30 International Business Machines Corporation Isolation technique for silicon germanium devices
KR100767950B1 (ko) * 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US6844227B2 (en) * 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
DE10334353A1 (de) * 2003-07-25 2005-02-17 Forschungszentrum Jülich GmbH Verfahren zur Herstellung eines Kontaktes und elektronisches Bauelement, umfassend derartige Kontakte
US7053400B2 (en) * 2004-05-05 2006-05-30 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318189A (ja) * 2002-03-20 2003-11-07 Taiwan National Chiao Tung Univ モスフェット及びその製造方法
JP2004327777A (ja) * 2003-04-25 2004-11-18 Fujitsu Ltd ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法
JP2005079277A (ja) * 2003-08-29 2005-03-24 Toshiba Corp 電界効果トランジスタ
JP2005101588A (ja) * 2003-09-05 2005-04-14 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP2005217391A (ja) * 2003-10-31 2005-08-11 Internatl Business Mach Corp <Ibm> 高移動度ヘテロ接合相補型電界効果トランジスタおよびその方法
JP2005209782A (ja) * 2004-01-21 2005-08-04 Toshiba Corp 半導体装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032840A (ja) * 2007-07-26 2009-02-12 Nec Corp 半導体装置及びその製造方法
JP2009060110A (ja) * 2007-08-31 2009-03-19 Interuniv Micro Electronica Centrum Vzw ゲルマナイド成長の改良方法およびそれにより得られたデバイス
WO2009031502A1 (ja) * 2007-09-03 2009-03-12 The University Of Tokyo 半導体装置及びその製造方法
JP2009059996A (ja) * 2007-09-03 2009-03-19 Univ Of Tokyo 半導体装置及びその製造方法
JP2011519152A (ja) * 2008-04-11 2011-06-30 サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） 相補型ｐ、及びｎＭＯＳＦＥＴトランジスタの製造方法、このトランジスタを包含する電子デバイス、及び少なくとも１つのこのデバイスを包含するプロセッサ
JP2010109122A (ja) * 2008-10-30 2010-05-13 Toshiba Corp 半導体装置および半導体装置の製造方法
US8816448B2 (en) 2008-10-30 2014-08-26 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US8338247B2 (en) 2009-03-10 2012-12-25 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
JP2011181617A (ja) * 2010-02-26 2011-09-15 Toshiba Corp 半導体装置及びその製造方法
WO2012169209A1 (ja) * 2011-06-10 2012-12-13 住友化学株式会社 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
WO2012169210A1 (ja) * 2011-06-10 2012-12-13 住友化学株式会社 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
WO2012169212A1 (ja) * 2011-06-10 2012-12-13 住友化学株式会社 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
WO2013105331A1 (ja) * 2012-01-11 2013-07-18 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
WO2013145412A1 (ja) * 2012-03-27 2013-10-03 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
JP2013206940A (ja) * 2012-03-27 2013-10-07 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
WO2013161331A1 (ja) * 2012-04-27 2013-10-31 独立行政法人産業技術総合研究所 相補型半導体装置及びその製造方法
WO2015029270A1 (ja) * 2013-08-28 2015-03-05 株式会社 東芝 半導体装置及びその製造方法

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