WO2015029270A1 - 半導体装置及びその製造方法 - Google Patents

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polycrystalline
impurities
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小池　正浩
雄一 上牟田
善己 鎌田
臼田　宏治
手塚　勉
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株式会社 東芝
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    • H—ELECTRICITY
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor device using a polycrystalline semiconductor layer containing Ge as a main component and a method for manufacturing the same.
  • poly-Ge is difficult to be n-type, and when poly-Ge is applied to a transistor, it is expected that it is difficult to form a source / drain of n + -type Ge.
  • defects tend to behave like an acceptor (for example, see Non-Patent Documents 1 and 2), and the resulting concentration of holes generates, so poly-Ge usually exhibits p-type characteristics. It is. Therefore, it is difficult to manufacture a semiconductor device made of n + -type poly-Ge.
  • n-type poly-Ge can be formed by performing heat treatment after implanting P ions (9 ⁇ 10 14 cm ⁇ 2 ) into poly-Ge.
  • the electron concentration was as low as about 2 ⁇ 10 17 cm ⁇ 3 (see, for example, Non-Patent Document 3).
  • An object of the present invention is to provide a semiconductor device capable of forming n-type poly-Ge having a high electron concentration and contributing to improvement in device characteristics using a polycrystalline semiconductor layer such as poly-Ge, and a method for manufacturing the same. It is to be.
  • One embodiment of the present invention includes a polycrystalline semiconductor layer containing Ge as a main component and an n-type impurity diffusion region formed in at least a part of the polycrystalline semiconductor layer.
  • the n-type impurity diffusion region has two or more types of impurities, one of the two or more types of impurities is an element selected from the group of chalcogens, and another type is an n-type impurity. It is characterized by.
  • n-type poly-Ge having a high electron concentration can be formed by introducing not only n-type impurities but also both n-type impurities and chalcogen into the poly-Ge layer. Therefore, it is possible to improve the characteristics of an element using a polycrystalline semiconductor layer such as poly-Ge.
  • FIG. 3 is a cross-sectional view showing a manufacturing step of the MOSFET of FIG. 2.
  • FIG. 3 is a cross-sectional view illustrating a configuration for forming a poly-Ge layer on an insulating film for explaining the first embodiment.
  • 6 is a transmission electron micrograph showing a cross-sectional state of a poly-Ge layer formed by annealing after ion implantation. It is a figure which shows the Raman spectrum of the poly-Ge layer which ion-implanted P.
  • FIG. 3 is a cross-sectional view showing a manufacturing step of the MOSFET of FIG. 2.
  • FIG. 3 is a cross-sectional view illustrating a configuration for forming a poly-Ge layer on an insulating film for explaining the first embodiment.
  • 6 is a transmission electron micrograph showing a cross-sectional state of a poly-Ge layer formed by annealing after ion implantation. It is a figure which shows the Raman spectrum of the poly-G
  • the present inventors have conducted various experiments and research on the formation of an n-type impurity diffusion region for poly-Ge. As a result, it was found that when chalcogen (S, Se, Te) is introduced into poly-Ge together with P as an n-type impurity, an n-type poly-Ge layer having a higher electron concentration than that of P alone is formed. .
  • FIG. 1A shows a case where P, As, Sb, and S as n-type impurities are implanted alone.
  • FIG. 1 (b) shows a case where the P dose is fixed to 1 ⁇ 10 15 cm ⁇ 2 in poly-Ge and then S is further injected.
  • the hole concentration is reduced or electrons are generated because of the effect of generating electrons in Ge. That is, it can be understood that the n-type impurity compensates for the acceptor due to the defect in Ge.
  • S acts as an n-type impurity. It is confirmed that S is a double donor and generates electrons in Ge. However, since S has a lower electrical activation rate and lower solid solubility limit in Ge than P, it is unlikely that S generates electrons more than P and reduces holes. Another possibility is the effect of reducing defects in Ge due to S. It is considered that the hole concentration is reduced because S repairs defects that act as acceptors in poly-Ge as in bulk Ge.
  • the electron concentration in the n-type impurity diffusion region can be sufficiently increased by introducing S together with P. Therefore, by applying this to MOSFETs and other semiconductor devices, it is possible to contribute to improvement of element characteristics.
  • the semiconductor is not limited to a semiconductor layer or Si layer containing Ge as a main component, and can be applied to a compound semiconductor.
  • the source / drain region of the MOSFET, the control gate electrode of the nonvolatile semiconductor device, the charge storage layer, and the substrate of the junctionless transistor are not limited to the region where the high electron concentration region is to be formed. It is possible to apply.
  • FIG. 2 is a cross-sectional view showing a schematic configuration of the MOSFET according to the first embodiment.
  • 10 is a Si substrate.
  • a p-type poly-Ge layer 12 is formed on the substrate 10 via a buried insulating film 11 such as a silicon oxide film.
  • the film thickness of the Ge layer 12 is, for example, 20 to 100 nm.
  • a gate electrode 14 such as TaN is formed on the Ge layer 12 via a gate insulating film 13.
  • Side wall insulating films 15 are formed on both side surfaces of the gate electrode 14.
  • An n + type poly-Ge source / drain region (S / D region) 16 doped with P and S is formed on the surface of the Ge layer 12 with the gate interposed therebetween.
  • the concentration of P in the S / D region 16 is 10 21 cm ⁇ 3 at maximum.
  • the concentration of S in the S / D region 16 is lower than that.
  • the maximum concentration of S is half of 2 ⁇ 10 20 cm ⁇ 3 .
  • an n-type channel 17 is formed under the gate electrode in the ON state, and a current flows between the S / D regions 16.
  • the S / D region 16 has an n-Ge / p-Ge junction with the Ge layer 12 and an n-Ge / n-Ge junction with the channel 17.
  • P and S are introduced into the S / D region 16 by ion implantation and activated by annealing. As a result, an n + type poly-Ge layer (impurity diffusion region) is formed. That is, the electron concentration is increased by doping both P and S.
  • n + -type source / drain regions can be formed.
  • a poly-Ge layer 12 is formed on the insulating film 11 by sputtering, CVD, or the like.
  • the deposited poly-Ge layer is usually a p-type poly-Ge layer due to defects.
  • a gate electrode 14 is formed on the p-type poly-Ge layer 12 via a gate insulating film 13. Specifically, for example, an Al 2 O 3 film is formed on the surface of the p-type poly-Ge layer 12, and then a TaN film is deposited and processed into a gate pattern.
  • sidewall insulating films 15 are formed on both side surfaces of the gate electrode 14.
  • the sidewall insulating film 15 may be formed, for example, by depositing a silicon oxide film on the entire surface and then etching back so that the silicon oxide film on the substrate surface and the surface of the gate electrode 14 is removed.
  • S / D region 16 is formed.
  • the order of ion implantation of P and S may be any first.
  • the concentration of P is, for example, 4 ⁇ 10 20 cm ⁇ 3
  • the concentration of S is, for example, 10 20 cm ⁇ 3 .
  • the P concentration in the S / D region 16 is 10 21 cm ⁇ 3 at maximum and the S concentration is lower than that.
  • the P concentration is 4 ⁇ 10 20 cm ⁇ 3
  • the maximum concentration of S is half. 2 ⁇ 10 20 cm ⁇ 3 .
  • the carrier concentration of the n + -type diffusion layer (S / D region) 16 could be increased without degrading the gate insulating film / substrate structure. .
  • the carrier concentration of the n + -type diffusion layer (S / D region) 16 could be increased without degrading the gate insulating film / substrate structure. .
  • the example of the TaN film was shown as the gate electrode 14, it may be another metal or a polycrystalline semiconductor. In the case of a polycrystalline semiconductor, the carrier concentration can be increased by the effect of this research. Further, after forming the S / D region, the MOSFET may be manufactured in the order of forming the gate insulating film. Further, an insulating film may be formed on the CMOS circuit, and a poly-Ge layer may be formed thereon.
  • the Ge-MOSFET is completed by depositing an interlayer insulating film or the like (not shown) and forming a contact plug.
  • an n-type poly-Ge layer having a high electron concentration can be formed by introducing P as an n-type impurity and S as a chalcogen in order to form the S / D region 16. it can. Therefore, the device characteristics of the Ge-MOSFET formed on the insulating film can be improved.
  • the annealing temperature for activating the impurities can be lowered as compared with the case where P is introduced alone, there is also an advantage that an increase in the gate insulating film / Ge substrate interface state accompanying the annealing can be suppressed. .
  • a thermal SiO 2 film of ⁇ 100 nm was formed on a Si (100) substrate.
  • amorphous Ge (a-Ge) was deposited to ⁇ 20 nm by a sputtering apparatus, and a SiO 2 film was deposited to ⁇ 5 nm as a protective film thereon by PECVD.
  • ions of P, As, Sb, and S which are n-type impurities, were implanted at an acceleration energy of 10, 15, 20, and 10 keV, respectively, so that the projected range (Rp) was near the center of a-Ge.
  • the dose is 4 ⁇ 10 12 to 2.5 ⁇ 10 15 cm ⁇ 2 .
  • simultaneous injection of P and S was also performed. In the case of simultaneous injection, the P dose was fixed at 1 ⁇ 10 15 cm ⁇ 2 and the S dose was changed from 4 ⁇ 10 12 to 5 ⁇ 10 14 cm ⁇ 2 .
  • poly-Ge was formed by heat-treating a-Ge at 600 ° C. for 5 h in an N 2 atmosphere.
  • FIG. 5A shows a TEM observation of poly-Ge in which only P is ion-implanted.
  • FIG. 5B is a TEM observation of poly-Ge in which both P and S are ion-implanted.
  • about 20 nm of poly-Ge is formed on the SiO 2 (100 nm) / Si (100) substrate. Furthermore, the film grows continuously and has a uniform thickness.
  • FIG. 6A a sharp peak appears in the vicinity of 300 cm ⁇ 1 in the heat treatment at 600 ° C. for 5 h, indicating that it is crystallized. I understand. Furthermore, as shown in FIG. 6 (b), it can be seen that although it is crystallized at 700 ° C. and 650 ° C. for 1 min, it is not crystallized at 600 ° C., 1 min, and 30 min.
  • FIGS. 7A to 7D are impurity profiles in poly-Ge, where (a) is doped with P, (b) is doped with As, and (c) is doped with Sb. , (D) shows a case where S is doped.
  • the horizontal axis is the depth from the surface of poly-Ge, the origin is the surface of poly-Ge after removal of the protective film, and ⁇ 20 nm is the interface between poly-Ge and SiO 2 .
  • the impurity concentration increases according to the dose amount of each impurity.
  • FIG. 8 is a SIMS profile of impurities in poly-Ge when both P and S are doped. This is a case where the dose amount of P is fixed to 1 ⁇ 10 15 cm ⁇ 2 and the dose amount of S is changed. Impurities having a concentration corresponding to each dose amount of S are confirmed. On the other hand, the concentration of P is almost constant.
  • FIG. 9 shows how much impurities are maintained inside the Ge after the heat treatment.
  • the average impurity concentration ( ⁇ C>) on the vertical axis is estimated by integrating the impurity concentration [C (x)] of the SIMS profile in the range of the poly-Ge film thickness (d) and then dividing by the film thickness. It was.
  • ⁇ C> ⁇ C (x) dx / d
  • d 20 nm.
  • Ideal is an average impurity concentration in an ideal case assuming that the ion-implanted impurities are all present in the poly-Ge layer. It can be seen that the higher the dose of each impurity, the higher the average impurity concentration, which is close to the ideal average concentration. At a high temperature of 600 ° C. and for a long time of 5 h, impurities in Ge usually diffuse easily, and a high concentration cannot be maintained. However, by wrapping poly-Ge with SiO 2 , diffusion to the inside and the outside can be sufficiently suppressed.
  • FIG. 4 a case has been described in which ions are implanted into the a-Ge layer deposited on the SiO 2 film, and then annealed to be polycrystalline, but a polycrystalline Ge layer is formed on the SiO 2 film from the beginning. After forming, it may be annealed by ion implantation. In this case, it is expected that the same results as in FIGS. 5 to 8 will be obtained.
  • FIGS. 10A and 10B are diagrams showing the results of calculation of the change in electron concentration due to the dose of P by calculation.
  • FIG. 10A shows a case where there is a defect
  • FIG. 10B shows a case where there is no defect. Yes.
  • n is the electron concentration
  • p A is the hole concentration at the acceptor level
  • n D is the electron concentration at the donor level
  • N D is the donor density.
  • the hole concentration p decreases as the dose amount of P increases because the donor density N D increases due to P.
  • N D becomes larger than N A (N D > N A )
  • n becomes dominant (n >> p, n ⁇ N D ).
  • an n-type poly-Ge layer having a high electron concentration can be obtained by simultaneous doping of P and S.
  • FIG. 11A and 11B are cross-sectional views showing a schematic configuration of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 11A is a cross-sectional view taken along the line AA ′ in FIG. It corresponds.
  • a floating gate (charge storage layer) 22 is formed on the Si substrate 20 via a tunnel insulating film 21, and a control gate 24 is formed thereon via an interelectrode insulating film 23.
  • a groove is formed in the substrate 20 along the word line direction, and an element isolation insulating film 25 is formed in the groove.
  • the upper surface of the element isolation insulating film 25 is higher than the lower surface of the floating gate 22 and lower than the upper surface of the floating gate 22.
  • a poly-Ge layer was used as the charge storage layer 22 and the control gate 24, a poly-Ge layer was used.
  • chalcogen S, Se, or Te is introduced into the floating gate 22 and the control gate 24 made of the poly-Ge layer in addition to P, as in the first embodiment.
  • an n-type poly-Ge layer having a high electron concentration can be formed as the control gate 24 and the floating gate 33. Therefore, the resistance of the floating gate 22 and the control gate 23 can be reduced, and the device characteristics can be improved.
  • FIG. 12 is a schematic configuration diagram showing a junctionless transistor according to the third embodiment.
  • n + type poly-Ge layer 31 is formed on a support substrate 40 in which an insulating film 42 is formed on an Si substrate 41.
  • the poly-Ge layer 31 is formed by ion implantation of P and S into the poly-Ge layer, as in the first embodiment.
  • a gate electrode 33 is formed on the poly-Ge layer 31 via a gate insulating film 32.
  • a source / drain electrode 34 is formed on the surface of the n + -type poly-Ge layer 31 with the gate electrode 33 interposed therebetween.
  • Such a junctionless transistor is a nano-scale MOS transistor configured as a MOS transistor without using a pn junction. Since all the source, channel, and drain regions are composed of semiconductor layers having the same polarity, a device structure having an extremely high gate electrostatic control force is required to realize the OFF state. Therefore, n + -type poly-Ge layer 31 is formed in a fin shape on the insulating film 42, gate electrode 33 is preferably formed so as to surround the n + -type poly-Ge layer 31.
  • P and S are ion-implanted into the poly-Ge layer 31 which is an element formation substrate, and annealing is performed, so that the Ge layer 31 can be made to have an n-type with a high electron concentration. . Thereby, the device characteristics can be improved.
  • the heat treatment method may be not only furnace annealing (FA) but also RTA or flash lamp annealing (FLA).
  • the semiconductor layer is not necessarily limited to a polycrystalline Ge layer, and may be a polycrystalline semiconductor containing Ge as a main component.
  • the present invention is not limited to the source / drain regions and extension layers of MOSFETs, control gate electrodes and floating gate electrodes of nonvolatile semiconductor devices, and substrates of junctionless transistors. It is possible.

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Abstract

　Ｇｅを主成分とする多結晶半導体層を用いた半導体装置であって、Ｇｅを主成分とする多結晶半導体層（12）と、多結晶半導体層（12）上の一部にゲート絶縁膜（13）を介して形成されたゲート電極（14）と、ゲート電極（14）を挟んで多結晶半導体層（12）に形成された、一対のｎ型不純物拡散領域からなるソース／ドレイン領域（16）と、を備え、ｎ型不純物拡散領域は二種類以上の不純物を有しており、二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物である。

Description

半導体装置及びその製造方法
　本発明は、Ｇｅを主成分とする多結晶半導体層を用いた、半導体装置及びその製造方法に関する。
　ｐｏｌｙ－Ｇｅはｎ型化が難しいという問題があり、ｐｏｌｙ－Ｇｅをトランジスタに適用した場合、ｎ+ 型Ｇｅのソース／ドレインの形成が困難であることが予想される。ｐｏｌｙ－Ｇｅにおいては、欠陥がアクセプターライクに振る舞う傾向にあり（例えば、非特許文献１，２参照）、それに伴う濃度のホールが生成するため、ｐｏｌｙ－Ｇｅは通常ｐ型の特性を示すからである。それ故、ｎ+ 型ｐｏｌｙ－Ｇｅからなる半導体装置の作製は困難である。
　また、従来の報告において、ｐｏｌｙ－ＧｅにＰイオン（９×１０14ｃｍ-2）を注入した後に熱処理することにより、ｎ型ｐｏｌｙ－Ｇｅを形成できている。しかし、その電子濃度は２×１０17ｃｍ-3程度と低いものであった（例えば、非特許文献３参照）。
O. Weinreich, G. Dermit, and C. Tufts, J. Appl. Phys. 32, 1170(1961) H. Haesslein, R. Sielemann, and C. Zistl, Phys. Rev. Lett. 80, 2626(1998) H.-W. Jung et al. Journal of Alloys and Compounds 561, 231(2013)
　本発明の目的は、高電子濃度のｎ型ｐｏｌｙ－Ｇｅを形成することができ、ｐｏｌｙ－Ｇｅ等の多結晶半導体層を用いた素子の特性向上に寄与し得る半導体装置及びその製造方法を提供することである。
　本発明の一態様は、Ｇｅを主成分とする多結晶半導体層と、前記多結晶半導体層の少なくとも一部に形成されたｎ型不純物拡散領域と、を備えている。そして、前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする。
　本発明によれば、ｐｏｌｙ－Ｇｅ層にｎ型不純物のみではなく、ｎ型不純物とカルコゲンの両方を導入することにより、高電子濃度のｎ型ｐｏｌｙ－Ｇｅを形成することができる。従って、ｐｏｌｙ－Ｇｅ等の多結晶半導体層を用いた素子の特性向上をはかることができる。
本発明の基本原理を説明するためのもので、ドーズ量に対するキャリア濃度の変化を示す図である。 第１の実施形態に係わるＭＯＳＦＥＴの概略構成を示す断面図である。 図２のＭＯＳＦＥＴの製造工程を示す断面図である。 第１の実施形態を説明するためのもので、絶縁膜上にｐｏｌｙ－Ｇｅ層を形成するための構成を示す断面図である。 イオン注入後のアニールで形成されるｐｏｌｙ－Ｇｅ層の断面の状態を示す透過型電子顕微鏡写真である。 Ｐをイオン注入したｐｏｌｙ－Ｇｅ層のラマンスペクトルを示す図である。 ｐｏｌｙ－Ｇｅ層中にドープした各元素のＳＩＭＳプロファイルを示す図である。 ｐｏｌｙ－Ｇｅ層中にドープしたＰ，ＳのＳＩＭＳプロファイルを示す図である。 ｐｏｌｙ－Ｇｅ層中にドープした各元素の平均濃度を示す図である。 Ｐをドープした場合のアクセプター（欠陥）密度、ドナー密度、ホール濃度、電子濃度を示す図である。 第２の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図である。 第３の実施形態に係わるジャンクションレス・トランジスタの概略構成を示す断面図である。
　実施形態を説明する前に、本発明の基本原理について説明する。
　本発明者らは、ｐｏｌｙ－Ｇｅに対するｎ型不純物拡散領域の形成に関して各種実験及び研究を重ねた。その結果、ｐｏｌｙ－Ｇｅにｎ型不純物としてのＰと共にカルコゲン（Ｓ，Ｓｅ，Ｔｅ）を導入すると、Ｐだけの場合よりも高電子濃度のｎ型ｐｏｌｙ－Ｇｅ層が形成されることを見出した。
　図１（ａ）はｎ型不純物としてのＰ，Ａｓ，Ｓｂ、及びＳを、単独で注入した場合である。図１（ｂ）は、ｐｏｌｙ－Ｇｅ中にＰドーズ量を１×１０15ｃｍ-2に固定して注入し、更にＳを注入した場合である。
　図１（ａ）に示すように、ｐｏｌｙ－Ｇｅにｎ型不純物をイオン注入すると、Ｐ，Ａｓ，Ｓｂのドーズ量が高くなるほどｐｏｌｙ－Ｇｅ中のホール濃度が低減する。そして、これらのｎ型不純物の中では、Ｐが最もホール濃度を低減する効果を有している。Ｐが高ドーズの場合には電子が生成され、ｐｏｌｙ－Ｇｅはｐ型からｎ型に変化することが明らかになった。しかし、Ｐが２．５×１０15ｃｍ-2の高ドーズ量の場合でも、電子濃度は８×１０17ｃｍ-3と低いものであった。
　ここで、ｎ型不純物をイオン注入するとホール濃度が低減し、或いは電子が生成されるのは、Ｇｅ中で電子を生成する効果があるからである。即ち、Ｇｅ中の欠陥起因のアクセプターをｎ型不純物が補償するためと理解できる。
　一方、ｎ型不純物の代わりにカルコゲンとしてのＳを注入した場合も同様に、ドーズ量が高くなるとホール濃度が低くなることが分かった。Ｓが５×１０14ｃｍ-2では、ホール濃度は３×１０17ｃｍ-3にまで低減する。この濃度は、ｎ型不純物で最もホール低減する効果のあったＰよりも低い。
　Ｓの導入によりホールが低減する理由として、次の二つの可能性が考えられる。一つは、Ｓがｎ型不純物として働く可能性である。Ｓはダブルドナーであり、Ｇｅ中で電子生成することを確認している。しかし、Ｓは、ＰよりもＧｅにおいて電気的活性化率と固溶限が低いため、ＳがＰよりも電子生成してホール低減するとは考えにくい。もう一つの可能性は、ＳによるＧｅ中の欠陥を低減する効果である。バルクＧｅ中と同様に、ｐｏｌｙ－Ｇｅ中のアクセプターとして働く欠陥をＳが修復するため、ホール濃度が低減したと考えられる。
　これに対し、ｎ型不純物の中で最もホール濃度を低減する効果のあったＰと共に欠陥を減らす効果が期待できるＳをイオン注入したところ、高電子濃度のｎ型ｐｏｌｙ－Ｇｅ層を形成できることが明らかになった。図１（ｂ）に示すように、Ｐのドーズ量を１×１０15ｃｍ-2に固定してＳのドーズ量を高くしていくと、１×１０14ｃｍ-2まではホール濃度はほぼ一定であり変化が見られない。しかし、Ｓのドーズ量を５×１０14ｃｍ-2にすると、ｎ型化し、電子濃度は～２×１０18ｃｍ-3まで高くできることが分かった。
　これは、上述したＰのみ導入したｐｏｌｙ－Ｇｅについての従来までの報告（２×１０17ｃｍ-3）よりも大幅に高い。即ち、Ｐのみの場合では、２．５×１０15ｃｍ-2の高ドーズ量でも電子濃度は～８×１０17ｃｍ-3である。Ｐ，Ｓ注入（ドーズ量の合計は１．５×１０15ｃｍ-2）の場合は、電子濃度は～２×１０18ｃｍ-3である。ＰのみよりもＰ，Ｓ注入の方が、電子濃度が遙かに高い。ＰとＳの両方を注入すると高電子濃度のｎ型Ｇｅが形成できる理由は、Ｐによって電子を生成する効果と、Ｓによって欠陥を低減する効果の二つが働くからである。
　このように、ｎ型不純物としてＰをｐｏｌｙ－Ｇｅ層に導入する際に、Ｐと共にＳを導入することにより、ｎ型不純物拡散領域における電子濃度を十分に高めることができる。従って、これをＭＯＳＦＥＴやその他の半導体装置に適用することにより、素子特性の向上に寄与することが可能になる。
　なお、Ｐと共にＳを導入する例を示したが、Ｓと同じくカルコゲンであるＳｅやＴｅでも構わない。カルコゲンの不純物濃度は、ｎ型不純物濃度より低いことが望ましい。また、上記ではｎ型不純物としてＰを用いた例を示したが、ＡｓやＳｂなどの他のｎ型不純物を用いる場合にも、同様の効果が期待される。また、半導体としては、Ｇｅを主成分とする半導体層やＳｉ層に限るものではなく、化合物半導体に適用することも可能である。
　また、ＭＯＳＦＥＴのソース／ドレイン領域、不揮発性半導体装置の制御ゲート電極や電荷蓄積層、更にはジャンクションレス・トランジスタの基板などに限らず、高電子濃度の領域を形成すべき場所に所望の濃度で適用することが可能である。
　以下、実施形態の半導体装置を、図面を参照して説明する。
　（第１の実施形態）
　図２は、第１の実施形態に係わるＭＯＳＦＥＴの概略構成を示す断面図である。
　図中の１０はＳｉ基板である。この基板１０上に、シリコン酸化膜等の埋め込み絶縁膜１１を介してｐ型のｐｏｌｙ－Ｇｅ層１２が形成されている。Ｇｅ層１２の膜厚は、例えば２０～１００ｎｍである。Ｇｅ層１２上に、ゲート絶縁膜１３を介して、ＴａＮ等のゲート電極１４が形成されている。ゲート電極１４の両側面には側壁絶縁膜１５が形成されている。ゲート部を挟んでＧｅ層１２の表面部には、ＰとＳのドープによるｎ+ 型のｐｏｌｙ－Ｇｅのソース／ドレイン領域（Ｓ／Ｄ領域）１６が形成されている。
　Ｓ／Ｄ領域１６におけるＰの濃度は、最大で１０21ｃｍ-3である。Ｓ／Ｄ領域１６におけるＳの濃度はそれより低い濃度であり、例えばＰの濃度が４×１０20ｃｍ-3の場合、Ｓの最大濃度は半分の２×１０20ｃｍ-3である。
　このｐｏｌｙ－Ｇｅ層を用いたＭＯＳＦＥＴにおいては、オン状態でゲート電極下にｎ型のチャネル１７が形成され、Ｓ／Ｄ領域１６間に電流が流れる。このとき、Ｓ／Ｄ領域１６はＧｅ層１２に対してｎ－Ｇｅ／ｐ－Ｇｅの接合を有し、チャネル１７に対してｎ－Ｇｅ／ｎ－Ｇｅの接合を有することになる。
　Ｓ／Ｄ領域１６には、後述するようにＰとＳがイオン注入により導入され、アニールにより活性化されている。これにより、ｎ+ 型ｐｏｌｙ－Ｇｅ層（不純物拡散領域）が形成されている。即ち、ＰとＳの両方のドープにより、電子濃度が高くなっている。
　このような構成であれば、ｐｏｌｙ－Ｇｅ層を基板として用いた場合も、ｎ+ 型のソース／ドレイン領域の形成が可能となる。
　次に、本実施形態のＭＯＳＦＥＴの製造方法について、図３（ａ）～（ｄ）を参照して説明する。
　まず、図３（ａ）に示すように、Ｓｉ基板１０上にＳｉＯ2 等の絶縁膜１１を形成した後、この絶縁膜１１上にスパッタ法やＣＶＤ法等によりｐｏｌｙ－Ｇｅ層１２を形成する。堆積しただけのｐｏｌｙ－Ｇｅ層は、欠陥のため通常ｐ型ｐｏｌｙ－Ｇｅ層になる。
　次いで、図３（ｂ）に示すように、ｐ型ｐｏｌｙ－Ｇｅ層１２上にゲート絶縁膜１３を介してゲート電極１４を形成する。具体的には、ｐ型ｐｏｌｙ－Ｇｅ層１２の表面上に、例えばＡｌ2Ｏ3 膜を形成した後にＴａＮ膜を堆積し、これらをゲートパターンに加工する。
　次いで、図３（ｃ）に示すように、ゲート電極１４の両側面に側壁絶縁膜１５を形成する。側壁絶縁膜１５の形成は、例えば全面にシリコン酸化膜を堆積した後に、基板表面及びゲート電極１４の表面上のシリコン酸化膜が除去されるようにエッチバックすればよい。
　次いで、図３（ｄ）に示すように、ゲート電極１４及び側壁絶縁膜１５をマスクに用い、ｐ型ｐｏｌｙ－Ｇｅ層１２の表面部にイオン注入によりＰとＳを導入することにより、Ｓ／Ｄ領域１６を形成する。ここで、Ｐ，Ｓのイオン注入の順序は何れを先にしても良い。さらに、Ｐの濃度は例えば４×１０20ｃｍ-3、Ｓの濃度は例えば１０20ｃｍ-3とした。
　Ｓ／Ｄ領域１６におけるＰの濃度は最大で１０21ｃｍ-3、Ｓの濃度はそれより低い濃度であり、例えばＰの濃度が４×１０20ｃｍ-3の場合、Ｓの最大濃度は半分の２×１０20ｃｍ-3である。
　次いで、例えば４００～６００℃の温度でアニール処理を施すことにより、ゲート絶縁膜／基板構造を劣化させることなく、ｎ+ 型拡散層（Ｓ／Ｄ領域）１６のキャリア濃度を高めることができた。ここで、Ｓは、多結晶の粒界内部より粒界界面に多く有しているのが確認された。
　なお、ゲート電極１４としては、ＴａＮ膜の例を示したが、他の金属でも、また多結晶の半導体でも構わない。多結晶の半導体の場合には、本研究の効果によってキャリア濃度を高めることができる。また、Ｓ／Ｄ領域を形成してから、ゲート絶縁膜を形成する順でＭＯＳＦＥＴを作製しても構わない。さらに、ＣＭＯＳ回路上に絶縁膜を形成し、その上にｐｏｌｙ－Ｇｅ層を形成しても構わない。
　これ以降は、図示しない層間絶縁膜等の堆積、及びコンタクトプラグの形成によりＧｅ－ＭＯＳＦＥＴが完成することになる。
　このように本実施形態では、Ｓ／Ｄ領域１６の形成のためにｎ型不純物としてのＰとカルコゲンとしてのＳを導入することで、高電子濃度のｎ型ｐｏｌｙ－Ｇｅ層を形成することができる。このため、従って、絶縁膜上に形成したＧｅ－ＭＯＳＦＥＴの素子特性向上をはかることができる。
　また、Ｐを単独で導入した場合よりも不純物活性化のためのアニール温度を低くすることができるため、アニールに伴うゲート絶縁膜／Ｇｅ基板界面準位の増大を抑制することができる利点もある。
　次に、本実施形態により高電子濃度のｎ型ｐｏｌｙ－Ｇｅ層が得られる原理について検証する。
　まず、図４に示すように、Ｓｉ（１００）基板上に熱ＳｉＯ2 膜を～１００ｎｍ形成した。続いて、スパッタ装置によりアモルファスＧｅ（ａ－Ｇｅ）を～２０ｎｍ堆積し、その上にＰＥＣＶＤ法により保護膜としてＳｉＯ2 膜を～５ｎｍ堆積した。
　そしてｎ型不純物であるＰ，Ａｓ，Ｓｂ及びＳを、投影飛程（Ｒｐ）がａ－Ｇｅの中央付近になるように、それぞれ１０，１５，２０，１０ｋｅＶの加速エネルギーでイオン注入した。ドーズ量は４×１０12～２．５×１０15ｃｍ-2である。また、ＰとＳの同時注入も行った。同時注入の場合、Ｐドーズ量は１×１０15ｃｍ-2に固定し、Ｓドーズ量を４×１０12～５×１０14ｃｍ-2に変化させた。最後にａ－Ｇｅを６００℃，５ｈ，Ｎ2 雰囲気において熱処理してｐｏｌｙ－Ｇｅを形成した。
　こうして形成したｐｏｌｙ－Ｇｅに対して、構造や不純物プロファイル、及びキャリア濃度を調べるために、以下の分析を行った。即ち、構造を調べるために断面ＴＥＭ（Transmission Electron Microscope）観察を行った。さらに、ｐｏｌｙ－Ｇｅ中不純物プロファイルはＳＩＭＳ（Secondary Ion Mass Spectrometry）分析により調べた。なお、ＳはＯと干渉して定量が難しいため、ＴＯＦ-ＳＩＭＳ（Time-Of-Flight Secondary Ion Mass Spectrometry）により不純物プロファイルを調べた。キャリア濃度はホール効果測定により評価した。キャリア濃度を見積もるために必要なｐｏｌｙ－Ｇｅ層の厚さは断面ＴＥＭ観察により決定した。
　様々な不純物をイオン注入して形成したｐｏｌｙ－Ｇｅは、一様な厚さの膜になっていることをＴＥＭ観察で確認した。例えば、図５（ａ）は、Ｐのみイオン注入したｐｏｌｙ－ＧｅをＴＥＭ観察したものである。図５（ｂ）は、ＰとＳの両方をイオン注入したｐｏｌｙ－ＧｅをＴＥＭ観察したものである。何れの場合にも、ＳｉＯ2 （１００ｎｍ）／Ｓｉ（１００）基板上に約２０ｎｍのｐｏｌｙ－Ｇｅが形成されている。さらに、膜は連続に成長し、厚さは一様である。
　ａ－Ｇｅ中に不純物を導入してから熱処理すると、温度や時間によっては結晶化しないことをラマン分光測定により確認している。例えば、Ｐイオン注入（ドーズ量５×１０14ｃｍ-2）したａ－Ｇｅを６００℃，３０ｍｉｎで熱処理した場合や、Ｓｂイオン注入（ドーズ量５×１０14ｃｍ-2）したａ－Ｇｅを４５０℃，５ｈで熱処理した場合には、結晶化しない（Ｓｂが＜１×１０14ｃｍ-2では４５０℃，５ｈでも結晶化する）。しかし、今回の６００℃，５ｈの熱処理条件では全て結晶化することが分かった。
　Ｐを注入したｐｏｌｙ－Ｇｅのラマンスペクトルを見ると、図６（ａ）に示すように、６００℃，５ｈの熱処理では、３００ｃｍ-1付近に鋭いピークが現れており、結晶化していることが分かる。さらに、図６（ｂ）に示すように、７００℃と６５０℃の１ｍｉｎでは結晶化しているが、６００℃，１ｍｉｎと３０ｍｉｎでは結晶化していないことが分かる。
　イオン注入した不純物は、高温長時間の熱処理後もほぼｐｏｌｙ－Ｇｅ内部に維持されていることがＳＩＭＳ分析から分かった。図７（ａ）～（ｄ）は、ｐｏｌｙ－Ｇｅ中の不純物プロファイルであり、（ａ）はＰをドープした場合、（ｂ）はＡｓをドープした場合、（ｃ）はＳｂをドープした場合、（ｄ）はＳをドープした場合である。横軸はｐｏｌｙ－Ｇｅの表面からの深さであり、原点は保護膜除去後のｐｏｌｙ－Ｇｅの表面、～２０ｎｍはｐｏｌｙ－ＧｅとＳｉＯ2 の界面である。各不純物のドーズ量に応じて不純物濃度は高くなる。
　図８は、ＰとＳの両方をドープした場合のｐｏｌｙ－Ｇｅ中不純物のＳＩＭＳプロファイルである。Ｐのドーズ量を１×１０15ｃｍ-2に固定し、Ｓのドーズ量を変化させた場合である。Ｓの各ドーズ量に応じた濃度の不純物が確認される。一方、Ｐの濃度はほぼ一定である。
　熱処理後のＧｅ内部に不純物がどの程度維持できているかを調べたものが、図９である。縦軸の平均不純物濃度（＜Ｃ＞）は、ＳＩＭＳプロファイルの不純物濃度［Ｃ（ｘ）］をｐｏｌｙ－Ｇｅの膜厚（ｄ）の範囲で積分してから、その膜厚で除算して見積もった。
　　＜Ｃ＞＝∫Ｃ（ｘ）ｄｘ／ｄ
ここで、ｄ＝２０ｎｍである。
　Ｉｄｅａｌは、イオン注入した不純物がｐｏｌｙ－Ｇｅ層に全て存在すると仮定した理想的な場合の平均不純物濃度である。各不純物のドーズ量が高くなるほど平均不純物濃度も高くなり、その濃度は理想的な場合の平均濃度に近いことが分かる。６００℃という高温で５ｈという長時間では、Ｇｅ中不純物は通常容易に拡散してしまい、高濃度を維持できない。しかし、ｐｏｌｙ－ＧｅをＳｉＯ2 で囲むことにより、内部及び外方への拡散が充分に抑制できている。
　なお、図４では、ＳｉＯ2 膜上に堆積したａ－Ｇｅ層にイオン注入し、その後にアニールして多結晶にする場合を説明したが、最初からＳｉＯ2 膜上に多結晶のＧｅ層を形成してからイオン注入してアニールしても良い。この場合も、図５～図８と同様の結果が得られると期待される。
　次に、前記図１（ａ）（ｂ）に示す特性が得られる理由について説明する。
　図１０（ａ）（ｂ）は、Ｐのドーズによる電子濃度の変化を計算で見積もった結果を示す図であり、（ａ）は欠陥がある場合、（ｂ）は欠陥の無い場合を示している。
　図１０（ａ）に示すように、アクセプター（欠陥）密度ＮA はＰを注入しても変化せず、更にアクセプターは活性化率が高い（アクセプターのみ存在する場合、ホール濃度ｐはアクセプター欠陥密度ＮA とほぼ等しい：ｐ≒ＮA）と仮定した。また、電荷中性条件（ｎ＋ＮA－ｐA＝ｐ＋ＮD－ｎD）を満たすと仮定する。ここで、ｎは電子濃度、ｐA はアクセプター準位にいるホール濃度であり、ｎD はドナー準位にいる電子濃度、ＮD はドナー密度である。
　図１０（ａ）に示すように、Ｐのドーズ量が高くなるほどホール濃度ｐが減少するのは、Ｐによるドナー密度ＮD の増大のためである。ＮD がＮA より多くなる（ＮD ＞ＮA ）と、ｎが支配的になる（ｎ≫ｐ，ｎ＜ＮD ）。
　図１０（ｂ）に示すように、欠陥が無い場合（ＮA＝０）は、図１０（ａ）で見積もったＮD と同じだけｎが生成される（ｎ＝ＮD ）。
　これらの結果から、Ｐと共にＳを注入すると、欠陥が減少し、Ｐのみ（１×１０15ｃｍ-2）で欠陥が無い場合に本来生成するはずの濃度（～３×１０18ｃｍ-3）に近い電子（～２×１０18ｃｍ-3）が支配的になったと予想される。
　これらの考察から、前記図１（ａ）（ｂ）に示したように、ＰとＳの同時ドープにより高電子濃度のｎ型ｐｏｌｙ－Ｇｅ層が得られることが説明できる。
　（第２の実施形態）
　図１１（ａ）（ｂ）は、第２の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図であり、図１１（ａ）は図１１（ｂ）のＡ－Ａ’断面に相当している。
　Ｓｉ基板２０上にトンネル絶縁膜２１を介して浮遊ゲート（電荷蓄積層）２２が形成され、その上に電極間絶縁膜２３を介して制御ゲート２４が形成されている。基板２０には、ワード線方向に沿って溝が形成され、この溝内に素子分離絶縁膜２５が形成されている。素子分離絶縁膜２５の上面は浮遊ゲート２２の下面よりも高く、浮遊ゲート２２の上面よりも低くなっている。電荷蓄積層２２及び制御ゲート２４としてはｐｏｌｙ－Ｇｅ層を用いた。
　このような構成においても、ｐｏｌｙ－Ｇｅ層からなる浮遊ゲート２２及び制御ゲート２４に対し、先の第１の実施形態と同様に、Ｐに加えてカルコゲンのＳ，Ｓｅ，又はＴｅを導入する。これにより、制御ゲート２４及び浮遊ゲート３３として高電子濃度のｎ型ｐｏｌｙ－Ｇｅ層を形成することができる。従って、浮遊ゲート２２及び制御ゲート２３の抵抗を小さくすることができ、素子特性の向上をはかることができる。
　（第３の実施形態）
　図１２は、第３の実施形態に係わるジャンクションレス・トランジスタを示す概略構成図である。
　Ｓｉ基板４１上に絶縁膜４２を形成した支持基板４０上に、ｎ+ 型のｐｏｌｙ－Ｇｅ層３１が形成されている。このｐｏｌｙ－Ｇｅ層３１は、先の第１の実施形態と同様に、ｐｏｌｙ－Ｇｅ層にＰとＳをイオン注入することにより形成されている。
　ｐｏｌｙ－Ｇｅ層３１上に、ゲート絶縁膜３２を介してゲート電極３３が形成されている。そして、ゲート電極３３を挟んでｎ+ 型ｐｏｌｙ－Ｇｅ層３１の表面にソース／ドレイン電極３４が形成されている。
　このようなジャンクションレス・トランジスタは、ナノスケールのＭＯＳトランジスタにおいて、ｐｎ接合を用いないでＭＯＳトランジスタを構成したものである。ソース・チャネル・ドレインの全ての領域を同一極性の半導体層で構成するため、ＯＦＦ状態を実現するには、ゲート静電制御力の極めて高いデバイス構造が必要である。従って、ｎ+ 型のｐｏｌｙ－Ｇｅ層３１は絶縁膜４２上にフィン状に形成し、ゲート電極３３はｎ+ 型ｐｏｌｙ－Ｇｅ層３１の周囲を囲むように形成するのが望ましい。
　このように本実施形態によれば、素子形成基板であるｐｏｌｙ-Ｇｅ層３１にＰとＳをイオン注入し、アニール処理することにより、Ｇｅ層３１を高電子濃度のｎ型にすることができる。これにより、素子特性の向上をはかることができる。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　実施形態では、ｎ型不純物としてＰを用いた例を示したが、ＡｓやＳｂなどの他のｎ型不純物を用いる場合にも、同様の効果が期待される。さらに、カルコゲンとしては、Ｓの代わりにＳｅやＴｅを用いることも可能である。
　熱処理方法は、ファーネスアニール（ＦＡ）だけでなく、ＲＴＡやフラッシュランプアニール（ＦＬＡ）等でも構わない。
　また、半導体層としては、必ずしも多結晶のＧｅ層に限るものではなく、Ｇｅを主成分とする多結晶半導体であればよい。さらに、ＭＯＳＦＥＴのソース／ドレイン領域やエクステンション層、不揮発性半導体装置の制御ゲート電極や浮遊ゲート電極、更にはジャンクションレス・トランジスタの基板などに限らず、高キャリア濃度領域を形成すべき場所に適用することが可能である。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１０…Ｓｉ基板
　１１…埋め込み絶縁膜
　１２…ｐ型ｐｏｌｙ－Ｇｅ層
　１３…ゲート絶縁膜
　１４…ゲート電極
　１５…側壁絶縁膜
　１６…ｎ+ 型ｐｏｌｙ－Ｇｅ層（ソース／ドレイン領域）
　２０…Ｓｉ基板
　２１…トンネル絶縁膜
　２２…電荷蓄積層
　２３…電極間絶縁膜
　２４…制御ゲート
　２５…素子分離絶縁膜
　３１…ｎ+ 型ｐｏｌｙ－Ｇｅ層
　３２…ゲート絶縁膜
　３３…ゲート電極
　３４…ソース／ドレイン電極
　４０…支持基板
　４１…Ｓｉ基板
　４２…絶縁膜

Claims (20)

  1. 　Ｇｅを主成分とする多結晶半導体層と、前記多結晶半導体層の少なくとも一部に形成されたｎ型不純物拡散領域と、を備え、
    　前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
  2. 　前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記多結晶半導体層は、絶縁膜上に形成されていることを特徴とする、請求項１に記載の半導体装置。
  4. 　前記カルコゲンの群から選択された元素は、前記多結晶半導体層の粒界内部より粒界界面に多く有していることを特徴とする、請求項１に記載の半導体装置。
  5. 　Ｇｅを主成分とする多結晶半導体層と、
    　前記多結晶半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
    　前記ゲート電極を挟んで前記多結晶半導体層に形成された、一対のｎ型不純物拡散領域からなるソース／ドレイン領域と、
    　を備え、
    　前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
  6. 　前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項５に記載の半導体装置。
  7. 　前記多結晶半導体層は、絶縁膜上に形成されていることを特徴とする、請求項５に記載の半導体装置。
  8. 　前記カルコゲンの群から選択された元素は、前記多結晶半導体層の粒界内部より粒界界面に多く有していることを特徴とする、請求項５に記載の半導体装置。
  9. 　Ｇｅを主成分とするｎ型の多結晶半導体層と、
    　前記多結晶半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
    　前記ゲート電極を挟んで前記多結晶半導体層に形成された一対のソース／ドレイン電極と、
    　を備えたジャンクションレス構造の半導体装置であって、
    　前記多結晶半導体層は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
  10. 　前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項９に記載の半導体装置。
  11. 　前記多結晶半導体層は、絶縁膜上に形成されていることを特徴とする、請求項９に記載の半導体装置。
  12. 　前記カルコゲンの群から選択された元素は、前記多結晶半導体層の粒界内部より粒界界面に多く有していることを特徴とする、請求項９に記載の半導体装置。
  13. 　半導体層上に電荷蓄積層と制御ゲートを積層した不揮発性メモリを形成した半導体装置であって、
    　前記電荷蓄積層及び前記制御ゲートの少なくとも一方はＧｅを主成分とするｎ型の多結晶半導体層であり、
    　前記多結晶半導体層は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
  14. 　前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項１３に記載の半導体装置。
  15. 　前記多結晶半導体層は、絶縁膜上に形成されていることを特徴とする、請求項１３に記載の半導体装置。
  16. 　前記カルコゲンの群から選択された元素は、前記多結晶半導体層の粒界内部より粒界界面に多く有していることを特徴とする、請求項１３に記載の半導体装置。
  17. 　Ｇｅを主成分とする多結晶又は非晶質の半導体層の少なくとも一部に、カルコゲンの群から選択された一種とｎ型不純物を導入する工程と、
    　前記半導体層に熱処理を施して、前記導入された不純物を活性化する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  18. 　前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項１７に記載の半導体装置の製造方法。
  19. 　Ｇｅを主成分とする多結晶又は非晶質の半導体層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極をマスクに前記半導体層の表面部に、カルコゲンの群から選択された元素とｎ型不純物を導入する工程と、
    　前記カルコゲン及び前記ｎ型不純物の導入後に熱処理を施すことにより、ｎ型不純物拡散層からなるソース／ドレイン領域を形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  20. 　前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする、請求項１９に記載の半導体装置の製造方法。
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YOSHIKI KAMATA ET AL.: "Superior cut-off characteristics of Lg=40nm Wfin=7nm poly Ge junctionless Tri-gate FET for stacked 3D circuits integration", 2013 SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL PAPERS, June 2013 (2013-06-01), pages T94 - T95 *

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