KR20110121163A - 매립 게이트를 갖는 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립 게이트와 접합영역 사이의 간격을 확보할 수 있는 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판에 매립게이트를 형성하는 단계; 상기 매립게이트 양측의 기판 내에 탄소 이온주입영역을 형성하는 단계; 상기 탄소 이온주입영역에 열처리를 진행하는 단계; 및 열처리된 상기 탄소 이온주입영역에 이온주입을 진행하여 접합영역을 형성하는 단계를 포함하며, 탄소 이온주입을 통해 기판의 상층부에 얕은 두께의 접합영역을 미리 정의하여 결국 얕은 두께의 접합영역을 형성하는 효과, 탄소 이온주입시 조건에 따라 원하는 두께로 접합영역을 미리 정의하는 것을 가능케 하는 효과, 얕은 두께의 접합영역을 형성함으로써 매립 게이트와 접합영역 간의 거리를 넓혀 누설전류, tREF 특성 등의 소자 특성 및 신뢰성을 개선하는 효과가 있다.

Description

매립 게이트를 갖는 반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치 제조 방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(Breakdown Voltage) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립 게이트(buried gate) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
그러나, 매립 게이트 구조에서 매립 게이트와 접합영역 사이의 간격이 짧은 경우, 전기장(Electric Filed)이 높아지고 누설전류(Leakage Current)가 증가하면서 결국은 소자 특성 및 신뢰성 측면(tREF, Refresh Time)에서 열화되는 문제점이 있다.
따라서, 매립 게이트와 접합영역 사이에는 간격을 가능한 넓히는 것이 중요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 매립 게이트와 접합영역 사이의 간격을 확보할 수 있는 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 기판에 매립게이트를 형성하는 단계; 상기 매립게이트 양측의 기판 내에 탄소 이온주입영역을 형성하는 단계; 상기 탄소 이온주입영역에 열처리를 진행하는 단계; 및 열처리된 상기 탄소 이온주입영역에 이온주입을 진행하여 접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 탄소 이온주입영역을 형성하는 단계는, 상기 매립게이트 양측의 기판에 1keV∼20keV의 에너지로 탄소 이온주입을 진행하되, 상기 매립게이트 양측의 기판에 1×1011atoms/㎠∼1×1016atoms/㎠의 도즈로 탄소 이온주입을 진행하는 것을 특징으로 한다.
또한, 상기 열처리를 진행하는 단계는, 상기 탄소 이온주입영역을 실리콘카바이드로 재성장시키기 위한 공정으로, 상기 열처리를 진행하는 단계에서, 상기 탄소 이온주입영역은 에피택셜 실리콘카바이드 또는 폴리 실리콘카바이드로 재성장되며, 상기 열처리된 탄소 이온주입영역은 실리콘카바이드이고, 상기 실리콘카바이드는 막 내에 탄소의 함유량이 0.05∼1.0％의 범위로 포함되는 것을 특징으로 한다.
또한, 상기 열처리를 진행하는 단계는, 퍼니스 열처리 또는 급속 열처리로 진행하되, 상기 퍼니스 열처리는 300℃∼900℃의 온도에서 진행하고, 상기 급속 열처리는 800℃∼1200℃의 온도에서 진행하는 것을 특징으로 한다.
또한, 상기 접합영역을 형성하는 단계는, n타입 도펀트를 이온주입하되, 상기 n타입 도펀트를 인(P) 또는 비소(As)를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 또 다른 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법은 기판에 매립게이트를 형성하는 단계; 상기 매립게이트의 양쪽 기판 표면에 탄소 이온주입영역을 형성하는 단계; 상기 탄소 이온주입영역에 열처리를 진행하는 단계; 및 열처리된 상기 탄소 이온주입영역 상에 플러그 물질을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 플러그 물질은 n타입으로 도핑된 물질이고, 상기 플러그 물질에 도핑된 n타입의 도펀트는 인(P) 또는 비소(As)를 포함하는 것을 특징으로 한다.
상술한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 탄소 이온주입을 통해 기판의 상층부에 얕은 두께의 접합영역을 미리 정의하여 결국 얕은 두께의 접합영역을 형성하는 효과가 있다. 또한, 탄소 이온주입시 조건에 따라 원하는 두께로 접합영역을 미리 정의하는 것을 가능케 하는 효과가 있다.
또한, 얕은 두께의 접합영역을 형성함으로써 매립 게이트와 접합영역 간의 거리를 넓혀 누설전류, tREF 특성 등의 소자 특성 및 신뢰성을 개선하는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(11A)을 형성한다. 소자분리막(11A)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(11A)에 의해 기판(10)에 활성영역(11B)이 정의된다.
이때, 기판(10) 상부의 패드산화막(12) 및 패드물질막(13)은 소자분리막(11A)을 형성하기 위한 STI공정시에 식각장벽으로 사용하던 것을 그대로 트렌치(14) 형성시 식각장벽으로 사용할 수 있다.
패드물질막(13)은 질화막 또는 반도체 계열 물질로 형성할 수 있다. 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나의 반도체 물질을 포함한다.
반도체 계열 물질은 비정질(Amorphous) 또는 결정질(Polycrystalline)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 도핑하지 않은 물질과 도핑된 물질 모두 적용가능하다.
기판(10)을 식각하기 위해서 패드물질막(13)은 충분한 식각마진을 확보하기 위해 300Å∼2000Å의 두께로 형성하는 것이 바람직하다.
이어서, 패드물질막(13) 및 패드산화막(12)을 패터닝하고, 패드물질막(13)을 식각장벽으로 기판(10)을 식각하여 트렌치(14)를 형성한다. 패드물질막(13) 및 패드산화막(12)의 패터닝은 도시되지 않았으나, 패드물질막(13) 상에 감광막을 코팅하고, 노광 및 현상으로 매립 게이트 예정지역이 오픈되도록 패터닝한 후, 감광막을 식각장벽으로 패드물질막(13) 및 패드산화막(12)을 식각하는 공정을 통해 패터닝한다.
본 실시예에서는 트렌치(14)를 기판(10)만 식각하는 형태로 도시하고 있으나, 기판(10) 및 소자분리막(11A)이 동시에 식각되는 핀(Fin) 구조 형성도 가능하다.
도 1b에 도시된 바와 같이, 트렌치(14)를 매립하는 매립 게이트(15)를 형성한다.
매립 게이트(15) 형성 공정을 자세히 살펴보면 먼저, 트렌치(14)의 표면을 따라 게이트 절연막(도시생략)을 형성한다. 게이트 절연막은 산화막, 질산화막(SiON) 및 고유전(high-k)물질로 이루어진 그룹 중에서 선택된 어느 하나의 절연막으로 형성할 수 있다.
이어서, 게이트 절연막 상에 트렌치(14)를 매립하는 금속막을 형성한 후, 에치백(Etch Back)을 진행하여 트렌치(14)의 일부를 매립하는 매립 게이트(15)를 형성한다. 금속막은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(26)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 상에 텅스텐막(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화막(WN) 상에 텅스텐막(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 도전체 금속물질을 포함할 수 있다.
이어서, 매립 게이트(15) 상에 트렌치(14)의 나머지 부분을 매립하는 캡핑막(16)을 형성한다. 캡핑막(16)은 산화막 또는 질화막으로 형성하며, 산화막은 예컨대, SOD(Spin On Dielectric)산화막, LP-TEOS(Low Pressure TEOS), PE-TEOS(Plasma Enhanced TEOS) 및 HDP(High Density Plasma)산화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도 1c에 도시된 바와 같이, 매립 게이트(15) 양쪽 기판(10)에 탄소 이온주입을 진행한다. 탄소 이온주입은 얕은 접합영역(n+)을 형성하기 위한 것으로, 탄소 이온주입에 의해 기판(10)의 상층부가 비정질화(Pre-amorphization)가 일어난다.
탄소 이온주입은 기판(10)에 얕은 접합영역을 정의하기 위한 것이므로, 1keV∼20keV의 에너지로 이온주입을 진행하는 것이 바람직하며, 이때 도즈량은 1×1011atoms/㎠∼1×1016atoms/㎠의 도즈로 진행하는 것이 바람직하다.
탄소 이온주입에 의해 기판(10)의 상층부에 비정질영역(17)이 형성된다.
도 1d에 도시된 바와 같이, 비정질영역(17, 도 1c 참조)에 열처리를 진행한다. 열처리는 비정질영역(17, 도 1c 참조)의 재성장(Regrowth)을 위한 것으로, 열처리 공정에 의해 탄소 이온주입이 진행된 비정질영역(17, 도 1c 참조)은 실리콘카바이드(17A, SiC)로 재성장된다. 실리콘카바이드(17A)는 에피택셜 실리콘카바이드(Epitaxial SiC) 또는 폴리 실리콘카바이드(Poly SiC)로 재성장된다.
본 실시예에서는 비정질영역(17, 도 1c 참조) 형성 후 열처리를 진행하여 실리콘카바이드(17A)를 형성하고 있으나, 또 다른 실시예로 열처리를 진행하지 않고 후속 진행되는 열처리로 대체할 수 있다.
특히, 열처리에 의해 재성장된 실리콘카바이드(17A)는 막 내에 탄소의 함유량이 0.05∼1.0％의 범위로 포함되는 것이 바람직하다.
이를 위한, 열처리는 저온 배쓰 타입(Batch type)의 퍼니스(Furnace) 열처리 또는 싱글 타입(Single Type)의 급속열처리(RTP, rapid thermal process)로 진행하는 것이 바람직하다.
이때, 퍼니스 열공정은 300℃∼900℃의 온도에서 진행하며, 300℃의 온도에서는 1시간∼3시간동안 진행하며, 900℃의 온도에서는 30분 이내에 열공정을 진행하는 것이 바람직하다. 또한, 급속열처리의 경우 800℃∼1200℃의 온도에서 진행하며, 5초∼50초동안 진행하는 것이 바람직하다.
실리콘카바이드(17A)는 nMOS특성이 매우 양호한 물질로, 실리콘에 비하여 인(Phosphorus) 또는 비소(As) 도펀트를 후속 열공정에 의한 도펀트의 하부 확산(Out-diffustion)을 억제하면서 더욱 잘 활성화시키는 장점이 있다.
도 1e에 도시된 바와 같이, 실리콘카바이드(17A, 도 1d 참조)에 n타입 도펀트를 이온주입한다. n타입 도펀트는 인(P) 또는 비소(As)를 포함하며, 실리콘카바이드(17A, 도 1d 참조)에 인(P) 또는 비소(As)를 이온주입하여 접합영역(17B)을 형성한다. 접합영역(17B)은 인(P) 또는 비소(As)에 의해 n+ 타입이 되며, 따라서 접합영역(17B) 하부는 자연스럽게 n- 타입이 된다.
위와 같이, 도 1c에서 낮은 에너지로 탄소 이온주입을 진행하여 기판(10)의 상층부에 얕은 두께의 이온주입 영역을 형성한 후, 열처리를 통해 실리콘카바이드를 형성함으로써 실리콘에 비해 인 또는 비소(As) 도펀트의 활성화가 잘되면서 도펀트의 하부 확산(Out-diffusion)을 억제하는 조건을 형성하고, 여기에 n타입 도펀트를 이온주입함으로써 인 또는 비소 도펀트의 활성화가 활발한 실리콘카바이드에만 n+ 타입의 접합영역이 형성되고, 하부에는 자연스럽게 n- 타입이 되도록 하는 장점이 있다.
즉, 탄소 이온주입을 통해 기판(10)의 상층부에 얕은 두께의 접합영역을 미리 정의하여 결국 얕은 두께의 접합영역(17B)을 형성하는 장점이 있으며, 탄소 이온주입시 조건에 따라 원하는 두께로 접합영역을 미리 정의하는 것을 가능케 하는 장점이 있다.
특히, 얕은 두께의 접합영역(17B)을 형성함으로써 매립 게이트(15)와 접합영역(17B) 간의 거리를 넓혀 누설전류, tREF 특성 등의 소자 특성 및 신뢰성을 개선하는 장점이 있다.
도 1f에 도시된 바와 같이, 패드물질막(13, 도 1e 참조) 및 패드산화막(12, 도 1e 참조)을 제거한다. 먼저, 패드물질막(13, 도 1e 참조)을 제거한 후, 후속 공정으로 패드산화막(12, 도 1e 참조)을 제거할 수 있다.
패드물질막(13, 도 1e 참조)의 제거는 습식 또는 건식으로 진행할 수 있다.
패드물질막(13, 도 1e 참조)을 모두 제거한 후, 전세정(Pre-cleaning)으로 하부 패드산화막(12, 도 1e 참조)을 제거한다. 이때, 전세정은 습식 또는 건식으로 진행할 수 있다.
이어서, 패드물질막(13, 도 1e 참조)을 제거하여 형성된 홈에 플러그 물질(18)을 형성한다. 플러그 물질(18)은 홈을 매립하도록 도전물질을 형성한 후, 캡핑막(16)의 표면이 드러나는 타겟으로 평탄화하여 형성한다. 플러그 물질(18)은 반도체 계열물질로 형성할 수 있으며, 비정질(Amorphous) 또는 다결정(Polycrystalline) 또는 단결정(Epitaxy)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
플러그 물질(18)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
또한, 플러그 물질은 N타입 도펀트를 물질 형성시 인시튜(In-Situ)로 도핑하거나 또는 이온주입으로 도핑할 수 있다.
((실시예 2))
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(20)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(21A)을 형성한다. 소자분리막(21A)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(21A)에 의해 기판(20)에 활성영역(21B)이 정의된다.
이때, 기판(20) 상부의 패드산화막(22) 및 패드물질막(23)은 소자분리막(21A)을 형성하기 위한 STI공정시에 식각장벽으로 사용하던 것을 그대로 트렌치(24) 형성시 식각장벽으로 사용할 수 있다.
패드물질막(23)은 질화막 또는 반도체 계열 물질로 형성할 수 있다. 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나의 반도체 물질을 포함한다.
반도체 계열 물질은 비정질(Amorphous) 또는 결정질(Polycrystalline)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 도핑하지 않은 물질과 도핑된 물질 모두 적용가능하다.
기판(20)을 식각하기 위해서 패드물질막(23)은 충분한 식각마진을 확보하기 위해 300Å∼2000Å의 두께로 형성하는 것이 바람직하다.
이어서, 패드물질막(23) 및 패드산화막(22)을 패터닝하고, 패드물질막(23)을 식각장벽으로 기판(20)을 식각하여 트렌치(24)를 형성한다. 패드물질막(23) 및 패드산화막(22)의 패터닝은 도시되지 않았으나, 패드물질막(23) 상에 감광막을 코팅하고, 노광 및 현상으로 매립 게이트 예정지역이 오픈되도록 패터닝한 후, 감광막을 식각장벽으로 패드물질막(23) 및 패드산화막(22)을 식각하는 공정을 통해 패터닝한다.
본 실시예에서는 트렌치(24)를 기판(20)만 식각하는 형태로 도시하고 있으나, 기판(20) 및 소자분리막(21A)이 동시에 식각되는 핀(Fin) 구조 형성도 가능하다.
도 2b에 도시된 바와 같이, 트렌치(24)를 매립하는 매립 게이트(25)를 형성한다.
매립 게이트(25) 형성 공정을 자세히 살펴보면 먼저, 트렌치(24)의 표면을 따라 게이트 절연막(도시생략)을 형성한다. 게이트 절연막은 산화막, 질산화막(SiON) 및 고유전(high-k)물질로 이루어진 그룹 중에서 선택된 어느 하나의 절연막으로 형성할 수 있다.
이어서, 게이트 절연막 상에 트렌치(24)를 매립하는 금속막을 형성한 후, 에치백(Etch Back)을 진행하여 트렌치(24)의 일부를 매립하는 매립 게이트(25)를 형성한다. 금속막은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(26)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 상에 텅스텐막(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화막(WN) 상에 텅스텐막(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 도전체 금속물질을 포함할 수 있다.
이어서, 매립 게이트(25) 상에 트렌치(24)의 나머지 부분을 매립하는 캡핑막(26)을 형성한다. 캡핑막(26)은 산화막 또는 질화막으로 형성하며, 산화막은 예컨대, SOD(Spin On Dielectric)산화막, LP-TEOS(Low Pressure TEOS), PE-TEOS(Plasma Enhanced TEOS) 및 HDP(High Density Plasma)산화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도 2c에 도시된 바와 같이, 매립 게이트(25) 양쪽 기판(20)에 탄소 이온주입을 진행한다. 탄소 이온주입은 얕은 접합영역(n+)을 형성하기 위한 것으로, 탄소 이온주입에 의해 기판(20)의 상층부가 비정질화(Pre-amorphization)가 일어난다.
탄소 이온주입은 기판(20)에 얕은 접합영역을 정의하기 위한 것이므로, 1keV∼20keV의 에너지로 이온주입을 진행하는 것이 바람직하며, 이때 도즈량은 1×1011atoms/㎠∼1×1016atoms/㎠의 도즈로 진행하는 것이 바람직하다.
탄소 이온주입에 의해 기판(20)의 상층부에 비정질영역(27)이 형성된다.
도 2d에 도시된 바와 같이, 비정질영역(27, 도 2c 참조)에 열처리를 진행한다. 열처리는 비정질영역(27, 도 2c 참조)의 재성장(Regrowth)을 위한 것으로, 열처리 공정에 의해 탄소 이온주입이 진행된 비정질영역(27, 도 2c 참조)은 실리콘카바이드(27A, SiC)로 재성장된다. 실리콘카바이드(27A)는 에피택셜 실리콘카바이드(Epitaxial SiC) 또는 폴리 실리콘카바이드(Poly SiC)로 재성장된다.
본 실시예에서는 비정질영역(27, 도 2c 참조) 형성 후 열처리를 진행하여 실리콘카바이드(27A)를 형성하고 있으나, 또 다른 실시예로 열처리를 진행하지 않고 후속 진행되는 열처리로 대체할 수 있다.
특히, 열처리에 의해 재성장된 실리콘카바이드(27A)는 막 내에 탄소의 함유량이 0.05∼1.0％의 범위로 포함되는 것이 바람직하다.
이를 위한, 열처리는 저온 배쓰 타입(Batch type)의 퍼니스(Furnace) 열처리 또는 싱글 타입(Single Type)의 급속열처리(RTP, rapid thermal process)로 진행하는 것이 바람직하다.
이때, 퍼니스 열공정은 300℃∼900℃의 온도에서 진행하며, 300℃의 온도에서는 1시간∼3시간동안 진행하며, 900℃의 온도에서는 30분 이내에 열공정을 진행하는 것이 바람직하다. 또한, 급속열처리의 경우 800℃∼1200℃의 온도에서 진행하며, 5초∼50초동안 진행하는 것이 바람직하다.
실리콘카바이드(27A)는 nMOS특성이 매우 양호한 물질로, 실리콘에 비하여 인(Phosphorus) 또는 비소(As) 도펀트를 후속 열공정에 의한 도펀트의 하부 확산(Out-diffusion)을 억제하면서 더욱 잘 활성화시키는 장점이 있다.
도 2e에 도시된 바와 같이, 패드물질막(23, 도 2d 참조) 및 패드산화막(22, 도 2d 참조)을 제거한다. 먼저, 패드물질막(23, 도 2d 참조)을 제거한 후, 후속 공정으로 패드산화막(22, 도 2d 참조)을 제거할 수 있다.
패드물질막(23, 도 2d 참조)의 제거는 습식 또는 건식으로 진행할 수 있다.
패드물질막(23, 도 2d 참조)을 모두 제거한 후, 전세정(Pre-cleaning)으로 하부 패드산화막(22, 도 2d 참조)을 제거한다. 이때, 전세정은 습식 또는 건식으로 진행할 수 있다.
이어서, 패드물질막(23, 도 2d 참조)을 제거하여 형성된 홈에 플러그 물질(28)을 형성한다. 플러그 물질(28)은 홈을 매립하도록 도전물질을 형성한 후, 캡핑막(26)의 표면이 드러나는 타겟으로 평탄화하여 형성한다. 플러그 물질(28)은 반도체 계열물질로 형성할 수 있으며, 비정질(Amorphous) 또는 다결정(Polycrystalline) 또는 단결정(Epitaxy)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
플러그 물질(28)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성할 수 있다.
또한, 플러그 물질(28)은 N타입 도펀트를 물질 형성시 인시튜(In-Situ)로 도핑하거나 또는 이온주입으로 도핑할 수 있다.
플러그 물질(28)에 포함된 N타입 도펀트(예컨대, 인(P) 또는 비소(As))는 후속 열공정에 의해 하부 확산(Oud-diffusion)이 진행되며, 확산되는 양에 의해 플러그 물질(28) 하부에 접합영역이 형성된다. 본 발명의 제2실시예에서는 플러그 물질(28) 하부에 인의 활성화를 활발하게 하면서 또한 도펀트의 하부 확산(Out-diffusion)을 억제하는 실리콘카바이드(27A, 도 2d 참조)를 미리 형성함으로써, 플러그 물질(28)에서 확산된 도펀트의 활성화를 도와 n+ 타입의 접합영역(27B)를 형성하고, 접합영역(27B)의 하부는 자연스럽게 n- 타입이 된다.
위와 같이, 도 2c에서 낮은 에너지로 탄소 이온주입을 진행하여 기판(20)의 상층부에 얕은 두께의 이온주입 영역을 형성한 후, 열처리를 통해 실리콘카바이드를 형성함으로써 실리콘에 비해 인 또는 비소 도펀트의 활성화가 잘되면서 하면서 또한 도펀트의 하부 확산(Out-diffusion)을 억제하는 조건을 형성함으로써, 플러그 물질(28)에 도핑된 N타입 도펀트가 후속 열공정에 의해 하부 확산될 때 도펀트외 활성화를 도와 n+타입의 접합영역(27B)을 형성하는 장점이 있다.
또한, 탄소 이온주입을 통해 기판(20)의 상층부에 얕은 두께의 접합영역을 미리 정의하여 결국 얕은 두께의 접합영역(27B)을 형성하는 장점이 있으며, 탄소 이온주입시 조건에 따라 원하는 두께로 접합영역을 미리 정의하는 것을 가능케 하는 장점이 있다.
특히, 얕은 두께의 접합영역(27B)을 형성함으로써 매립 게이트(25)와 접합영역(27B) 간의 거리를 넓혀 누설전류, tREF 특성 등의 소자 특성 및 신뢰성을 개선하는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11A : 소자분리막
11B : 활성영역 12 : 패드산화막
13 : 패드물질막 14 : 트렌치
15 : 매립 게이트 16 : 캡핑막
17B : 접합영역 18 : 플러그 물질

Claims (21)

  1. 기판에 매립게이트를 형성하는 단계;
    상기 매립게이트 양측의 기판 내에 탄소 이온주입영역을 형성하는 단계;
    상기 탄소 이온주입영역에 열처리를 진행하는 단계; 및
    열처리된 상기 탄소 이온주입영역에 이온주입을 진행하여 접합영역을 형성하는 단계
    를 포함하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 탄소 이온주입영역을 형성하는 단계는,
    상기 매립게이트 양측의 기판에 1keV∼20keV의 에너지로 탄소 이온주입을 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 탄소 이온주입영역을 형성하는 단계는,
    상기 매립게이트 양측의 기판에 1×1011atoms/㎠∼1×1016atoms/㎠의 도즈로 탄소 이온주입을 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 열처리를 진행하는 단계는,
    상기 탄소 이온주입영역을 실리콘카바이드로 재성장시키기 위한 공정인 매립 게이트를 갖는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 열처리를 진행하는 단계에서,
    상기 탄소 이온주입영역은 에피택셜 실리콘카바이드 또는 폴리 실리콘카바이드로 재성장되는 매립 게이트를 갖는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 열처리된 탄소 이온주입영역은 실리콘카바이드이고, 상기 실리콘카바이드는 막 내에 탄소의 함유량이 0.05∼1.0％의 범위로 포함되는 매립 게이트를 갖는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 열처리를 진행하는 단계는,
    퍼니스 열처리 또는 급속 열처리로 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 퍼니스 열처리는 300℃∼900℃의 온도에서 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  9. 제7항에 있어서,
    상기 급속 열처리는 800℃∼1200℃의 온도에서 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 접합영역을 형성하는 단계는,
    n타입 도펀트를 이온주입하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 n타입 도펀트를 인(P) 또는 비소(As)를 포함하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  12. 기판에 매립게이트를 형성하는 단계;
    상기 매립게이트의 양쪽 기판 표면에 탄소 이온주입영역을 형성하는 단계;
    상기 탄소 이온주입영역에 열처리를 진행하는 단계; 및
    열처리된 상기 탄소 이온주입영역 상에 플러그 물질을 형성하는 단계
    를 포함하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 탄소 이온주입영역을 형성하는 단계는,
    상기 매립게이트 양측의 기판에 1×1011atoms/㎠∼1×1016atoms/㎠의 도즈로 탄소 이온주입을 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.

  14. 제12항에 있어서,
    상기 열처리를 진행하는 단계는,
    상기 탄소 이온주입영역을 실리콘카바이드로 재성장시키기 위한 공정인 매립 게이트를 갖는 반도체 장치 제조 방법.
  15. 제12항에 있어서,
    상기 열처리를 진행하는 단계에서,
    상기 탄소 이온주입영역은 에피택셜 실리콘카바이드 또는 폴리 실리콘카바이드로 재성장되는 매립 게이트를 갖는 반도체 장치 제조 방법.
  16. 제12항에 있어서,
    상기 열처리된 탄소 이온주입영역은 실리콘카바이드이고, 상기 실리콘카바이드는 막 내에 탄소의 함유량이 0.05∼1.0％의 범위로 포함되는 매립 게이트를 갖는 반도체 장치 제조 방법.
  17. 제12항에 있어서,
    상기 열처리를 진행하는 단계는,
    퍼니스 열처리 또는 급속 열처리로 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 퍼니스 열처리는 300℃∼900℃의 온도에서 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  19. 제17항에 있어서,
    상기 급속 열처리는 800℃∼1200℃의 온도에서 진행하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  20. 제12항에 있어서,
    상기 플러그 물질은 n타입으로 도핑된 물질인 매립 게이트를 갖는 반도체 장치 제조 방법.

  21. 제12항에 있어서,
    상기 플러그 물질에 도핑된 n타입의 도펀트는 인(P) 또는 비소(As)를 포함하는 매립 게이트를 갖는 반도체 장치 제조 방법.
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