KR20130103061A - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

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KR20130103061A
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Abstract

본 기술은 선비정질화공정시 기판에 결함이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위해 실리콘막에 제1도펀트를 이온주입하여 비정질영역을 형성하는 단계; 상기 비정질영역에 제2도펀트를 이온주입하여 불순물영역을 형성하는 단계; 상기 실리콘막 상에 금속막을 형성하는 단계; 및 열처리를 실시하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명의 실시예들은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 실리사이드막(silicide layer) 형성공정시 도펀트 외확산(out-diffusion)을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다.
반도체 장치는 트랜지스터, 비트라인, 캐패시터와 같은 복수의 구성요소를 포함하고 있으며, 각 구성요소들 사이를 전기적으로 연결하기 위한 콘택을 포함하고 있다. 최근, 반도체 장치의 집적도가 증가함에 따른 콘택저항 증가를 방지하기 위하여 다양한 기술들이 도입되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도이다. 이하의 설명에서는 접합영역(즉, 소스/드레인영역)과 플러그 사이의 콘택을 참조하여 설명하기로 한다.
도 1a에 도시된 바와 같이, 실리콘기판(11)에 도펀트를 이온주입하여 접합영역이 형성될 실리콘기판(11)에 비정질영역(11A)을 형성하는 선비정질화공정(Pre Amorphization Implantation, PAI)을 실시한다. 선비정질화공정시 사용되는 도펀트는 실리콘보다 원자량이 큰 물질 예컨대, 저마늄(Ge)을 사용한다.
도 1b에 도시된 바와 같이, 비정질영역(11A)에 인(P), 아세닉(Ab), 붕소(B)등의 도전형 도펀트를 이온주입하여 접합영역(12)을 형성한다. 이어서, 접합영역(12)에 주입된 도전형 도펀트를 활성화시킴과 동시에 비정질영역(11A)을 재결정화시키기 위한 열처리를 실시한다.
도 1c에 도시된 바와 같이, 실리콘기판(11)의 접합영역(12) 상에 후속 공정을 통해 형성될 플러그와 접합영역(12) 사이의 콘택저항을 감소시키기 위한 실리사이드막(13)을 형성한다. 실리사이드막(13)은 실리콘기판(11) 상에 금속막(미도시)을 형성한 후에 금속막과 실리콘기판(11)을 반응시키기 위한 열처리를 실시하고, 열처리 이후에 잔류하는 금속막을 제거하는 일련의 공정과정을 통해 형성한다. 이어서, 도면에 도시하지는 않았지만 실리사이드막(13) 상에 플러그를 형성한다.
하지만, 상술한 종래기술에서 선비정질화공정은 비정질영역(11A) 형성이 용이하도록 실리콘보다 원자량이 큰 물질 예컨대, 저마늄(Ge)을 사용하여 실시하는데, 저마늄의 큰 원자량으로 인해 실리콘기판(11)에 디스로케이션(dislocation)과 같은 결함이 다량 발생하는 문제점이 있다. 이때, 선비정질화공정시 발생된 결함은 재결정화를 위한 열처리공정 이후에도 잔류하여 반도체 장치의 특성을 열화시키는 소스로 작용한다. 선비정질화공정시 발생된 실리콘기판(11)의 결함을 제거하기 위하여 재결정화를 위한 열처리 시간을 증가시키는 방법이 제안되었으나, 열처리 시간을 증가시키면 접합영역(12)에 주입된 도전형 도펀트가 외확산(Out Diffusion)하여 접합영역(12)의 저항이 증가하는 문제점이 발생한다. 또한, 반도체 장치의 생산성이 열화된다.
또한, 종래기술은 실리사이드막(13)을 형성하는 과정에서 기형성된 접합영역(12)에 주입된 도전형 도펀트가 외확산하여 접합영역(12)의 저항이 증가하는 문제점이 있다. 이는, 선비정질화공정시 발생된 결함을 제거하기 위하여 열처리 시간을 증가시킬수록 더욱더 심화된다.
또한, 종래기술은 고농도 도핑농도(예컨대, 1×1015 atoms/cm3 이상)를 갖는 접합영역(12) 상에 실리사이드막(13)을 형성하는 경우에는 저저항 결정상을 갖는 실리사이드막(13)을 형성하기 어려운 문제점이 있다. 일례로, 접합영역(12) 상에 티타늄실리사이드막을 형성하는 경우에 저저항 결정상이 C54상을 갖는 티타늄실리사이드막보다 저항이 큰 결정상인 C49상을 갖는 티타늄실리사이드가 형성되는 문제점이 있다.
본 발명의 실시예들은 선비정질화공정시 기판에 결함이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 실시예들은 실리사이드막 형성공정시 기형성된 불순물영역에 주입된 도펀트의 외확산을 방지할 수 있는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 실시예들은 고농도 도핑농도를 갖는 불순물영역 상에 저저항 결정상을 갖는 실리사이드막을 용이하게 형성할 수 있는 반도체 장치 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 실리콘막에 제1도펀트를 이온주입하여 비정질영역을 형성하는 단계; 상기 비정질영역에 제2도펀트를 이온주입하여 불순물영역을 형성하는 단계; 상기 실리콘막 상에 금속막을 형성하는 단계; 및 열처리를 실시하는 단계를 포함할 수 있다.
여기서, 상기 제1도펀트는 실리콘보다 원자량이 작은 물질을 포함할 수 있다. 상기 비정질영역을 형성하는 단계는, 0℃보다 낮은 온도에서 실시할 수 있다. 상기 제1도펀트는 상기 실리콘막 내에서 격자간 불순물 원자로 작용하는 물질을 포함할 수 있다. 상기 제1도펀트는 탄소를 포함할 수 있다. 상기 열처리를 실시하는 단계는, 1차 열처리를 실시하는 단계; 및 상기 1차 열처리보다 높은 온도에서 상기 1차 열처리보다 긴 시간동안 2차 열처리를 실시하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 실리콘보다 원자량이 작은 제1도펀트를 0℃보다 낮은 온도에서 이온주입하는 방식으로 선비정질화공정을 실시함으로써, 선비정질화공정시 실리콘막에 결함이 발생하는 것을 방지할 수 있ㄴ는 효과가 있다.
또한, 선비정질화공정시 사용되는 제1도펀트가 열처리공정시 불순물영역을 형성하기 위하여 주입된 제2도펀트의 외확산을 방지함으로써, 열처리공정에 대한 공정 마진을 증가시킴과 동시에 외확산에 기인한 반도체 장치의 특성열화를 방지할 수 있는 효과가 있다.
또한, 열처리공정을 서로 다른 온도 및 시간으로 나누어 진행함으로써, 불순물영역 상에 저저항 결정상을 갖는 실리사이드막을 용이하게 형성할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 3a는 본 발명의 실시예에 따른 반도체 장치와 종래기술에 따른 반도체 장치에서 실리사이드막을 형성한 이후의 불순물영역 도핑농도를 비교하여 나타난 그래프
도 3b는 본 발명의 실시예에 따라 형성된 티타늄실리사이드막의 결정상을 나타낸 그래프.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 실리콘막에 형성된 불순물영역과 불순물영역 상의 실리사이드막을 포함한 콘택을 구비하는 반도체 장치에서 선비정질화공정에 따른 결함발생을 방지하고, 불순물영역에 주입된 도펀트의 외확산을 방지하며, 저저항 실리사이드막을 용이하게 형성할 수 있는 반도체 장치 제조방법을 제공한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다. 그리고, 도 3a는 본 발명의 실시예에 따른 반도체 장치와 종래기술에 따른 반도체 장치에서 실리사이드막을 형성한 이후의 불순물영역 도핑농도를 비교하여 나타난 그래프이고, 도 3b는 본 발명의 실시예에 따라 형성된 티타늄실리사이드막의 결정상을 나타낸 그래프이다.
도 2a에 도시된 바와 같이, 단결정상태 또는 다결정상태를 갖는 실리콘막(21)을 준비한다. 일례로, 실리콘막(21)은 단결정상태를 갖는 실리콘기판이거나, 또는 다결정상태를 갖는 실리콘플러그일 수 있다. 그리고, 실리콘막(21)은 도펀트가 도핑되지 않은 언도프드 실리콘(Undoped-Si)으로 형성하거나, 또는 도펀트가 도핑된 도프드 실리콘(Doped-Si)으로로 형성할 수 있다.
다음으로, 실리콘막(21)에 제1도펀트를 이온주입하여 비정질영역(21A)을 형성하는 선비정질화공정(Pre Amorphization Implantation, PAI)을 실시한다. 선비정질화공정은 후속 공정을 통해 비정질영역(21A)에 형성될 불순물영역이 보다 손쉽게 고농도 도핑농도(예컨대, 1×1015 atoms/cm3)를 갖고, 얕은접합(Shallow junction) 깊이를 갖도록 형성하기 위한 것이다.
선비정질화공정시 사용되는 제1도펀트는 실리콘막(21)에 비정질영역(21A)을 형성하되, 실리콘막(21)에 결함이 발생하는 것을 방지하는 역할을 수행한다. 아울러, 제1도펀트는 후속 불순물영역을 형성하기 위하여 비정질영역(21A)에 주입되는 도전형 도펀트 예컨대, 인(P), 비소(As), 붕소(B) 등의 외확산을 방지하는 역할을 수행한다. 이를 위해, 제1도펀트는 실리콘(Si)보다 원자량이 작고, 도전형 도펀트 확산을 방지할 수 있는 물질인 탄소(Carbon)를 포함할 수 있다. 참고로, 실리콘막(21)에 주입된 탄소는 실리콘원자 사이에 위치하는 격자간 불순물 원자(interstitial impurity atom)로 작용하기 때문에 인(P), 비소(As), 붕소(B) 등과 같이 치환형 불순물 원자(substitutional impurity atom)로 작용하는 도전형 도펀트의 확산을 방지할 수 있다.
또한, 선비정질화공정은 실리콘막(21)에 비정질영역(21A)을 형성하되, 실리콘막(21)에 결함이 발생하는 것을 방지하기 위하여 실리콘보다 원자량이 작은 물질을 제1도펀트로 사용하더라도, 비정질영역(21A)을 용이하게 형성하기 위하여 0℃보다 낮은 온도에서 실시할 수 있다. 구체적으로, 선비정질화공정은 -50℃ 내지 -100℃ 범위의 온도에서 실시할 수 있다.
참고로, 종래기술에서 선비정질화공정은 상온(즉, 27℃) 또는 상온보다 높은 온도에서 실리콘보다 원자량이 큰 저마늄(Ge)을 사용하여 실시하였다. 이에 반해, 본 발명의 실시예에서는 실리콘보다 원자량이 작은 제1도펀트를 사용하여 선비정질화공정을 진행하기 때문에 비정질영역(21A)의 형성효율이 저하될 수 있으나, 0℃보다 낮은 온도에서 선비정질화공정을 진행함으로서 실리콘보다 원자량이 작은 제1도펀트를 사용하더라도 비정질영역(21A)의 형성효율이 저하되는 것을 방지할 수 있다. 아울러, 본 발명의 실시예에 따른 선비정질화공정은 0℃보다 낮은 온도에서 실리콘보다 원자량이 작은 제1도펀트를 사용함으로서 종래기술에 따른 선비정질화공정 대비 보다 우수한 품질의 비정질영역(21A)을 형성할 수 있으며, 선비정질화공정시 사용되는 도펀트의 도즈량을 감소시킬 수 있는 장점이 있다.
도 2b에 도시된 바와 같이, 실리콘막(21)의 비정질영역(21A)에 제2도펀트를 이온주입하여 불순물영역(22)을 형성한다. 이때, 불순물영역(22)은 실리콘기판에 형성되는 소스/드레인과 같은 접합영역이거나, 또는 실리콘플러그의 콘택면에 형성되는 고농도 불순물영역일 수 있다. 여기서, '고농도'는 1×1015 atoms/cm3 이상의 도핑농도를 의미한다.
불순물영역(22A)을 형성하기 위한 이온주입공정은 상온 또는 상온 이상의 온도에서 실시할 수 있으며, 제2도펀트는 도전형 도펀트일 수 있으며, 도전형 도펀트는 인(P), 비소(As), 붕소(B)등을 포함할 수 있다.
도 2c에 도시된 바와 같이, 불순물영역(22)이 형성된 실리콘막(21) 상에 실리사이드막을 형성하기 위한 금속막(23)과 캡핑막(24)을 순차적으로 형성한다. 금속막(23)은 실리콘막(21)과 반응하여 실리사이드막을 형성하는 소스로 작용하고, 캡핑막(24)은 실리사이드막 형성공정시 열적 마진을 확보함과 동시에 금속막(23)이 외확산하는 것을 방지하는 역할을 수행한다. 일례로, 티타늄실리사이드막을 형성하고자 할 경우에 금속막(23)은 티타늄막(Ti)으로 형성할 수 있고, 캡핑막(24)은 티타늄질화막(TiN)으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 금속막(23)과 실리콘막(21) 계면에 실리사이드막(25)을 형성함과 동시에 비정질영역(21A)을 재결정화시키기 위한 열처리공정을 실시한다. 열처리공정시 불순물영역(22)에 주입된 제2도펀트도 활성화된다. 이하, 주입된 제2도펀트가 활성화된 불순물영역(22)의 도면부호를 '22A'로 변경하여 표기하기로 한다.
열처리공정은 불순물영역(22A) 상에 형성되는 실리사이드막(25)이 저저항 결정상을 갖도록 저저항 결정상을 갖는 시드층(Seed layer)을 형성하기 위한 1차 열처리와 시드층을 기반으로 저저항 결정상을 갖는 실리사이드막(25)을 형성하기 위한 2차 열처리로 나누어 진행할 수 있다.
저저항 결정상을 갖는 시드층을 형성하기 위한 1차 열처리는 급속열처리(RTA)로 실시할 수 있으며, 650℃ 내지 750℃ 범위의 온도에서 20초 내지 60초 범위의 시간동안 실시할 수 있다. 그리고, 시드층을 기반으로 저저항 결정상을 갖는 실리사이드막(25)을 형성하기 위한 2차 열처리는 퍼니스열처리(furnace)로 실시할 수 있으며, 1차 열처리보다 높은 660℃ 내지 760℃ 범위의 온도에서 1차 열처리보다 긴 1시간 내지 3시간 범위의 시간동안 실시할 수 있다. 이때, 2차 열처리를 1차 열처리보다 높은 온도 및 긴 시간동안 실시하는 것은 시드층을 기반으로 저저항 결정상을 갖는 실리사이드막을 안정적으로 형성함과 동시에 막질이 우수한 실리사이드막을 형성하기 위함이다.
한편, 선비정질화공정시 사용되는 제1도펀트는 불순물영역(22A)을 형성하기 위하여 주입된 제2도펀트의 확산을 방지하는 역할을 수행하기 때문에 열처리공정시 제1도펀트의 의하여 제2도펀트가 외확산하는 것을 방지할 수 있다. 또한, 필요에 의하여 기설정된 시간보다 열처리공정의 시간을 증가시키더라도 제1도펀트에 의하여 제2도펀트의 외확산 하는 것을 방지할 수 있다.
다음으로, 도면에 도시하지는 않았지만 열처리공정시 반응하지 않고 잔류하는 금속막(23) 및 캡핑막(24)을 제거할 수 있다.
상술한 본 발명의 실시예에 따르면, 실리콘보다 원자량이 작은 제1도펀트를 0℃보다 낮은 온도에서 이온주입하는 방식으로 선비정질화공정을 실시함으로써, 선비정질화공정시 실리콘막(21)에 결함이 발생하는 것을 방지할 수 있다.
또한, 도 3a에 나타낸 바와 같이 본 발명의 실시예에 따르면 선비정질화공정시 사용되는 제1도펀트가 열처리공정시 불순물영역(22A)을 형성하기 위하여 주입된 제2도펀트의 외확산을 방지함으로써, 열처리공정에 대한 공정 마진을 증가시킴과 동시에 외확산에 기인한 반도체 장치의 특성열화를 방지할 수 있다.
또한, 서로 다른 시간 및 온도로 열처리공정을 나누어 실시함으로써, 불순물영역(22A) 상에 저저항 결정상을 갖는 실리사이드막(25)을 형성할 수 있다. 이는 도 3b에 나타낸 바와 같이, 실리사이드막(25)이 티타늄실리사이드막인 경우에 본 발명의 실시예에 따라 형성된 티타늄실리사이드막은 대부분이 저저항 결정상인 C54 결정상을 갖고 있음을 확인할 수 있다.
이하에서는, 상술한 본 발명의 실시예를 매립게이트(Buried Gate)를 구비한 반도체 장치에 적용한 경우를 예시하여 설명하기로 한다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성하여 다수의 활성영역(33)을 형성한 후에 기판(31)상에 마스크패턴(34)을 형성한다. 이때, 기판(31)은 단결정상태를 갖는 실리콘기판일 수 있다.
다음으로, 마스크패턴(34)을 식각장벽(etch barrier)으로 기판(31)을 식각하여 활성영역(33)과 소자분리막(32)을 가로지르는 다수의 트렌치(35)를 형성하고, 트렌치(35) 표면상의 게이트절연막(미도시) 형성공정, 트렌치(35)를 일부 매립하는 게이트전극(36) 형성공정 및 게이트전극(36) 상에서 나머지 트렌치(35)를 갭필하는 실링막(37) 형성공정을 순차적으로 진행하여 매립게이트를 형성한다. 이때, 실링막(37)은 마스크패턴(34)과 식각선택비를 갖는 물질로 형성할 수 있다.
도 4b에 도시된 바와 같이, 마스크패턴(34)을 제거하여 기판(31) 위로 돌출된 실링막(37)에 의하여 정의되는 다수의 홈(34A)을 형성한다. 이때, 홈(34A)은 마스크패턴(34)이 제거되면서 생성된 공간으로 후속 공정을 통해 랜딩플러그가 형성될 공간이다.
다음으로, 선비정질화공정(PAI)을 실시하여 활성영역(33)의 기판(31) 표면에 비정질영역(31A)을 형성한다. 이때, 비정질영역(31A)을 형성하기 위한 선비정질화공정은 기판(31)을 구성하는 물질보다 원자량이 작고, 후속 접합영역 형성공정시 사용될 도전형 도펀트의 확산을 방지할 수 있는 물질을 이용하여 실시할 수 있다. 일례로, 실리콘기판을 사용하는 경우에 선비정질화공정은 탄소(carbon)를 이용하여 실시할 수 있다.
또한, 기판(31)을 구성하는 물질보다 원자량이 작은 도펀트를 이용하여 비정질영역(31A)을 형성하더라도, 비정질영역(31A) 형성효율이 저하되는 것을 방지하기 위하여 하여 진행함에 따른 부작용을 해소하기 위하여 선비정질화공정은 0℃보다 낮은 온도에서 실시할 수 있다. 일례로, 선비정질화공정은 -50℃ 내지 -100℃ 범위의 온도에서 실시할 수 있다.
정리하면, 비정질영역(31A)을 형성하기 위한 선비정질화공정은 -50℃ 내지 -100℃범위의 온도에서 탄소를 2KeV 내지 30KeV 범위의 주입에너지로 1×1015 atoms/cm2 내지 2×1015 atoms/cm2 범위의 도즈량을 이온주입하는 방법으로 실시할 수 있다.
도 4c에 도시된 바와 같이, 비정질영역(31A)에 도전형 도펀트를 이온주입하여 접합영역(38)을 형성한다. 이때, 도전형 도펀트로는 N형 도펀트를 사용할 수 있으며, N형 도펀트로는 인(P), 비소(As) 등을 사용할 수 있다.
구체적으로, 접합영역(38)은 상온 또는 상온 이상의 온도에서 인(P) 또는/및 비소(As)를 5KeV 내지 10KeV 범위의 주입에너지로 1×1015 atoms/cm2 내지 1×1023 atoms/cm2 범위의 도즈량을 이온주입하는 방법으로 실시할 수 있다.
도 4d에 도시된 바와 같이, 홈(34A)을 포함한 구조물 표면을 따라 일정한 두께를 갖는 금속막(39)을 형성한다. 금속막(39)은 실리사이드막을 형성하기 위한 것으로, 공지된 다양한 물질을 사용할 수 있다. 일례로, 금속막(39)은 티타늄막으로 형성할 수 있다.
다음으로, 금속막(39) 상에 홈(34A)을 갭필하도록 캡핑막(40)을 형성한다. 캡핑막(40)은 실리사이드막 형성공정시 열적 마진을 확보함과 동시에 금속막(39)이 외확산하는 것을 방지하는 역할을 수행한다. 일례로, 캡핑막(40)은 티타늄질화막으로 형성할 수 있다.
금속막(39) 및 캡핑막(40)은 물리기상증착법 예컨대, 스퍼터를 사용하여 형성할 수 있으며, 동일 챔버에서 인시튜(in-situ)로 형성할 수 있다.
도 4e에 도시된 바와 같이, 실리사이드막(41) 형성, 비정질영역(31A)의 재결정화 및 접합영역(38)에 주입된 도전형 도펀트를 활성화시키기 위한 열처리공정을 실시한다. 이하, 열처리공정이 완료된 접합영역(38)의 도면부호를 '38A'로 변경하여 표기한다.
열처리공정은 접합영역(38A) 상에 형성되는 실리사이드막(41)이 저저항 결정상을 갖도록 저저항 결정상을 갖는 시드층(Seed layer)을 형성하기 위한 1차 열처리와 시드층을 기반으로 저저항 결정상을 갖는 실리사이드막(41)을 형성하기 위한 2차 열처리로 나누어 진행할 수 있다.
저저항 결정상을 갖는 시드층을 형성하기 위한 1차 열처리는 급속열처리(RTA)로 실시할 수 있으며, 650℃ 내지 750℃ 범위의 온도에서 20초 내지 60초 범위의 시간동안 실시할 수 있다. 그리고, 시드층을 기반으로 저저항 결정상을 갖는 실리사이드막(41)을 형성하기 위한 2차 열처리는 퍼니스열처리(furnace)로 실시할 수 있으며, 1차 열처리보다 높은 660℃ 내지 760℃ 범위의 온도에서 1시간 내지 3시간 범위의 시간동안 실시할 수 있다.
한편, 선비정질화공정시 도펀트로 사용된 탄소는 접합영역(38A)을 형성하기 위하여 주입된 도전형 도펀트의 확산을 방지하는 역할을 수행하기 때문에 열처리공정시 탄소에 의하여 도전형 도펀트가 외확산하는 것을 방지할 수 있다.
도 4f에 도시된 바와 같이, 실링막(37)이 노출될때까지 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마법 또는 전면식각법을 사용하여 실시할 수 있다. 이때, 평탄화공정 이후에 잔류하고, 홈(34A)에 매립된 금속막(39) 및 캡핑막(40)이 랜딩플러그로 작용한다.
다음으로, 도면에 도시하지는 않았지만 공지된 반도체 제조 기술을 이용하여 반도체 장치를 완성한다.
상술한 본 발명의 실시에 따르면, 기판(31)을 구성하는 물질보다 원자량이 작은 도펀트를 0℃보다 낮은 온도에서 이온주입하는 방식으로 선비정질화공정을 실시함으로써, 선비정질화공정시 기판(31)에 결함이 발생하는 것을 방지할 수 있다.
또한, 선비정질화공정시 사용되는 도펀트(탄소)가 열처리공정시 접합영역(38A)을 형성하기 위하여 주입된 도전형 도펀트의 외확산을 방지함으로써, 열처리공정에 대한 공정 마진을 증가시킴과 동시에 외확산에 기인한 반도체 장치의 특성열화를 방지할 수 있다.
또한, 열처리공정은 서로 다른 온도 및 시간을 갖는 1차 및 2차로 나누어 진행함으로써, 접합영역(38A) 상에 저저항 결정상을 갖는 실리사이드막(41)을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 실리콘막 21A : 비정질영역
22, 22A : 불순물영역 23 : 금속막
24 : 캡핑막 25 : 실리사이드막

Claims (7)

  1. 실리콘막에 제1도펀트를 이온주입하여 비정질영역을 형성하는 단계;
    상기 비정질영역에 제2도펀트를 이온주입하여 불순물영역을 형성하는 단계;
    상기 실리콘막 상에 금속막을 형성하는 단계; 및
    열처리를 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 제1도펀트는 실리콘보다 원자량이 작은 물질을 포함하는 반도체 장치 제조방법.
  3. 제2항에 있어서,
    상기 비정질영역을 형성하는 단계는,
    0℃보다 낮은 온도에서 실시하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 제1도펀트는 상기 실리콘막 내에서 격자간 불순물 원자로 작용하는 물질을 포함하는 반도체 장치 제조방법.
  5. 제1항 내지 제4항에 있어서,
    상기 제1도펀트는 탄소를 포함하는 반도체 장치 제조방법.
  6. 제1항에 있어서,
    상기 열처리를 실시하는 단계는,
    1차 열처리를 실시하는 단계; 및
    상기 1차 열처리보다 높은 온도에서 상기 1차 열처리보다 긴 시간동안 2차 열처리를 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  7. 제6항에 있어서,
    상기 1차 열처리는 급속열처리로 실시하고, 상기 2차 열처리는 퍼니스열처리로 실시하는 반도체 장치 제조방법.
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