KR20070089522A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 인듐(115In) 도펀트를 사용하는 SSR 웰 형성용 임플란트 공정시 활성화율을 높여 안정화된 웰 도핑 프로파일을 얻는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 스크린 산화막이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 내에 도펀트를 주입하는 단계; 및 레이저 어닐을 실시하여 상기 반도체 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계를 포함하며 본 발명은 SSR 웰 형성 공정 중 도펀트 활성화 증가를 위해, 임플란트 공정 후 레이저 어닐을 실시하여 도펀트가 솔리드 영용 제한 이상 용해될 수 있으므로, 도펀트 농도를 증가시킬 수 있고, 따라서 115In 도펀트의 활성화율을 높여 안정화된 프로파일을 갖는 SSR 웰을 형성하는 효과가 있다.

SSR, 115In, RTA, 퍼니스(Furnace), 레이저 어닐(Laser Anneal)

Description

반도체 소자 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도.

도 2는 종래 기술의 문제점을 나타낸 그래프.

도 3은 열처리의 종류에 따른 부분적 배립된 비정질 막을 나타낸 TEM 사진.

도 4는 열처리의 종류에 따른 깊이 대비 밀도를 나타낸 그래프.

도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.

도 6은 콘택 저항에 따른 축적율을 나타낸 그래프.

도 7은 문턱 전압의 롤-오프 특성을 나타낸 그래프.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 소자분리막

33 : 스크린 산화막 34 : 이온 주입 마스크

35 : 임플란트 공정 37 : 열처리 공정

38 : 게이트 절연막 39 : 게이트 전도막

40 : 게이트 하드마스크 41 : 게이트 전극

42 : 소스/드레인 영역

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자에 적용되고 있는 SSR(Super Steep Retroagrade) 웰(Well) 형성 공정 중에서 도펀트(Dopant)의 활성화 증가 방법에 관한 반도체 소자 제조 방법에 관한 것이다.

최근에는 반도체 소자의 고집적화에 따라 MOS(Metal Oxide Semiconductor) 소자의 디자인 룰(Design Rule) 또한 감소하고 있는 추세에 있다. 이러한 디자인 룰의 감소에 대응하여 MOS 소자를 소형화시킬 때 고려하여야 할 사항은 게이트 절연막 두께의 박막화, 회로와 소자 간의 관계, 소스/드레인 영역 및 채널 영역의 안정화 등이 있다.

이 중에서, 채널 영역의 안정화 측면에서 살펴보면 다음과 같다. 소자가 미세화될수록 채널 길이가 감소되어 숏 채널 이펙트(Short Channel Effect)가 증가하는 바, 이러한 숏 채널 이펙트를 감소시키기 위해서는 얕은 접합(Shallow Junction)을 형성해야 한다.

이 경우, 소스/드레인 영역의 확장과 게이트 전극과의 중첩(Overlap) 문제로 인하여 외부 저항값이 크게 증가하게 되어 트랜지스터의 포화 전류(Saturtion Current) 값을 악화시키게 된다. 이처럼 소스/드레인 영역의 확장과 게이트 전극과의 중첩으로 인해 발생되는 숏 채널 이펙트를 보상하기 위하여 채널 영역의 도핑 프로파일을 개선시켜 주어야 한다. 이를 위해 SSR 웰 공정이 제안되었다. 이 때, ㅂSSR 공정 임플란트는 웰 형성 공정에 포함되지만 정확히는 채널 형성 공정 임플란트이다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

도 1a에 도시된 바와 같이, PMOS 소자가 형성될 영역(PMOS)과 NMOS 소자가 형성될 영역(NMOS)이 정의된 반도체 기판(1) 내에 STI 공정을 실시하여 소자분리막(2)을 형성한 후, 반도체 기판(1) 상에 스크린 산화막(3)을 형성한다.

도 1b에 도시된 바와 같이, 마스크 공정을 실시하여 반도체 기판(1)의 일부 영역이 노출되는 이온 주입 마스크(4)를 형성한다. 그런 다음, 이온 주입 마스크(4)를 이용한 임플란트 공정(5)을 실시하여 반도체 기판(1) 내에 SSR 웰(도시하지 않음)을 형성한다. 이 때, 임플란트 공정(5)은 P형 도펀트(P-type dopant)로써 질량수가 115인 인듐(Indium, In)을 사용한다.

도 1c에 도시된 바와 같이, 이온 주입 마스크(4)와 스크린 산화막(3)을 제거한다. 그리고 나서, 반도체 기판(1) 상부에 게이트 패턴(11)을 형성한다. 게이트 패턴(11)은 게이트 절연막(7), 폴리실리콘막(8), 텅스텐 실리사이드(9) 및 게이트 하드마스크(10)으로 이루어진다.

계속해서, 소스/드레인 이온 주입 공정을 실시하여 게이트 패턴(11) 양측의 반도체 기판 내부에 소스/드레인 영역(12)을 형성한다.

도 2는 종래 기술의 문제점을 나타낸 그래프로써, 인듐(115In)을 임플란트 공정에서 적용할 때 정션이 페일된 것을 보여주고 있다.

상술한 바와 같이 종래 기술에서, SSR 웰 형성 공정시 도펀트로 사용되는 P 타입의 도펀트인 인듐(115In)은 기존 보론(11B) 대비 무거운 AMU(Atomic Mass Unit) 때문에 스트래글링(Straggling)이 적고, 작은 확산 능력 때문에 확산이 억제되어 채널 도펀트 프로파일이 평평(Flat)하지 않고, 가파르기(Steep) 때문에 소위 SSR 웰 형성에 유리하다고 알려져 있으나, 열역학적 고용 용해도(Low Sulubility Limit), 도펀트 프리즈 아웃(Freeze out), 베리드 디펙트 리커버리(Buried Defect Recovery) 등의 문제점이 있다. 기존의 퍼니스 어닐(Furnace Anneal) 대비 RTA(Rapid Thermal Anneal) 추가시 다소 개선되나 한계(도 3 및 도 4 참조)가 있는 실정이다.

도 3 및 도 4를 참조하면, 반도체 기판의 온도가 적어도 600℃ 이상으로 도달하기 위해서는 그 만큼 RTA 공정 시간이 증대되게 된다. RTA 시간이 증대되는 경우 반도체 기판 내에 이미 주입되어 있는 비교적 작은 AMU를 갖는 도펀트가 확산되어 도핑 프로파일이 변형되는 문제가 발생한다.

또한, 115In 도펀트 임플란트 공정에 의한 결함(도 1c의 도면 부호 '6' 참조)이 제거되지 않은 채 후속 공정을 진행하면, 접합 누설(Junction Leakage)과 같은 문제도 발생한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 인듐(115In) 도펀트를 사용하는 SSR 웰 형성용 임플란트 공정시 활성화율을 높여 안정화된 웰 도핑 프로파일을 얻는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 스크린 산화막이 형성된 반도체 기판을 제공하는 단계, 상기 반도체 기판 내에 도펀트를 주입하는 단계, 및 레이저 어닐을 실시하여 상기 반도체 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

도 5a에 도시된 바와 같이, 반도체 기판(31) 내에 STI(Shallow Trench Isolation) 공정을 실시하여 소자분리막(32)을 형성한다. 소자분리막(32)을 형성함으로써, 반도체 기판(31)의 액티브 영역(Active area)과 필드 영역(Field area)이 구분된다.

이어서, 반도체 기판(31) 상부에 산화 공정을 실시하여 스크린 산화막(33)을 형성한다.

도 5b에 도시된 바와 같이, 반도체 기판(31)의 상부에 포토레지스트를 도포한 후, 포토 마스크(Photo mask)를 이용한 노광 및 현상 공정을 차례로 실시하여 일정 영역은 덮고, 일정 영역의 액티브 영역을 오픈하는 이온 주입 마스크(34)를 형성한다.

이어서, 이온 주입 마스크(34)를 이용한 SSR 웰 형성용 임플란트 공정(35)을 실시하여 반도체 기판(31) 내부의 소정 영역(36)에 도펀트를 주입한다. 이 때, 임플란트 공정(35)은 인듐(115In) 도펀트를 이용하여 80∼250KeV의 이온 주입 에너지와 0∼10°의 틸트(Tilt)로 실시한다. 여기서 인듐(115In) 도펀트의 도즈량(Dose)은 1E12∼1E14 atoms/cm²로 한다.

도 5c에 도시된 바와 같이, 스트립 공정을 실시하여 이온 주입 마스크(34)을 제거한다.

다음으로, 열처리 공정(37)을 실시하여 주입된 인듐(115In) 도펀트를 확산시켜 SSR 웰(36a)을 형성한다. 이 때, 열처리 공정(37)은 임플란트 공정(35)시 발생되는 반도체 기판(31)의 결함을 치유하는 동시에 인듐(115In) 도펀트의 활성화율을 높이기 위하여 레이저 어닐 공정(Laser Anneal)을 실시한다. 즉, 레이저 어닐을 실시함으로써, 반도체 기판(31) 내부에 주입된 인듐(115In)을 고용시켜 인듐을 도펀 트로 작용하게 한다.

레이저 어닐 공정은, 레이저 에너지 밀도는 0.1∼1.0 J/cm² 로 하고, 이러한 어닐 공정은 1∼3회 반복하여 진행한다.

한편, 레이저 어닐 공정을 실시할 때, 레이저 어닐 공정에 의한 반도체 기판(31)의 표면에 데미지가 발생할 수 있으므로, 반도체 기판 전면에 흡수층(Absorber layer)을 증착하여 진행할 수 있다. 이 때, 흡수층은 Ti/TiN의 적층 구조를 사용할 수 있으며, Ti의 확산 억제층으로 산화막을 더 적용할 수 있다.

도 5d에 도시된 바와 같이, 세정 공정을 실시하여 스크린 산화막(33)을 제거하다. 이 때, 스크린 산화막(33)은 불산을 이용한 습식 식각 공정으로 제거하는 것이 바람직하다. 불산을 이용한 습식 식각 공정을 실시함에 따라 스크린 산화막(33)이 제거된 반도체 기판(31) 상에는 자연 산화막과 같은 기타 불순물막이 형성되지 않는다.

다음으로, 반도체 기판(31) 상에 게이트 패턴(41)을 각각 형성한다. 이 때, 게이트 패턴(41)은 게이트 절연막(38), 게이트 전도막(39), 게이트 하드마스크(40)가 차례로 적층된 구조이다. 이 때, 게이트 전도막(39)은 예컨대, 폴리실리콘막, 텅스텐막, 텅스텐실리사이드의 단일막 또는 이들의 적층막으로 사용한다.

계속해서, 소스/드레인 이온 주입 공정을 실시하여 반도체 기판(31) 내부에 소스/드레인 영역(42)을 형성한다. 이 때, 소스/드레인 영역(42)은 각 게이트 패턴(41)의 양측벽으로 노출된 액티브 영역에 형성된다. 예컨대, PMOS 영역(PMOS)에는 보론 도펀트를 주입하여 형성하고, NMOS 영역(NMOS)에는 인(Phosphorus; P), 비소(Asenic, As) 도펀트를 주입하여 형성한다.

도 6은 콘택 저항에 따른 축적율을 나타낸 그래프이다.

도 6을 참조하면, 소스/드레인 이온 주입 후, 소스 드레인 RTA 공정 단계에서 레이저 어닐과 기존의 RTA 후의 콘택 저항 특성을 나타낸 것으로, In 임플란트 후의 열처리시에도 이와 같은 In 도펀트의 활성화율을 높이는 효과가 기대된다.

도 7은 문턱 전압의 롤-오프(roll-off) 특성을 나타낸 그래프이다.

도 7을 참조하면, 레이저 어닐을 이용하여 급속열처리 공정을 실시하여 SSR 웰을 형성하는 경우, 기존 공정과 대비하여 급속열처리 공정을 실시하는 종래 기술에서와 같이 단채널효과가 최소화됨을 알 수 있다. 레이저 어닐은 수 msec의 매우 짧은 가열(Heating) 방식이지만, 가열율(Heating rate)이 10⁹ ℃/sec 정도로 매우 높기 때문에 매우 얇은 표면이 용해(Melting)된다. 따라서, 도펀트가 열역학적 고용 용해도 이상 용해될 수 있어 활성화된 도펀트의 농도가 10²¹ /cm² 이상까지 도달할 수 있다. 따라서 In 도펀트의 활성화율을 높여 SSR을 형성한다.

상술한 바와 같이, SSR웰 형성 공정 중 도펀트의 활성화를 위해 수행하는 열처리 공정을 레이저 열처리로 진행하여 기존의 퍼니스 및 RTA 열처리를 수행했을 때 발생하는 문제를 해결할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 SSR 웰 형성 공정 중 도펀트 활성화 증가를 위해, 임플란트 공정 후 레이저 어닐을 실시하여 도펀트가 열역학적 고용 용해도 이상 용해될 수 있으므로, 도펀트 농도를 증가시킬 수 있고, 따라서 115In 도펀트의 활성화율을 높여 안정화된 프로파일을 갖는 SSR 웰을 형성하는 효과가 있다.

Claims (9)

1. 스크린 산화막이 형성된 반도체 기판을 제공하는 단계;

   상기 반도체 기판 내에 도펀트를 주입하는 단계; 및

   레이저 어닐을 실시하여 상기 반도체 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계

   를 포함하는 반도체 소자 제조 방법.
2. 제1항에 있어서,

   상기 레이저 어닐은,

   0.1∼1.0 J/cm²의 에너지 밀도로 진행하는 반도체 소자 제조 방법.
3. 제2항에 있어서,

   상기 레이저 어닐은,

   1∼3회 반복 진행하는 반도체 소자 제조 방법.
4. 제1항에 있어서,

   상기 도펀트는 인듐(115In)을 사용하는 반도체 소자 제조 방법.
5. 제4항에 있어서,

   상기 도펀트는,

   80∼250KeV의 이온 주입 에너지로 주입되는 반도체 소자 제조 방법.
6. 제5항에 있어서,

   상기 도펀트는,

   1E12∼1E14 atoms/cm²의 도즈량을 갖는 반도체 소자 제조 방법.
7. 제6항에 있어서,

   상기 도펀트는 1∼10°의 틸트로 주입되는 반도체 소자 제조 방법.
8. 제1항에 있어서,

   상기 레이저 어닐을 실시하여 상기 반도체 기판 내에 주입된 상기 도펀트를 일정 영역으로 확산시키는 단계는,

   상기 반도체 기판의 전면에 흡수층을 증착한 후 진행하는 반도체 소자 제조 방법.
9. 제8항에 있어서,

   상기 흡수층은, Ti/TiN 적층 구조로 사용하는 반도체 소자 제조 방법.

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