KR100434638B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 웰과 정션영역 사이에 불활성 이온층을 형성함으로써 제너효과 및 애벌런치 효과를 일으키는 항복전압을 높일 수 있고, 이로 인해 높은 외부 바이어스에도 소자가 안정적으로 동작할 수 있다. 또한 게이트 전극 하부 반도체기판의 용해도 보다 높은 용해도를 갖는 불활성 이온층을 형성함으로써 채널길이인 게이트 사이즈를 줄일 수 있고, 불활성 이온층에 의해 하부문턱전류를 감소시켜 소자의 온/오프(On/Off)동작의 구분을 명확히 하여 소자의 온/오프 특성을 증대시킬 수 있으며, 소자의 온 동작시 발생하는 핫케리어 전자의 형성을 감소시켜 게이트 산화막의 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래시메모리 소자의 주변회로 영역에 형성된 고전압용 트랜지스터의 정션영역의 형성에 관한 것이다.
종래의 고전압 패스 게이트 및 양전하 펌프를 구성하는 회로의 단위소자로 사용되는 고전압용 트랜지스터의 정션은 더블 도핑 드레인(Double Dopping Drain; 이하 'DDD'라함)으로 형성된다.
도 1a 및 도 1b는 종래 기술에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 셀 영역 및 주변회로영역이 구분된 P타입의 반도체 기판(10)에 소자 분리 공정을 실시하여 소자 분리막(12)을 형성한다. 주변회로 영역의 고전압 트랜지스터부에 고전압 이온주입기를 이용하여 인(P) 이온을 주입하여 N 타입 웰(14)을 형성한다. 고전압 이온주입기를 이용하여 상기의 N타입 웰 내에 붕소(B) 이온을 주입하여 P 타입 웰(16)을 형성한 후 열처리 공정을 실시한다.
도 1b를 참조하면, 상술한 N 타입 웰과 P 타입 웰이 형성된 고전압 트랜지스터부 상에 게이트 산화막(20) 및 폴리 실리콘(22)을 증착한 후 게이트 패터닝 공정을 실시하여 게이트 전극(24)을 형성한다. 고농도 N타입(N+; 32) 이온주입공정을 실시하여 DDD구조의 정션영역을 형성한다.
상기의 고전압 트랜지스터에는 정션영역을 통과하는 고전압에 의해 웰과 정션간에 밴드 밴딩이 형성되어 누설전류가 흐를 수 있다. 또한 종래의 공정으로는 제너효과(Zener Effect) 및 애벌런치 효과(Avalanche Effect)가 나타나게 되는 항복 전압을 높이기 어렵다. 고전압 트랜지스터의 게이트 길이(즉, 채널 길이)는 외부 바이어스 인가시 발생하는 펀치 쓰루(Punch Through)를 방지하기위해 일정 길이 이상을 유지하여야 함으로 소자의 크기를 줄일 수 없다. 또한 다량의 이온주입에 의한 소자 결함이 발생할 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 웰과 정션 사이에 불활성 이온층을 형성하여 벤드 밴딩을 완만하게 유지할 수 있고, 제너효과 및 애벌런치 효과를 발생시키는 항복 전압을 높임으로써 고전압 트랜지스터의 동작 바이어스를 높일 수 있으며, 접합영역에 반도체 기판의 용해도 보다 높은 용해도를 갖는 불활성 이온층을 형성함으로써 채널링 현상을 줄일 수 있으며, 질량이 큰 물질을 사용함으로써 소량의 이온주입만으로도 충분한 정션의 특성을 얻을 수 있는 반도체 소자의 제조 방법을 제공한다.
도 1a 및 도 1b는 종래 기술에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 소자분리막
14, 114 : N타입 웰 16, 116 : P타입 웰
20, 120 : 게이트 산화막 22, 122 : 폴리실리콘
24, 124 : 게이트 전극 128 : 불활성 이온층
상술한 기술적 과제를 달성하기 위하여 본 발명은 반도체 기판에 소자분리막을 형성하는 단계, 제 1 타입의 이온을 주입하여 제 1 웰을 형성하는 단계, 상기 제 1 웰 내에 상기 제 1 타입과 반대되는 제 2 타입의 이온을 주입하여 제 2 웰을 형성하는 단계, 상기 반도체 기판상에 게이트 전극을 형성하는 단계, 불활성 이온주입을 실시하여 상기 제 2 웰 내에 불활성 이온층을 형성한 후 제 1 열처리공정을실시하는 단계, 상기 불활성 이온층 내에 저농도의 제 1 타입 이온을 주입한 후 제 2 열처리 공정을 실시하는 단계, 및 고농도의 제 1 타입의 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셀 영역 및 주변회로영역이 구분된 P타입의 반도체 기판(110)에 소자 분리 공정을 실시하여 소자 분리막(112)을 형성한다. 상기의 소자 분리 공정으로는 NSLOCOS 또는 STI공정을 수행하되 특별히 한정되지 않고 소자간의 분리를 할 수 있는 분리막형성을 위한 공정을 지칭한다.
주변회로 영역에 N타입 웰(114) 형성을 위한 마스크 패터닝 공정을 실시한 후 고전압 트랜지스터부에 이온주입공정을 실시하여 N타입 이온을 주입함으로써 N 타입 웰(114)을 형성한다. 본 실시예에서는 인(P) 이온을 주입하여 N타입 웰(114)을 형성한다. 이어서, P타입 웰(116) 형성을 위한 마스크 패터닝 공정을 실시한 후이온주입 공정을 실시하여 N타입 웰(114) 내에 P타입 이온을 주입함으로써 P타입 웰(116)을 형성한다. 이때, P타입 이온으로 붕소(B)이온을 사용한다. 상기의 이온주입으로 인해 비정질화된 영역을 결정화시키기 위해 열처리 공정을 실시한다.
도 2b를 참조하면, 전체 구조 상부에 열산화 공정을 실시하여 게이트 산화막(120)을 형성하고, 폴리 실리콘층(122)을 증착한다. 구체적으로 게이트 산화막(120)은 850 내지 950℃의 온도하에서 습식 산화공정을 실시하여 100 내지 200Å의 두께로 증착한다. 폴리 실리콘층(122)은 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법으로 도프드 폴리 실리콘을 500 내지 1000Å의 두께로 형성한다. 게이트 마스크 패터닝 공정을 실시하여 게이트 전극(124)을 형성한다. 이때 게이트 전극(124)의 길이(즉, 채널 길이)를 0.5 내지 0.9㎛가 되도록 패터닝한다.
도 2c를 참조하면, 사진 식각공정을 실시하여 불활성 이온층(128)을 형성하기 위한 제 1 감광막패턴(도시되지 않음)을 형성한다. 불활성 이온층(128)은 도펀트로써 아르곤(Ar)을 사용하여 30 내지 80 KeV의 이온 주입 에너지로 1E13 내지 1E14의 도즈량만큼 이온주입하거나, 또는 질소(N)를 사용하여 30 내지 100 KeV의 이온 주입 에너지로 1E13 내지 5E14의 도즈량만큼 이온주입하여 상기의 P타입 웰(116) 내에 형성한다. 이때 각 도펀트의 특성에 따라 다양한 형태의 이온주입 방법을 사용한다.
상기의 이온 주입 에너지에 의해 형성된 불활성 이온층(128)은 정션영역을 충분히 감쌀 수 있도록 한다. 즉, 후속 공정에 의해 형성되는 각각의 정션영역을감쌀 수 있도록 형성하거나, 하나의 셀에 형성된 두 정션영역을 동시에 감쌀 수 있도록 형성한다. 또한 본 실시예에서는 불활성 이온층(128)이 수직한 형상을 갖기 위해 이온주입시 틸트(Tilt)를 가하지 않는다. 상술한 불활성 이온층(128)은 Ar 또는 N에 의해 형성된 층으로 특별히 한정되지 않고 활성화 되지 않는 이온을 이용하여 정션영역과 정션영역 또는 정션영역과 웰영역 사이의 누설전류를 감소시킬수 있는 모든 층을 지칭한다.
다음으로, 질량이 큰 Ar 또는 N 도펀트에 의해 일어날 수 있는 결함제거, Ar 또는 N 도펀트와 반도체 기판(110)의 활성화, 접합 영역내의 재결정화 또는 먼저 주입된 도펀트의 트랜션트 인헨스드 디퓨젼(Transient Enhanced Diffusion; 이하'TED'라함)을 방지하기 위해 열처리를 실시한다. 또한, 불활성 이온층을 만들기 위해 사용되어지는 다양한 도펀트(아르곤 또는 질소 등등)에 의해 이온주입시 반도체 기판이 입는 데이지 또한 다양해진다. 이로써 각 도펀트 마다 이를 보상하기 위한 후속 열처리 공정이 수행되는데 이 또한 도펀트의 특성에 따라 다양하게 수행한다.
예컨대, 급속열처리방법(Rapid Thermal Process)을 이용하여 N2분위기 하에서 50 내지 150℃/sec의 승온속도로 600 내지 1000℃까지 램프업시켜 5내지 33초동안 열처리를 실시한다.
도 2d를 참조하면, 상기의 불활성 이온층(128) 내에 DDD패턴의 정션영역을 형성하기 위하여 저농도의 N타입 이온(N-; 132)을 주입한 다음 열처리하고 다시 고농도 N타입 이온(N+; 130)을 주입하여 정션을 완성한다.
구체적으로 저농도의 N타입 이온주입은 도펀트로써 인(P)을 사용하여 30 내지 100KeV의 이온주입 에너지로 5E12 내지 5E13의 도즈량을 주입한다. 이후의 DDD 정션의 활성화와 Ar 또는 N 도펀트에 의한 결함을 제거하기 위해 급속열처리공정(Rapid Thermal Processing; 이하 'RTP'라함) 어닐을 실시한다. 700 내지 800℃의 온도와 N2가스 분위기에서 약 0 내지 30초 동안 실시한다. 이때 승온속도는 30 내지 50℃/sec로 하여 온도를 상승시킨다. 고농도의 N타입 이온주입은 도펀트로써 인(P) 또는 비소(As)를 사용한다. 도펀트로써 인(P)을 사용할 경우 10 내지 30KeV의 이온주입 에너지로 1E14 내지 1E16의 도즈량을 주입하고, 도펀트로써 비소(As)를 사용할 경우 10 내지 50KeV의 이온주입 에너지로 1E14 내지 1E16의 도즈량을 주입함으로써 정션을 완성한다.
상술한 이온 주입 에너지보다 낮을 경우에는 기판의 표면에 정션이 형성되어 또 다른 누설 전류의 원인이 되며, 너무 높을 경우 웰 정션과의 누설 특성의 원인이된다. 또한 상술한 도즈량보다 적게 주입되면 정션으로써 동작이 되지 않으며, 필요이상으로 많이 주입되면 비정상적인 정션이 형성되어 누설 특성이 약화된다.
상술한 바와 같이, 본 발명은 웰과 정션 사이에 불활성 이온층을 형성함으로써 밴드밴딩에 의한 제너효과 및 애벌런치 효과를 일으키는 항복전압을 높일 수 있고, 동일한 외부 바이어스에 대해 더 완만한 밴드밴딩을 유지함으로써 웰과 정션사이 또는 정션과 정션사이에 발생하는 누설전류를 감소시킬 수 있다.
또한 항복전압을 높임으로써 더 높은 외부 바이어스에도 소자가 안정적으로 동작할 수 있다.
또한 접합영역 사이의(즉, 게이트 전극 하부) 반도체기판의 용해도 보다 높은 용해도를 갖는 불활성 이온층을 형성함으로써 채널길이인 게이트 사이즈를 줄일 수 있다.
또한 불활성 이온층에 의해 하부문턱전류를 감소시켜 소자의 온과 오프동작의 구분을 명확히 하여 소자의 온/오프 특성을 증대시킬 수 있고, 소자의 온 동작시 발생하는 핫케리어 전자의 형성을 감소시켜 게이트 산화막의 열화를 방지할 수 있다.
Claims (10)
- 반도체 기판에 소자분리막을 형성하는 단계;제 1 타입의 이온을 주입하여 제 1 웰을 형성하는 단계;상기 제 1 웰 내에 상기 제 1 타입과 반대되는 제 2 타입의 이온을 주입하여 제 2 웰을 형성하는 단계;상기 반도체 기판상에 게이트 전극을 형성하는 단계;불활성 이온주입을 실시하여 상기 제 2 웰 내에 불활성 이온층을 형성한 후 제 1 열처리공정을 실시하는 단계;상기 불활성 이온층 내에 저농도의 제 1 타입 이온을 주입한 후 제 2 열처리 공정을 실시하는 단계; 및고농도의 제 1 타입의 이온주입을 실시하여 정션영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 불활성 이온층은 도펀트로써 아르곤(Ar)을 사용하여 30 내지 80 KeV의 이온 주입 에너지로 1E13 내지 1E14의 도즈량으로 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 불활성 이온층은 도펀트로써 질소(N)를 사용하여 30 내지 100 KeV의 이온 주입 에너지로 1E13 내지 5E14의 도즈량만큼 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 불활성 이온층은 수직한 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 열처리 공정은 불활성 이온의 특성에 따라 열처리 온도를 조정하되, N2분위기 하에서 50 내지 150℃/sec의 승온속도로 상승시켜 600 내지 1000℃까지 증가시켜 5 내지 30초동안 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 정션영역 사이의 상기 게이트 전극의 길이는 0.5 내지 0.9㎛인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저농도의 제 1 타입의 이온 주입은 인(P) 이온을 5E12 내지 5E13atoms/㎠의 도즈량으로 하여 30 내지 100KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 열처리공정은 N2분위기 하에서 30 내지 50℃/sec의 승온속도로 상승시켜 700 내지 800℃까지 증가시켜 0 내지 33초동안 열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고농도의 제 1 타입의 이온 주입은 인(P) 이온을 1E14 내지 1E16atoms/㎠의 도즈량으로 하여 10 내지 30KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고농도의 제 1 타입의 이온 주입은 비소(As) 이온을 1E14 내지 1E16atoms/㎠의 도즈량으로 하여 10 내지 50KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 2002-05-20 KR KR10-2002-0027764A patent/KR100434638B1/ko not_active IP Right Cessation
Patent Citations (4)
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