KR20040050116A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 이온주입을 실시한 다음 스파이크 어닐(Spike Anneal)공정을 실시하여 주입된 이온을 안정적으로 확산시켜 TED 현상을 방지할 수 있고, 리버스 단 채널 효과에 의한 문턱전압 증가를 억제함으로서 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 이온 주입을 통해 형성되는 접합영역을 안정화할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 공정을 간략히 살펴보면, 소자 분리막 및 웰이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 이온 주입을 실시하여 정션영역을 형성한다. LDD(Lightly Dopde Drain) 이온 주입을 실시하여 소자의 크기가 감소함에 따라 파생적으로 발생하는 문제점의 하나인 핫 케리어 이펙트(Hot Carrier Effect; HCE) 현상을 방지하고, 국부적으로 전기장이 집중되는 현상을 감소시키게 된다. 하지만 상술한 기술은 소자의 동작전압이 클 경우에는 개선 현상이 미미하기 때문에 개선에 한계를 갖게 된다. 또한 낮은 농도 영역으로 인하여 채널(Channel)의 길이가 작아지고, 게이트 전극의 길이 감소에 따라 문턱 전압이 낮아지는 단 채널 효과(Short Channel Effect; SCE)와 같은 문제점이 발생하여 소자 동작에 악영향을 미치게 된다. 또한 후속 반도체 소자의 제조 공정시 수행되는 열처리에 의해 주입된 도펀트의 트랜션트 인헨스드 디퓨젼(Transient Enhanced Diffusion; 이하'TED'라함)이 발생하는 문제점이 있다. 후속 열공정에 의해 주입된 도판트가 채널쪽으로 이동함으로 인해 문턱전압(Threshold Voltage)이 증가하는 현상인 리버스 단 채널 효과(Reverse short channel effect; RSCE)가 발생하여 소자의 전기적 특성이 나빠지는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 이온주입을 실시한 다음 스파이크 어닐(Spike Anneal)공정을 실시하여 주입된 이온을 안정적으로 확산시켜 TED 현상을 최소화 하고, 이온을 균일하게 확산시킴으로서 문턱전압 증가를 억제할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판12 : 소자 분리막
14, 22 : 마스크16 : 웰
18, 28 : 산화막19 : 폴리 실리콘막
20 : 게이트 전극24, 26 : 저농도 이온층
29 : 절연막30 : 스페이서
32 : 고농도 이온층34 : 소스/드레인
36 : 실리사이드층
본 발명에 따른 반도체 기판 상에 게이트 전극을 형성하는 단계와, 저농도 이온 주입을 실시하여 상기 반도체 기판 내에 제 1 저농도 접합 영역을 형성하는 단계와, 저농도 이온 주입을 실시하여 상기 반도체 기판 내에 제 2 저농도 접합 영역을 형성하는 단계와, 이온 주입에 의한 점 결합을 제거하고, 이온주입된 도펀트들이 상기 게이트 전극 하부의 채널쪽으로 확산하는 것을 최대한 억제하기 위하여 온도를 급격히 상승시킨 후 급격히 냉각시켜 급속 열처리 공정을 실시하는 단계와, 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계 및 상기 반도체 기판에 고농도 이온 주입을 실시하여 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온 주입용 마스크(14)를 이용한 이온 주입 공정을 실시하여 반도체 기판(10)에 웰 영역(16)을 형성한다.
구체적으로, 반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(14)를 형성한 후 이온 주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰(16)을 형성한다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 p웰이나 n웰에 상관없이 하나의 웰을 도시한 상태에서 설명하기로 한다.
도 1c를 참조하면, 세정 공정을 실시하여 반도체 기판(10) 상에 형성된 자연 산화막을 제거한 다음 게이트 절연막(18)과 폴리 실리콘막(19)을 순차적으로 증착한다. 패터닝 공정을 실시하여 웰(16) 상부에 게이트 절연막(18)과 폴리 실리콘막(19)으로 이루어진 게이트 전극(20)을 형성한다.
이때, 폴리 실리콘막(18)에 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온 주입 공정을 통해 폴리 실리콘막(18)에 도핑되거나, 후속 공정에서 소스 및 드레인을 형성하기 위한 이온 주입 공정 시 폴리 실리콘막(18)에 도핑된다.
도 1d 및 도 1e를 참조하면, 저농도 이온 주입 공정을 통해 게이트 전극(20) 양 가장자리의 반도체 기판(10)에 소스/드레인을 형성하기 위한 제 1 LDD 이온층(제 1 저농도 접합영역; 24)을 형성한다. 소정의 입사각을 갖는 저농도 이온 주입공정으로 제 1 LDD 이온층(24)과 게이트 전극(20) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온층(제 2 저농도 접합영역; 26)을 형성한다. 온도를 급격히 상승시킨 후 급격히 냉각 시키는 스파이크 급속 열처리 공정을 실시하여 이온주입으로 인한 결함들을 보상한다.
구체적으로, 전체 구조 상부에 감광막을 이용한 LDD용 이온 주입 마스크(22)를 형성한 다음 저농도 이온 주입을 실시하여 제 1 LDD 이온층(24)을 형성하고, 틸트(Tilt)를 주어 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 감싸는 제 2 LDD 이온층(26)을 형성한다. 제 1 LDD 이온층(24)을 형성하기 위하여 1 내지 20KeV의 이온 주입 에너지로 1E14 내지 2E15atoms/㎠의 비소(Arsenic) 또는 안티몬(Antimony) 이온을 주입한다. 이때 틸트를 전혀 주지 않는다. 제 2 LDD 이온층(26)을 형성하기 위하여 20 내지 80KeV의 이온 주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2 및 인듐(Induim)을 주입하되, 이온 주입 공정을 1 내지 4번으로 나누어 실시하여 목표로 하는 도즈를 주입한다. 이때 7 내지 60° 범위의 틸트를 가한 할로(Halo) 이온주입을 실시한다. 또한 0 내지 360° 범위의 트위스트(Twist)를 줄 수 있다. 상술한 이온 주입방법은 이에 한정되지 않고 다양한 형태로 변형 가능하다. 예컨대, 이온 주입 마스크를 사용하지 않고 이온주입을 실시할 수 있고, 반도체 기판을 보호하기 위한 스크린 산화막을 형성한 다음 이온주입을 실시 할 수도 있다.
제 1 LDD 이온층(24)을 후속 공정에서 형성될 고농도 이온층보다 낮은 농도로 형성함으로써, 게이트 전극(20) 하부의 반도체 기판(10)의 채널 영역에 흐르는캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다. 제 2 LDD 이온층(26)을 통해 게이트 전극(20)의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결할 수 있다.
스파이크 열처리 공정은 스파이크 RTP(Rapid Thermal Processing)공정을 지칭하는 것으로, 반도체 기판(10)의 온도를 상온에서 시작하여 수 초간 열을 가하여 약 800 내지 1000℃까지 램프업(Lamp up) 시킨 후 약 0 내지 3초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킨다. 램프업 시키는 속도는 초당 100 내지 400℃로 상승시키고, 램프다운 시키는 속도는 초당 60 내지 120℃로 하강시킨다. 또한 스파이크 열처리 공정은 N2가스 분위기에서 실시한다. 이를 위해 상온에서 반도체 기판(10)을 스파이크 RTP용 챔버로 로딩한 다음, 챔버의 온도는 초당 100 내지 400℃ 상승시켜 800 내지 1000℃까지 상승 시킨다. 온도가 목표로 하는 지점에 도착하면 바로 챔버의 온도를 초당 60 내지 120℃씩 하강시켜 상온으로 하강한 다음 챔버를 언로딩한다. 이로써, 이온 주입시 발생되는 틈(Interstitial) 또는 빈 공간(Vacansy) 등의 포인트 결함(Point Defect)들을 제거하고, 결함들의 거동시간을 줄여준다. 또한 주입된 도판트(붕소;B)들의 확산속도를 최소화 할 수 있어 주입된 이온들이 채널쪽으로 움직이는 현상을 최소화할 수 있어서 단채널 및 리버스 단 채널효과를 방지할 수 있다. 이에 한정되지 않고, 상술한 스파이크 열처리 공정은 제 1 LDD 이온층(24) 형성을 위한 이온 주입 공정 직후 실시할 수 있다.
도 1f를 참조하면, 게이트 전극(20) 측벽에 스페이서(30)를 형성한다. 고농도 이온 주입공정을 실시하여 고농도 이온층(고농도 접합영역; 32)을 형성한다.
구체적으로, 게이트 전극(20)의 측벽에 버퍼 산화막(28)을 형성하고, 다시 전체 상부에 절연막(29)을 형성한 후 전면 식각 공정을 통해 스페이서(30)를 형성한다. 이때, 폴리 실리콘막(19) 및 제 1 LDD 이온층(24) 상부의 절연막(29)은 전면 식각 공정에 의해 제거된다. 폴리 실리콘막(19) 및 스페이서(30)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 제 1 LDD 이온층(24)보다 더 깊은 깊이로 고농도 이온층(32)을 형성한 후 활성화 열처리를 통해 고농도 이온층(32)과 제 1 및 제 2 LDD 이온층(24 및 26)으로 이루어진 소스/드레인(34)을 형성한다. 활성화 열처리로 RTP 어닐을 수행한다.
도 1g를 참조하면, 소스/드레인(34) 및 게이트 전극(20) 상부에 접촉 저항을 낮추기 위하여 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드층(36)을 형성한다.
구체적으로, 전체 구조 상부에 코발트(Cobalt; C) 또는 티타늄(Titanium; Ti)으로 이루어진 금속층(도시하지 않음)을 형성한 후 그 상부에 티타튬 나이트라이드(TiN)(도시하지 않음)를 순차적으로 형성한다. 이어서, 여러 번의 급속 열처리공정을 실시하여 샐리사이드층(36)을 형성한다.
상술한 바와 같이, 본 발명은 이온주입을 실시한 다음 스파이크 어닐(Spike Anneal)공정을 실시하여 주입된 이온을 안정적으로 확산시켜 TED 현상을 방지할 수 있다.
또한, 스파이크 RTP 공정을 실시하여 LDD 이온을 균일하게 확산시킴으로써 리버스 단 채널 효과에 의한 문턱전압 증가를 억제할 수 있다.
Claims (7)
- 반도체 기판 상에 게이트 전극을 형성하는 단계;저농도 이온 주입을 실시하여 상기 반도체 기판 내에 제 1 저농도 접합 영역을 형성하는 단계;저농도 이온 주입을 실시하여 상기 반도체 기판 내에 제 2 저농도 접합 영역을 형성하는 단계;이온 주입에 의한 점 결합을 제거하고, 이온주입된 도펀트들이 상기 게이트 전극 하부의 채널쪽으로 확산하는 것을 최대한 억제하기 위하여 온도를 급격히 상승시킨 후 급격히 냉각시켜 급속 열처리 공정을 실시하는 단계;상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 및상기 반도체 기판에 고농도 이온 주입을 실시하여 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 급속 열처리 공정은,상기 반도체 기판을 상온에서 챔버내로 로딩하는 단계;상기 챔버내의 온도를 800 내지 1000℃ 온도로 램프업 하는 단계;상기 챔버내의 온도를 상온으로 램프다운 하는 단계; 및상기 반도체 기판을 언로딩 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 챔버내의 온도를 800 내지 1000℃로 램프업 하기 위한 온도상승 속도는 100 내지 400℃/sec인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 챔버의 온도를 상온으로 램프다운 하기 위한 온도하강 속도는 60 내지 120℃/sec인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 저농도 접합 영역은 1 내지 20KeV의 이온 주입 에너지로 1E14 내지 2E15atoms/㎠의 비소(Arsenic) 또는 안티몬(Antimony) 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 저농도 접합 영역은 7 내지 60° 범위의 틸트를 가하고, 20 내지 80KeV의 이온 주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2 또는 인듐(Induim)을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 2 저농도 접합 영역은 이온 주입을 2 내지 4번으로 나누어 실시하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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