KR100357298B1 - 반도체 소자의 소스/드레인 ｌｄｄ 구조 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소스/드레인 LDD 구조 형성방법에 관한 것으로, Sb122이온을 주입하여 임계전압의 감소와 벌크 펀치스루 전류의 증가를 방지하는 것을 목적으로 한다. 이런 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 NMOS 소스/드레인 LDD 구조 형성방법은, 소자분리막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 제1 공정과, 상기 게이트 전극 양측의 반도체 기판 표면에 Sb122이온을 주입한 후에 급속 열처리 공정을 수행하여 NMOS LDD 영역을 형성하는 제2 공정과, 상기 게이트 전극의 측벽에 스페이서를 형성하는 제3 공정과, 상기 게이트 전극의 양측에 있는 상기 반도체 기판의 표면에 B11이온을 주입하여 소스/드레인 영역을 형성한 후에 급속 열처리 공정을 수행하는 제4 공정과, 상기 게이트 전극과 상기 소스/드레인 영역의 상부에 실리사이드층을 형성하는 제5 공정으로 이루어진다.
Description
본 발명은 반도체 소자의 소스/드레인 LDD 구조 형성방법에 관한 것으로, 특히, 임계전압의 감소와 벌크 펀치스루 전류의 증가를 방지하는 반도체 소자의 소스/드레인 LDD 구조 형성방법에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라 트랜지스터의 소스와 드레인의 간격이 좁아지게 되고 채널길이도 작아지게 되었다. 이러한 현상들 때문에 야기되는 소자 구조적 한계요인, 즉 SCE(Short Channel Effect), HCE(Hot Carrier Effect), TDDB(Time Dependent Dielectric Breakdown), GIDL(Gate Induced Drain Leakage), OL(Oxide Leakage)에 의한 소자의 열화와 같은 문제점이 발생하게 된다.
이러한 문제점을 해결하고 충분한 트랜지스터의 특성(높은 포화전류)을 얻기 위해서 소자구조 측면에서 여러 가지 방안들이 제시되어 왔는데 그 중에서도 LDD(Light Doped Drain) 구조가 상기와 같은 문제점을 가장 잘 해결할 수 있는 것으로 알려져 있어 현재 소자제조에 널리 이용되고 있다.
다음에는, 종래의 소스/드레인 LDD 구조에 대해서 설명한다.
종래의 PMOS 소스/드레인 LDD구조를 형성할 때는 BF2소스(source)를 이용하여 10-20KeV의 낮은 에너지로 1E14-5E14의 도우즈(dose)범위에서 이온주입을 수행하였고, NMOS 소스/드레인 LDD 구조를 형성할 때는 As75소스(source)를 이용하여 10-20KeV의 낮은 에너지로 1E14-5E14의 도우즈(dose)범위에서 이온주입을 수행하였다.
그러나, 트랜지스터의 사이즈가 작아짐에 따라 더 낮은 접합깊이를 가진 LDD 구조가 필요하게 되어, 기존의 이온주입 장비의 한계와 BF2소스에 의한 B 원자(atom)의 높은 확산계수로 인해 얕은(shallow) PMOS 소스/드레인 LDD 구조를 형성할 수 없었고, 또한 Sb122(Antimony)보다 상대적으로 높은 확산계수를 가진 As75소스에 의해서 얕은(shallow) NMOS 소스/드레인 LDD 구조를 형성할 수 없었다.
그리고, 일반적으로 0.1㎛ Tech. 이하의 소자기술에서는 PMOS 소스/드레인의접합깊이가 1000-1200Å일 때 요구되는 PMOS LDD 접합깊이는 약 500-600Å정도이고, NMOS 소스/드레인의 접합깊이가 800∼1000Å일 때 요구되는 NMOS LDD 접합깊이는 약 400-500Å정도인데, 이를 초과할 경우에는 숏 채널 효과(short channel effect) 등에 의한 임계전압(Vt)감소와 벌크 펀치스루 전류(bulk punch through current)의 증가 등에 의해 소자에 악 영향을 미칠 수 있다고 하는 문제점이 있다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, PMOS LDD 형성시 확산계수가 낮고 질량이 커서 낮은 접합을 형성할 수 있는 In115이온을 주입하여 임계전압의 감소와 벌크 펀치스루 전류의 증가를 방지하는 것을 목적으로 한다.
또한, 본 발명은 NMOS LDD 형성시 확산계수가 낮고 질량이 커서 낮은 접합을 형성할 수 있는 Sb122이온을 주입하여 임계전압의 감소와 벌크 펀치스루 전류의 증가를 방지하는 것을 또 다른 목적으로 한다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소스/드레인 LDD 구조 형성방법을 나타낸 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 기판 11 : 소자분리막
12 : 게이트 전극 13 : LDD 영역
14 : 스페이서 15 : 소스/드레인 영역
16 : 실리사이드층
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 PMOS 소스/드레인 LDD 구조 형성방법은 소자분리막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 제1 공정과, 상기 게이트 전극 양측의 반도체 기판 표면에 In115이온을 주입한 후에 급속 열처리 공정을 수행하여 PMOS LDD 영역을 형성하는 제2 공정과, 상기 게이트 전극의 측벽에 스페이서를 형성하는 제3 공정과, 상기 게이트 전극의 양측에 있는 상기 반도체 기판의 표면에 B11이온을 주입하여 소스/드레인 영역을 형성한 후에 급속 열처리 공정을 수행하는 제4 공정과, 상기 게이트 전극과 상기 소스/드레인 영역의 상부에 실리사이드층을 형성하는 제5 공정으로 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 NMOS 소스/드레인 LDD 구조 형성방법은, 소자분리막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 제1 공정과, 상기 게이트 전극 양측의 반도체 기판 표면에 Sb122이온을 주입한 후에 급속 열처리 공정을 수행하여 NMOS LDD 영역을 형성하는 제2 공정과, 상기 게이트 전극의 측벽에 스페이서를 형성하는 제3 공정과, 상기 게이트 전극의 양측에 있는 상기 반도체 기판의 표면에 B11이온을 주입하여 소스/드레인 영역을 형성한 후에 급속 열처리 공정을 수행하는 제4 공정과, 상기 게이트 전극과 상기 소스/드레인 영역의 상부에 실리사이드층을 형성하는 제5 공정으로 이루어진 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 본 발명의 바람직한 실시예에 따른 반도체 소자의 소스/드레인 LDD 구조 형성방법을 첨부도면을 참조하면서 상세히 설명한다.
여기서는, PMOS 및 NMOS 소스/드레인 LDD 구조의 형성방법을 도 1a 내지 도 1d에 함께 나타내었다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 PMOS및 NMOS 소스/드레인 LDD 구조 형성방법을 나타낸 공정 단면도이다.
본 발명에 따른 반도체 소자의 PMOS 및 NMOS 소스/드레인 LDD 구조 형성방법은 도 1a에 나타낸 바와 같이, 소자분리막(11)이 형성된 반도체 기판(10) 상에 게이트 전극(12)을 형성한다.
다음에, 도 1b에 나타낸 바와 같이, 게이트 전극(12)의 양측에 있는 반도체 기판의 표면 내에 In115이온을 주입한 후에 급속 열처리 공정(RTP)을 수행하여 PMOS LDD 영역(13)을 형성한다.
이 단계에서는, 게이트 전극(12)의 양측에 있는 반도체 기판의 표면 내에 Sb122이온을 주입한 후에 급속 열처리 공정(RTP)을 수행하여 NMOS LDD 영역을 형성할 수도 있다.
이때, In115이온주입 및 Sb122이온주입은 10-30KeV의 에너지 범위와 7E13-2E14의 도우즈 범위에서 수행되고, 급속 열처리 공정은 1100-1300℃의 온도에서 10-30초 동안 수행된다.
상술한 In115및 Sb122소스는 SSRW(Supper Steep Retrograde Well) 형성 등에 이용하여 레트로그레이드 도핑 프로파일(reftrograde doping porfile)을 형성해서 소스와 드레인간의 전류 트랜스컨덕턴스(transconductanc)를 향상시키는 기술에 적용되고 있다.
다음에, 반도체 기판 전면에 100Å 두께의 HLD막과 800Å 두께의 질화막을 형성한 후에 HLD막과 질화막을 드라이 에칭하고, 도 1c에 나타낸 바와 같이, 게이트 전극(12)의 측벽에 스페이서(14)를 형성한다.
그런 다음에, B11이온을 주입하여 PMOS 소스/드레인 영역(15)을 형성한다. 그리고, 이 단계에서는 B11이온을 주입하여 NMOS 소스/드레인 영역을 형성할 수도 있다.
그리고 나서, 게이트 전극(12)과 상기 소스/드레인 영역(15)의 상부에 코발트(Co)와 같은 금속층을 형성한 후에 급속 열처리 공정을 수행하면 상기 코발트(Co)와 실리콘(Si)이 반응하여 게이트 전극(12)과 소스/드레인 영역(15)의 표면 위에 실리사이드층(16)(COSi2)이 형성된다.
상술한 바와 같이, PMOS LDD 영역을 형성하기 위해서 In115소스를 이용하여 이온 주입을 수행하고, NMOS LDD 영역을 형성하기 위해서 Sb122소스를 이용하여 이온 주입을 수행하면 소스/드레인 간의 벌크 펀치스루 전류를 낮출 수 있다.
또한, PMOS LDD 영역을 형성할 때 In115소스를 이용하고, NMOS LDD 영역을 형성할 때, Sb122소스를 이용하면, 종래의 BF2소스 및 As75소스를 이용하는 경우보다 확산계수가 낮고, 결정결함 등에 의한 도핑 프로파일이 상대적으로 덜 왜곡된다. 국부적으로는 결점이나 확산계수에 의해 채널지역으로 이동되는 불순물이 적어 임계전압(Vt)의 불안정성이나 임계전압(Vt) 감소 등의 숏 채널 효과(Short Channel Effect)를 제어할 수 있다.
상술한 바와 같이, 본 발명은 PMOS LDD 영역을 형성할 때, In115소스를 이용하고, NMOS LDD 영역을 형성할 때, Sb122소스를 이용함으로써 낮은 확산 계수로 인해 임계전압(Vt) 감소나 소스/드레인 펀치스루(벌크와 표면 펀치스루) 증가 등의 숏 채널 소자에서 발생하는 문제점을 방지할 수 있다.
또한, 드레인과 채널 사이에 불순물이 적게 도핑된 부분을 도입함으로써 공핍층의 피크전계를 드레인쪽으로 이동시켜 핫 캐리어의 발생을 억제시킬 수 있어, 충분한 포화전류를 얻을 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (18)
- 반도체 소자의 PMOS 소스/드레인 LDD 구조 형성방법에 있어서,소자분리막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 제1 공정과,상기 게이트 전극 양측의 반도체 기판 표면에 In115이온을 주입한 후에 급속 열처리 공정을 수행하여 PMOS LDD 영역을 형성하는 제2 공정과,상기 게이트 전극의 측벽에 스페이서를 형성하는 제3 공정과,상기 게이트 전극의 양측에 있는 상기 반도체 기판의 표면에 B11이온을 주입하여 소스/드레인 영역을 형성한 후에 급속 열처리 공정을 수행하는 제4 공정과,상기 게이트 전극과 상기 소스/드레인 영역의 상부에 실리사이드층을 형성하는 제5 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제2 공정에서, 상기 In115이온 주입은 10-30KeV의 에너지 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제2 공정에서, 상기 In115이온 주입은, 7E13-2E14 atoms/cm2의 도우즈 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제2 공정에서, 상기 급속 열처리 공정은 1100∼1300℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제2 공정에서, 상기 급속 열처리 공정은 10∼30초 동안 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제4 공정에서, 상기 B11이온주입은 3-5KeV의 에너지 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제4 공정에서, 상기 B11이온주입은 2E15-4E15 atoms/cm2의 도우즈 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제4 공정에서, 상기 급속 열처리 공정은 1000-1100℃의 온도범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 1 항에 있어서,상기 제4 공정에서, 상기 급속 열처리 공정은 10∼20초 동안 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 반도체 소자의 NMOS 소스/드레인 LDD 구조 형성방법에 있어서,소자분리막이 형성된 반도체 기판 상에 게이트 전극을 형성하는 제1 공정과,상기 게이트 전극 양측의 반도체 기판 표면에 Sb122이온을 주입한 후에 급속 열처리 공정을 수행하여 NMOS LDD 영역을 형성하는 제2 공정과,상기 게이트 전극의 측벽에 스페이서를 형성하는 제3 공정과,상기 게이트 전극의 양측에 있는 상기 반도체 기판의 표면에 B11이온을 주입하여 소스/드레인 영역을 형성한 후에 급속 열처리 공정을 수행하는 제4 공정과,상기 게이트 전극과 상기 소스/드레인 영역의 상부에 실리사이드층을 형성하는 제5 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 10 항에 있어서,상기 제2 공정에서, 상기 Sb122이온 주입은 10-30KeV의 에너지 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 10 항에 있어서,상기 제2 공정에서, 상기 Sb122이온 주입은, 7E13-2E14 atoms/cm2의 도우즈 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 10 항에 있어서,상기 제2 공정에서, 상기 급속 열처리 공정은 1100∼1300℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 10 항에 있어서,상기 제2 공정에서, 상기 급속 열처리 공정은 10∼30초 동안 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
- 제 10 항에 있어서,상기 제4 공정에서, 상기 B11이온주입은 3-5KeV의 에너지 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 소스/드레인 LDD 구조 형성방법.
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| KR1020000083026A KR100357298B1 (ko) | 2000-12-27 | 2000-12-27 | 반도체 소자의 소스/드레인 ｌｄｄ 구조 형성방법 |
Applications Claiming Priority (1)
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| KR1020000083026A KR100357298B1 (ko) | 2000-12-27 | 2000-12-27 | 반도체 소자의 소스/드레인 ｌｄｄ 구조 형성방법 |
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