KR20050009622A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 제 1 내지 제 3 캐핑막과 제 1 및 제 2 열처리 공정을 통해 코발트막과 실리콘간의 상 형성 속도를 제어함으로써, 균일한 상 형성을 갖는 실리사이드막을 형성할 수 있으며, 제 1 내지 제 3 캐핑막을 형성하여 반도체 기판이 받는 스트레스를 완화할 수 있으고, 콘택저항을 감소시킬 수 있고, 얕은 정션을 형성할 수 있으며, 단 채널 효과를 억제시킬 수 있는 반도체 소자의제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 0.13㎛이하 테크의 로직 소자에 있어서, 안정적인 형상의 실리사이드를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 공정을 간략히 살펴보면, 소자 분리막 및 웰이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 이온 주입을 실시하여 정션영역을 형성한다. 정션영역 상부에 실리사이드막을 형성한다. 이때, 이온주입된 정션영역의 깊이는 소자 특성에 있어서 많은 영향을 줄 수 있다. 따라서, 소자의 크기가 감소함에 따라 단 채널 효과(Short Channel Effect; SCE)를 방지하기 위해 점차로 얕은 정션영역을 형성하게 된다. 또한 소자의 크기의 감소로 인해 기생 저항(Parasitic Resistance)의 증가로 인해 소자 동작의 어려움 및 소자 성능이 열화된다. 이를 해결하기 위해 일반적으로 소스/드레인을 형성한 다음 그 상부에 실리사이드막을 형성하여 콘택 저항을 낮추게된다. 하지만, 정션을 형성하기 위해 매우 높게 도핑된 상당 부분의 Si 원자가 실리사이드막을 형성하는데 소모되어 얕은 정션 형성에 한계를 갖게 되는 문제점을 안고 있다.
또한, 실리사이드막으로 코발트막을 이용할 경우, 코발트는 실리콘 안쪽으로 확산 이동하는 특성을 갖고 있다. 이러한 확산 속도가 매우 빨라 균일하게 상을 형성하는데 제한적이다. 이러한 상형성 속도의 불균일한 상형성을 통해 정션의 누설전류가 커지는 문제점이 발생한다. 또한, 반도체 기판에 주는 스트레스(Stress)가 신장력(Tensile)이나 압축력(Compressive)이냐에 따라 소자 특성 변화가 크게 나타내고 있기 때문에 이를 최소화 하는 방법이 필요하다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 두 번의 열처리 공정시 각각 캐핑막을 형성하여 실리사이드막의 상 형성 속도를 조절함으로써, 실리사이드막 형성시 실리콘 소모를 줄일 수 있고, 실리사이드막의 특성을 개선할 수 있으며, 실리사이드막의 열적 안정성을 높일 수 있으며, 단 채널 마진의 증대에 의한 소자 성능을 증대할 수 있는 반도체 소자의 제조 방법을 제공한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 제공한다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자 분리막
14, 22 : 이온주입 마스크 16 : 웰
18 : 게이트 절연막 19 : 폴리 실리콘막
20 : 게이트 전극 24, 26 : 이온층
28, 29 : 절연막 30 : 스페이서
32 : 이온층 34 : 소스/드레인
36 : 코발트막 38, 40, 44 : 캐핑막
39 : 모노 실리사이드막 42 : 다이 실리사이드막
본 발명에 따른 게이트 전극 및 정션영역이 형성된 반도체 기판이 제공되는 단계와, 전체 구조상에 코발트막 및 제 1 캐핑막을 형성하는 단계와, 제 1 열공정을 실시하여 모노 실리사이드막을 형성하는 단계와, 잔류하는 상기 제 1 캐핑막 및 코발트막을 제거하는 단계와, 전체 구조상에 제 2 캐핑막을 형성하는 단계와, 제 2 열공정을 실시하여 다이 실리사이드막을 형성하는 단계 및 상기 제 2 캐핑막을 제거한 다음, 전체 구조상에 제 3 캐핑막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 제공한다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(12)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온 주입용 마스크(14)를 이용한 이온 주입 공정을 실시하여 반도체 기판(10)에 웰 영역(16)을 형성한다.
반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(14)를 형성한 후 이온 주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰(16)을 형성하는 것이 바람직하다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 p웰이나 n웰에 상관없이 하나의 웰을 도시한 상태에서 설명하기로 한다.
도 1c를 참조하면, 세정 공정을 실시하여 반도체 기판(10) 상에 형성된 자연 산화막을 제거한 다음 게이트 절연막(18)과 폴리 실리콘막(19)을 순차적으로 증착한다. 패터닝 공정을 실시하여 웰(16) 상부에 게이트 절연막(18)과 폴리 실리콘막(19)으로 이루어진 게이트 전극(20)을 형성한다. 저농도 이온 주입 공정을 통해 게이트 전극(20) 양 가장자리의 반도체 기판(10)에 소스/드레인을 형성하기 위한 제 1 LDD 이온층(제 1 저농도 접합영역; 24)을 형성한다. 소정의 입사각을 갖는 저농도 이온 주입 공정으로 제 1 LDD 이온층(24)과 게이트 전극(20) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온층(제 2 저농도 접합영역; 26)을형성한다.
이때, 폴리 실리콘막(18)에 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온 주입 공정을 통해 폴리 실리콘막(18)에 도핑되거나, 후속 공정에서 소스 및 드레인을 형성하기 위한 이온 주입 공정 시 폴리 실리콘막(18)에 도핑된다.
전체 구조 상부에 감광막을 이용한 LDD용 이온 주입 마스크(22)를 형성한 다음 저농도 이온 주입을 실시하여 제 1 LDD 이온층(24)을 형성하고, 틸트(Tilt)를 주어 저농도 이온주입을 실시하여 제 1 LDD 이온층(24)을 감싸는 제 2 LDD 이온층(26)을 형성한다. 제 1 LDD 이온층(24)을 형성하기 위하여 1 내지 20KeV의 이온 주입 에너지로 1E14 내지 2E15atoms/㎠의 비소(Arsenic) 또는 안티몬(Antimony) 이온을 주입한다. 이때 틸트를 전혀 주지 않는다. 제 2 LDD 이온층(26)을 형성하기 위하여 20 내지 80KeV의 이온 주입 에너지로 1E12 내지 5.0E13atoms/㎠의 붕소(Boron), BF2및 인듐(Indium)을 주입하되, 이온 주입 공정을 1 내지 4번으로 나누어 실시하여 목표로 하는 도즈를 주입한다. 이때 7 내지 60°범위의 틸트를 가한 할로(Halo) 이온주입을 실시한다. 또한 0 내지 360°트위스트(Twist)를 줄 수 있다. 상술한 이온 주입방법은 이에 한정되지 않고 다양한 형태로 변형 가능하다. 예컨대, 이온 주입 마스크를 사용하지 않고 이온주입을 실시할 수 있고, 반도체 기판을 보호하기 위한 스크린 산화막을 형성한 다음 이온주입을 실시 할 수도 있다.
제 1 LDD 이온층(24)을 후속 공정에서 형성될 고농도 이온층보다 낮은 농도로 형성함으로써, 게이트 전극(20) 하부의 반도체 기판(10)의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다. 제 2 LDD 이온층(26)을 통해 게이트 전극(20)의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결할 수 있다.
도 1d를 참조하면, 게이트 전극(20) 측벽에 스페이서(30)를 형성한다. 고농도 이온 주입공정(정션 형성을 위한 이온주입)을 실시하여 반도체 기판(10) 내에 고농도 이온층(고농도 접합영역; 32)을 형성한다. 이로써, 게이트 전극 양측면에 소스/드레인(34)을 형성한다.
게이트 전극(20)의 양 측면에 절연막 스페이서(30)를 형성하기 위한 제 1 절연막(28) 및 제 2 절연막(29)을 전체 상부에 순차적으로 형성한다. 이후, 전면 식각 공정으로 제 1 및 제 2 절연막(28 및 29)을 게이트 전극(20)의 양 측면에만 잔류시켜 제 1 및 제 2 절연막(28 및 29)으로 이루어진 절연막 스페이서(30)를 형성한다.
상기에서, 제 1 절연막(28)은 저압 실리콘 산화물(LP-TEOS)로 형성하며, 제2 절연막(29)은 실리콘 질화물(Si3N4)로 형성한다. 이때, 제 1 절연막(28)은 폴리 실리콘막으로 이루어진 게이트 전극(20)과 실리콘 질화물로 이루어진 제 2 절연막(29)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의 역할을 한다.
폴리 실리콘막(19) 및 스페이서(30)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 제 1 및 제 2 LDD 이온층(24 및 26)보다 더 깊은 깊이로 고농도 이온층(32)을 형성한 후 활성화 열처리를 통해 고농도 이온층(32)과 제 1 및 제 2 LDD 이온층(24 및 26)으로 이루어진 소스/드레인(34)을 형성한다. 활성화 열처리로 RTP 어닐을 수행한다.
고농도 접합영역을 형성하기 위한 이온주입은 N+ 영역은 비소(Arsenic; As) 및 인(Phosphorus; P) 이온을 주입하고, P+ 영역은 붕소(Boron; B) 이온을 주입하여 NMOS 또는 PMOS용 접합영역을 형성한다. N+용 이온주입은 20 내지 30KeV의 이온 주입 에너지로 2.0E15 내지 5.0E15atoms/㎠의 비소 이온을 주입한다. 비소 이온 주입 후, 20 내지 40KeV의 이온 주입 에너지로 3.0E13 내지 5.0E14atoms/㎠의 인 이온을 주입한다. P+용 이온주입은 3 내지 5KeV의 이온 주입 에너지로 2.0E15 내지 5.0E15atoms/㎠의 붕소 이온을 주입한다.
활성화 열처리는 스파이크 RTP(Rapid Thermal Processing)공정을 지칭하는 것으로, 반도체 기판(10)의 온도를 상온에서 시작하여 수초간 열을 가하여 약 800 내지 950℃까지 램프업(Lamp up) 시킨 후 약 0 내지 10초 동안 온도를 유지시킨 다음 가하던 열을 중지하여 기판의 온도를 수 초안에 상온으로 램프다운 시킨다. 램프업 시키는 속도는 초당 50 내지 400℃로 상승시키고, 램프다운 시키는 속도는 초당 30 내지 90℃로 하강시킨다. 또한 스파이크 열처리 공정은 N2가스 분위기에서 실시한다. 이를 위해 상온에서 반도체 기판(10)을 스파이크 RTP용 챔버로 로딩한 다음, 챔버의 온도는 초당 50 내지 400℃ 상승시켜 800 내지 950℃까지 상승시킨다. 온도가 목표로 하는 지점에 도착하면 바로 챔버의 온도를 초당 60 내지 120℃씩 하강시키던지, 1 내지 10초간 어닐한 다음 챔버의 온도를 상온으로 하강한 다음 챔버를 언로딩한다.
도 1e를 참조하면, 전체 구조상에 코발트막(Co; 36)과 제 1 캐핑막(38)을 형성한 다음 제 1 열처리 공정을 실시하여 노출된 소스/드레인(34)과 게이트 전극(20) 상부에 모노 실리사이드막(39)을 형성한다.
코발트막(36)은 50 내지 100Å의 두께로 형성하는 것이 바람직하다. 제 1 캐핑막(38)은 100 내지 200Å의 두께의 TiN으로 형성하는 것이 바람직하다. 코발트막(36)을 형성하기 전에 폴리 실리콘막(19) 및 반도체 기판(10) 상부에 형성된 자연 산화막이나 기타 이물질을 제거하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 HF가 H2O에 1:99로 희석된 혼합 용액(22 내지 24℃)을 이용하여 60 내지 180초 동안 실시하는 것이 바람직하다.
제 1 열처리 공정은 RTP 장비를 이용하여 100% N2분위기와 400 내지 600℃ 온도범위에서 약 30 내지 120초간 어닐링하는 것이 바람직하다. 열처리 공정의 승온속도는 30 내지 50℃/sec 내로 하는 것이 바람직하다. 이를 통해 게이트 전극(20)과 소스/드레(34)인 상부에 모노실리사이드막(39) 상을 유도하는 것이 바람직하다. 모노 실리사이드막(39)은 제 1 캐핑막(38)으로 인해 코발트막(36)과 실리콘막과의 반응속도가 조절되어 균일한 모노 실리사이드막(39)을 형성할 수 있다.
세정공정을 실시하여 미 반응 코발트막 및 제 1 캐핑막(38)을 제거하는 것이 바람직하다. 세정공정은 SC-1 용액(NH4OH: H2O2: H2O = 0.2: 1: 10, 40 내지 60℃)을 이용하여 약 13 내지 15분간 실시하거나, SC-2 용액(HCI: H2O2: H2O = 1: 1: 5, 40 내지 60℃)을 이용하여 4 내지 6분간 실시하는 것이 바람직하다.
도 1f를 참조하면, 전체 구조상에 제 2 캐핑막(40)을 증착한 다음 제 2 열처리 공정을 실시하여 다이 실리사이드막(42)을 형성한다.
제 2 캐핑막(40)은 실리사이드막의 상 형성속도를 조절하기 위한 물질막으로 산화막 계열의 물질막과 질화막 계열의 물질막을 이용하여 형성하는 것이 바람직하고, 제 2 캐핑막(40)으로 사용될 증착 물질 특성은 압력스트레스(Compressive Stress) 특성을 갖는 것이 바람직하다. 압력 스트레스는 반도체 기판(10)이 컴프레시브 스트레스를 받는 조건으로 증착함을 지칭한다. 본 실시예에서는 질화막을 이용하여 형성하는 것이 효과적이다. 이때, 제 2 캐핑막(40)은 350 내지 550℃의 온도범위에서 150 내지 200Å 두께로 형성하여 모노 실리사이드막(39)의 균일도가 파괴되는 현상을 방지하는 것이 바람직하다. 제 2 열처리 공정은 100% N2분위기와 750 내지 850℃의 온도범위에서 30 내지 60초간 실시하여 코발트 다이 실리사이드막(42)을 형성하는 것이 바람직하다. 제 2 열처리 공정의 온도는 제 1 열처리 공정의 온도보다 높기 때문에 상 형성 속도가 더욱 빨라진다. 하지만, 본 실시예의 제 2 캐핑막(40)에 의해 코발트와 실리콘의 반응속도가 조절되어 균일한 상 형성이 가능하게 된다.
제 1 열처리 공정시 금속을 이용한 캐핑막을 사용하여 상 형성속도를 조절하고, 제 2 열처리 공정시 층간 절연물질을 이용한 캐핑막을 사용하여 상 형성속도를 조절함으로써, 균일한 실리사이드막을 형성할 수 있다. 이러한 균일한 상 형성에 따라 셀로우 졍션 형성이 가능하고, 이에따라 정션 누설전류를 개선할 수 있다. 이로써, 0.13㎛이하 테크 소자 형성에 있어서, 매우 균일한 실리사이드막을감싸면서도 매우 얕은 졍션을 형성할 수 있게 되어 얕은 정션 형성 및 금속과의 접촉저항을 감소로 인해 단 채널 마진(Short Channel Margin)의 증대에 의한 소자 성능의 증대를 이룰 수 있으며 이를 통한 수율을 향상할 수 있다.
도 1g를 참조하면, 제 2 열처리 공정후 제 2 캐핑막(40)을 소정의 식각공정을 실시하여 제거한다. 전체 구조상에 반도체 기판(10)의 스트레스 완화를 위한 제 3 캐핑막(42)을 형성한다.
제 3 캐핑막(42)은 산화막 계열의 물질막과 질화막 계열의 물질막을 이용하여 형성하는 것이 바람직하고, 제 3 캐핑막(40)으로 사용될 증착 물질 특성은 장력스트레스(Tensile Stress) 특성을 갖는 것이 바람직하다. 장력 스트레스는 반도체 기판(10)이 텐실 스트레스를 받는 조건으로 증착함을 지칭한다. 본 실시예에서는 질화막을 이용하여 제 3 캐핑막(42)을 형성하는 것이 효과적이다. 이때, 제 3 캐핑막(42)은 350 내지 550℃의 온도범위에서 150 내지 200Å 두께로 형성하는 것이 바람직하다. 이로써, 캐핑막 증착을 통해 소자에 주는 영향을 완화 시켜 소자 특성을 개선할 수 있다.
상술한 바와 같이, 본 발명은 제 1 내지 제 3 캐핑막과 제 1 및 제 2 열처리 공정을 통해 코발트막과 실리콘간의 상 형성 속도를 제어함으로써, 균일한 상 형성을 갖는 실리사이드막을 형성할 수 있다.
또한, 제 1 내지 제 3 캐핑막을 형성하여 반도체 기판이 받는 스트레스를 완화할 수 있다.
또한, 콘택저항을 감소시킬 수 있고, 얕은 정션을 형성할 수 있으며, 단 채널 효과를 억제시킬 수 있다.
Claims (5)
- 게이트 전극 및 정션영역이 형성된 반도체 기판이 제공되는 단계;전체 구조상에 코발트막 및 제 1 캐핑막을 형성하는 단계;제 1 열공정을 실시하여 모노 실리사이드막을 형성하는 단계;잔류하는 상기 제 1 캐핑막 및 코발트막을 제거하는 단계;전체 구조상에 제 2 캐핑막을 형성하는 단계;제 2 열공정을 실시하여 다이 실리사이드막을 형성하는 단계; 및상기 제 2 캐핑막을 제거한 다음, 전체 구조상에 제 3 캐핑막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 열공정은 RTP 장비를 이용하여 30 내지 50℃/sec의 승온속도, 100% N2분위기와 400 내지 600℃ 온도범위에서 약 30 내지 120초간 실시하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 열공정은 100% N2분위기와 750 내지 850℃ 온도범위에서 약 30 내지 60초간 실시하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 캐핑막은 증착시 컴프레시브 스트레스 특성을 갖는 막을 사용하되, 300 내지 500℃ 온도범위에서 150 내지 200Å 두께의 산화막 계열의 물질막 또는 질화막 계열의 물질막을 사용하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 캐핑막은 증착시 텐실 스트레스 특성을 갖는 막을 사용하되, 300 내지 500℃ 온도범위에서 150 내지 200Å 두께의 산화막 계열의 물질막 또는 질화막 계열의 물질막을 사용하는 반도체 소자의 제조 방법.
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