KR20020052682A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 소오스/드레인을 형성한 후 소오스/드레인의 면저항 및 게이트 전극의 저항을 낮추기 위하여 실리사이드 공정을 실시하는 과정에서, 소오스/드레인을 어닐링하기 전에 이온주입 공정으로 폴리실리콘층의 표면에 S-N 결합(Bonding)을 형성하여 산화 공정 시 표면 산화막의 성장을 억제하여 폴리실리콘층 상에 형성되는 표면 산화막의 두께를 낮춰줌으로써 표면 산화막을 제거하는 공정에서 표면 산화막이 잔류하는 것을 방지하고 폴리실리콘층의 표면에 충분한 실리사이드층을 증착하여 공정의 신뢰성 및 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 실리사이드 공정을 실시하여 소오스/드레인의 면저항 및 게이트 전극의 저항을 낮추는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 디자인 룰이 1㎛ 이하인 반도체 소자의 제조 공정에서는 숏 채널 이펙트(Short channeal effect)를 방지하기 위하여 소오스/드레인의 접합 깊이(Junction depth)를 얕게 형성한다. 소오스/드레인을 형성하기 위해서는 이온 주입된 불순물(Dopant)이 활성화를 시켜야하므로 소오스/드레인 어닐링(Source/Drain Anneal)을 실시한다. 이 과정에서, 이온 주입된 불순물이 소오스/드레인 영역에서 빠져나가는 아웃 디퓨젼(Out-diffusion) 현상이 발생하여 트랜지스터의 전기적 특성을 저하시킨다.
상기에서, 이온 주입된 불순물의 아웃 디퓨젼을 방지하기 위하여, 소오스/드레인 어닐링을 실시하기 전에 O2분위기에서 700℃의 온도로 약 60초 동안 열처리를 실시하여 소오스/드레인 표면에 얇은 산화막을 형성한다. 이후 소오스/드레인 어닐링을 실시하면 표면에 형성된 산화막은 불순물이 아웃 디퓨전되는 것을 막아준다. 그러나, 이 산화막은 Co 실리사이드(Silicide)를 형성하는데 장해 요소가 되므로,소오스/드레인 어닐링을 실시한 후 Co 실리사이드를 증착하기 전에 완전히 제거해야 한다.
도 1을 참조하면, 반도체 기판(1) 상에 게이트 산화막(2), 게이트 전극인 폴리실리콘층(3), 소오스/드레인(4) 및 게이트 스페이서(5)를 형성하여 트랜지스터를 형성한 후 소오스/드레인 어닐링을 실시하기 전에 O2분위기에서 700℃의 온도로 약 60초 동안 열처리를 실시하여 폴리실리콘층(3) 및 소오스/드레인(4) 표면에 얇은 표면 산화막(6)을 형성한다. 이 표면 산화막(6)은 P+가 도핑된 폴리실리콘층(3)의 표면에서는 약 100Å의 두께로 형성되며, 소오스/드레인(4)의 표면에서는 약 30Å의 두께로 형성되어 두께 차이가 심하게 발생한다.
도 1b를 참조하면, 폴리실리콘층(3) 및 소오스/드레인(4)의 표면에 Co 실리사이드를 증착하기 전에 폴리실리콘층(3) 및 소오스/드레인(4)의 표면의 표면 산화막(6)을 제거하는데, P+가 도핑된 폴리실리콘층(3) 표면의 표면 산화막(6)이 소오스/드레인(4)에 형성된 표면 산화막(6)보다 두꺼워 충분히 제거되지 않고 폴리실리콘층(3)의 표면에 표면 산화막(6a)이 잔류하게 된다.
도 1c를 참조하면, 실리사이드 공정을 실시하게 되면, 잔류하는 표면 산화막(6a)으로 인하여 폴리실리콘층(3) 표면에는 충분한 실리사이드층(7)이 형성되지 않아 소오스/드레인(4)이나 NMOS 트랜지스터의 N+이 도핑된 폴리실리콘층(도시되지 않음)에 비해 높은 저항값을 갖는다.
도 1d를 참조하면, 폴리실리콘층(3) 표면의 표면 산화막(6)을 충분히 제거하기 위하여, 식각 공정 시간을 늘리게 되면 필드 산화막(1a)이 손상(Damage)되어 실리사이드 공정 후 누설 전류 패스(Leakage path; A)가 형성되거나 증가하게 되어 트랜지스터의 전기적 특성을 저하시킨다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소오스/드레인을 어닐링하기 전에 이온주입 공정으로 폴리실리콘층의 표면에 S-N 결합(Bonding)을 형성하여 산화 공정 시 표면 산화막의 성장을 억제하여 폴리실리콘층 상에 형성되는 표면 산화막의 두께를 낮춰줌으로써 표면 산화막을 제거하는 공정에서 표면 산화막이 잔류하는 것을 방지하고 폴리실리콘층의 표면에 충분한 실리사이드층을 증착하여 공정의 신뢰성 및 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 도시한 소자의 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 반도체 기판1a : 필드 산화막
2, 12 : 게이트 산화막3, 13 : 폴리실리콘층
13a : S-N 결합층14a : 저농도 불순물 영역
14b : 고농도 불순물 영역4, 14 : 소오스/드레인
5, 15 : 게이트 스페이서6, 16 : 표면 산화막
6a : 잔류 산화막7, 17 : Co 실리사이드층
A : 누설 전류 패스
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 게이트 전극, 게이트 스페이서, 소오스/드레인을 형성하기 위한 저농도 불순물 영역 및 고농도 불순물 영역이 형성된 반도체 기판이 제공되는 단계, 이온 주입 공정으로 게이트 전극의 상부 표면에 S-N 결합층을 형성하는 단계, 열산화 공정으로 게이트 전극 및 소오스/드레인 상부에 산화막을 형성하는 단계, 열처리를 실시하여 저농도 및 고농도 불순물 영역에 주입된 불순물을 활성화시켜 소오스/드레인을 형성하는 단계, 산화막을 완전히 제거하는 단계 및 게이트 전극 및 소오스/드레인 상부에 실리사이드층을 형성하는 단계로 이루어진다.
이온 주입 공정은 20 내지 30keV의 이온 주입 에너지로 실시하며, 1E14 내지 9E14atoms/cm2의 N2를 주입한다. 실리사이드층은 코발트로 형성한다.
이온 주입 공정을 실시하기 전에 채널링을 방지하기 위하여 버퍼 산화막을 형성한 후 이온 주입 공정을 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(12) 및 폴리실리콘층(13)을 순차적으로 형성한 후 패터닝한다. 이후 저농도 불순물 이온 주입을 실시하여 저농도 불순물 영역(14a)을 형성한다.
도 2b를 참조하면, 전체 상부에 산화막 또는 질화막을 증착한 후 전면식각을 실시하여 게이트 스페이서(15)를 형성한다. 이후 고농도 불순물 이온 주입을 실시하여 고농도 불순물 영역(14b)을 형성한다.
도 2c를 참조하면, 전체 상부에 N2이온 주입을 실시하여 폴리실리콘층(13) 상부에 S-N 결합층(Bonding)(13a)을 형성한다.
이온 주입은 20 내지 30keV의 이온 주입 에너지로 실시하며, 1E14 내지 9E14atoms/cm2의 N2를 주입한다. 이때, 이온 주입에 의한 채널링(Channeling) 방지를 위하여 버퍼 산화막(도시하지 않음)을 형성한 후 이온 주입을 실시할 수도 있다.
도 2d를 참조하면, 열산화 공정을 실시하여 폴리실리콘층(13) 및 저농도 불순물 영역(14a) 상에 표면 산화막(16)을 형성한다. 이후 열처리를 실시하여 저농도 및 고농도 불순물 영역(14a 및 14b)에 이온 주입된 불순물의 활성화시켜 소오스/드레인(14)을 형성한다.
표면 산화막(16)은 O2분위기에서 약 700℃의 온도로 약 60초 동안 열산화 공정을 실시하여 형성하며, 저농도 및 고농도 불순물 영역(14a 및 14b)에 이온 주입된 불순물을 활성화시키기 위한 열처리 공정시 불순물이 아웃 디퓨젼(Out-diffusion)되는 것을 방지하기 위하여 형성한다. 이때, 폴리실리콘층(13)의 표면에 형성되는 표면 산화막(16)은 N2이온 주입에 의해 형성된 S-N 결합층(13a)에 의해 성장이 억제되어 소오스/드레인(14) 표면에 형성되는 표면 산화막(16)의 두께와 비슷하게 얇게 형성된다. 이후 불순물의 활성화를 위한 열처리시 표면 산화막(16)에 의해 불순물의 아웃 디퓨젼이 억제되어 소오스/드레인(14)의 불순물 이온 손실을 차단함으로써 저항이 증가하는 것을 방지할 수 있다.
도 2e를 참조하면, 폴실리콘층(13) 및 소오스/드레인(14) 상의 표면 산화막(16)을 제거한 후 실리사이드 공정을 실시하여 폴실리콘층(13) 및 소오스/드레인(14) 상에 Co 실리사이드층(17)을 형성한다.
폴실리콘층(13) 상의 표면 산화막(16)은 S-N 결합층(13a)에 의해 얇게 형성되어, 표면 산화막 제거 공정시 소오스/드레인(14) 상의 표면 산화막(16)과 함께 완전히 제거된다. 따라서, 폴리실리콘층(13) 상에 충분한 Co 실리사이드층(17)이 형성되어 저항을 낮출 수 있다.
상술한 바와 같이, 본 발명은 N2이온 주입 공정으로 표면 산화막의 성장을 억제하여, 표면 산화막 제거 공정시 표면 산화막을 완전히 제거하여 충분한 실리사이드층을 형성할 수 있도록 함으로써 저항을 낮추어 트랜지스터의 전기적 특성을 향상시키는 효과가 있다.
Claims (4)
- 게이트 전극, 게이트 스페이서, 소오스/드레인을 형성하기 위한 저농도 불순물 영역 및 고농도 불순물 영역이 형성된 반도체 기판이 제공되는 단계;이온 주입 공정으로 상기 게이트 전극의 상부 표면에 S-N 결합층을 형성하는 단계;열산화 공정으로 상기 게이트 전극 및 상기 소오스/드레인 상부에 산화막을 형성하는 단계;열처리를 실시하여 상기 저농도 및 고농도 불순물 영역에 주입된 불순물을 활성화시켜 소오스/드레인을 형성하는 단계;상기 산화막을 완전히 제거하는 단계;상기 게이트 전극 및 소오스/드레인 상부에 실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 공정은 20 내지 30keV의 이온 주입 에너지로 실시하며, 1E14 내지 9E14atoms/cm2의 N2를 주입하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 실리사이드층은 코발트로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서상기 이온 주입 공정을 실시하기 전에 채널링을 방지하기 위하여 버퍼 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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