KR20070063363A - 반도체 소자의 콘택 형성 방법 - Google Patents
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Abstract
반도체 소자의 콘택 형성 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 트랜지스터의 게이트 및 소스/드레인 영역을 형성하고, 게이트 및 소스/드레인 영역을 덮는 절연층을 형성하고, 절연층을 선택적으로 식각하여 드레인 영역을 노출하는 콘택홀을 형성한다. 콘택홀에 노출된 드레인 영역 부분에 보론 이온 또는 비소 이온, 인 이온 보다 분자량이 큰 불순물 이온, 예컨대, As4 + 또는 P4 +나 B10H14 + 또는 B18H22 +를 도펀트로 500eV 내지 10KeV 범위의 이온 주입 에너지로 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose)로 주입하여 콘택 접합 영역을 형성한다. 콘택홀을 채우는 콘택을 형성한다.
보레인, 이온 주입, 콘택 저항
Description
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 콘택 접합(contact junction) 이온 주입을 이용하여 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 더욱 작아지고 상대적으로 소자의 집적도가 더 높아지며, 더욱 빠른 동작 속도의 고성능의 칩(chip)에 대한 요구가 커지고 있다. 보다 빠른 동작 속도를 구현하기 위해서, 셀 트랜지스터(cell transistor)의 동작 속도의 증가가 요구되고 있으며, 이에 따라, 매우 얕은 접합(ultra shallow junction) 형성과 보다 낮은 콘택 저항을 구현하고자 하는 노력들이 수행되고 있다. 특히, 콘택 저항의 감소를 통해 소자의 동작 속도를 증가시키고자 하는 노력이 수행되고 있다.
종래의 경우 콘택 저항의 감소를 위해, 콘택홀(contact hole)을 형성한 후 노출되는 PMOS 트랜지스터의 소스/드레인 영역에 보론 이온(B+) 등을 이온 주입하여 콘택 접합 영역을 추가로 형성하고 있다. NMOS 트랜지스터의 경우 이러한 추가 이온 주입 과정을 생략하고 있다.
그런데, 소자의 집적도가 증가하고 동작 속도의 요구가 커짐에 따라, NMOS 트랜지스터의 경우 콘택 저항의 증가로 동작 속도의 저하가 발생되고 있어, 고성능 칩 개발에 큰 장애가 되고 있다. 또한, PMOS 트랜지스터의 경우 이온 주입된 보론 이온(B+)이 후속 열 공정시 도펀트 소실(dopant loss)이 유발되고 있어, 원하지 않게 콘택 저항이 높아지는 불량이 발생되고 있다.
또한, 소자의 디자인 룰의 급격한 축소는 콘택의 접촉 면적 감소를 수반하게 되므로, 보다 집적화된 소자를 구현하는 데에는 우선적으로 안정적으로 콘택 저항을 낮출 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 트랜지스터의 게이트 및 소스/드레인 영역을 형성하는 단계, 상기 게이트 및 상기 소스/드레인 영역을 덮는 절연층을 형성하는 단계, 상기 절연층을 선택적으로 식각하여 상기 드레인 영역을 노출하는 콘택홀을 형성하는 단계, 상기 콘택홀에 노출된 상기 드레인 영역 부분에 보론 이온 또는 비소 이온, 인 이온 보다 분자량이 큰 불순물 이온을 도펀트(dopant)로 도핑(doping)하여 콘택 접합 영역을 형성하는 단계, 및 상기 콘택홀을 채우는 콘택을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법을 제시한다.
상기 도펀트는 As4 + 또는 P4 +를 사용하거나 B10H14 + 또는 B18H22 +를 사용할 수 있다.
상기 도펀트는 500eV 내지 10KeV 범위의 이온 주입 에너지로 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose)로 주입될 수 있다.
상기 소스/드레인 영역은 As4 + 또는 P4 + 의 N 도전형 도펀트 또는 B10H14 + 또는 B18H22 +의 P 도펀트를 5KeV 내지 10KeV 범위의 이온 주입 에너지로 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose)로 주입하여 형성될 수 있다.
상기 도펀트를 활성화하기 위해 800 내지 1100℃에서 10초 내지 30초 급속 열처리할 수 있다.
본 발명에 따르면, 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택 형성 방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는, 이온 주입에 사용되던 도펀트, 예컨대, P-도전형의 경우 보론 이온(B+), N-도전형의 경우 비소 이온(As+) 또는 인 이온(P+)과 같은 도펀트를 대체하여, 이들 도펀트에 비해 분자량이 상대적으로 높은 보레인(borane), 예컨대, B10H14(decaborane) 또는 B18H22와 같은 보레인(또는 보론 하이드라이드(boron hydride)) 계열을 P+ 영역에의 도펀트로 이용하거나, As4(asenic tetramer) 또는 P4(phosphorus tetramer) 등을 N+ 영역에의 도펀트로 이용하여 이온 주입을 수행하여 콘택 저항 감소를 구현하는 방법을 제시한다.
B10H14 + 나 B18H22 +와 As4 + 또는 P4 +와 같은 이온은 보론 이온 또는 비소 이온, 인 이온 등에 비해 분자량이 상당히 크므로, 후속 열 공정에 의해 확산되어 소실되는 것이 효과적으로 방지될 수 있다. 또한, 실리콘 기판 안쪽 영역, 예컨대, 채널(channel) 영역으로 확산되는 것이 상대적으로 적게 된다. 이에 따라, 콘택 저항을 감소시키면서도 보다 안정된 소자 특성을 얻을 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 트랜지스터의 게이트 스택(gate stack: 200)을 형성한 후, 게이트 스택(210)의 측벽에 게이트 스페이서(gate spacer: 210)를 형성한다. 게이트 스택(210)은 게이트 유전층, 게이트 및 보호를 위한 상측 캡층(capping layer)을 포함하는 것으로 이해될 수 있다.
게이트 스택(200)을 형성한 후, 게이트 스택(200)에 인근하는 반도체 기판(100)에 불순물 이온을 제1이온 주입하여 소스/드레인 영역(230)을 형성한다.
이때, PMOS 트랜지스터일 경우 P 도전형, 예컨대, B10H14 + 또는 B18H22 +와 같은 보레인 이온을 이온 주입하여 소스/드레인 영역(230)을 형성한다. 이온 주입 과정은 플라즈마 도핑(plasma doping) 장비 또는 빔 라인(beam line) 장비 등을 이용할 수 있다. 또한, 이온 주입의 경우 이온 주입 에너지는 대략 5KeV 내지 15KeV 범위에서 사용될 수 있으며, 대략 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose) 범위로 수행될 수 있다.
한편, NMOS 트랜지스터일 경우 N 도전형, 예컨대, As4 + 또는 P4 +와 같은 이온을 이온 주입하여 소스/드레인 영역(230)을 형성할 수 있다. 이때, 이온 주입 과정은 플라즈마 도핑(plasma doping) 장비 또는 빔 라인(beam line) 장비 등을 이용할 수 있다. 이때, 이온 주입의 경우 이온 주입 에너지는 대략 5KeV 내지 15KeV 범위에서 사용될 수 있으며, 대략 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose) 범위로 수행될 수 있다.
도 2를 참조하면, 게이트 스택(210)을 덮는 절연층(300)을 LPCVD 또는 PECVD 등에 의한 실리콘 산화물층, 실리콘 질화물층 또는 비정질 카본층(CXHY)을 이용하여 형성할 수 있다.
이후에, 절연층(300)을 선택적으로 식각하여 상측의 비트 라인(bit line)과 하부의 트랜지스터를 전기적으로 연결하기 위한 콘택홀(301)을 형성한다.
도 3을 참조하면, 콘택홀(310)에 의해 노출된 반도체 기판(100) 영역, 즉, 콘택 영역에 불순물 이온을 제2이온 주입하여 콘택 접합 영역(contact junction region: 401)을 형성한다.
이때, PMOS 트랜지스터일 경우 P 도전형, 예컨대, B10H14 + 또는 B18H22 +와 같은 보레인 이온을 이온 주입하여 콘택 접합 영역(401)을 형성한다. 이온 주입 과정은 플라즈마 도핑 장비 또는 빔 라인 장비 등을 이용할 수 있다. 또한, 이온 주입의 경우 이온 주입 에너지는 대략 500eV 내지 10KeV 범위에서 사용될 수 있으며, 대략 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose) 범위로 수행될 수 있다.
한편, NMOS 트랜지스터일 경우 N 도전형, 예컨대, As4 + 또는 P4 +와 같은 이온을 이온 주입하여 콘택 접합 영역(401)을 형성할 수 있다. 이때, 이온 주입 과정은 플라즈마 도핑 장비 또는 빔 라인 장비 등을 이용할 수 있다. 이때, 이온 주입의 경우 이온 주입 에너지는 대략 500eV 내지 10KeV 범위에서 사용될 수 있으며, 대략 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose) 범위로 수행될 수 있다.
도 4를 참조하면, 콘택홀(401)을 채우는 콘택(401)을 형성한다. 이러한 콘택(401)은 도전성 폴리 실리콘층을 포함하여 형성될 수 있다.
이와 같은 본 발명의 실시예에서 콘택 접합 영역(401)을 위해 이온 주입되는 불순물 이온은 상대적으로 분자량이 높아 후속 열처리 시에 도펀트의 확산이 상대적으로 억제될 수 있다. 이에 따라, 콘택 접합 영역(401)에 주입되는 도펀트의 양을 충분히 높게 할 수 있어, 콘택 저항의 감소를 구현할 수 있다.
한편, 도펀트들을 이온 주입한 후 도펀트 활성화(activation)를 위한 어닐링(annealing) 과정이 급속 열처리(RTA) 장비에서 수행될 수 있다. 이때, 열처리 온도는 대략 800 내지 1100℃일 수 있으며, 시간은 대략 10초 내지 30초일 수 있다.
상술한 본 발명에 따르면, 콘택홀에 노출되는 반도체 기판 부분에 도펀트를 충분히 주입할 수 있어, 콘택 저항 감소를 구현할 수 있다. 이때, 보다 큰 분자량의 도펀트를 이온 주입함으로써, 도펀트가 후속 열처리 공정에서 외부로 확산되어 소실되거나 또는 반도체 기판의 채널 영역으로 확산되는 것을 방지할 수 있다. 이에 따라, 콘택 저항 감소와 함께 보다 안정적인 소자 구현이 가능하다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Claims (5)
- 반도체 기판 상에 트랜지스터의 게이트 및 소스/드레인 영역을 형성하는 단계;상기 게이트 및 상기 소스/드레인 영역을 덮는 절연층을 형성하는 단계;상기 절연층을 선택적으로 식각하여 상기 드레인 영역을 노출하는 콘택홀을 형성하는 단계;상기 콘택홀에 노출된 상기 드레인 영역 부분에 보론 이온 또는 비소 이온, 인 이온 보다 분자량이 큰 불순물 이온을 도펀트(dopant)로 도핑(doping)하여 콘택 접합 영역을 형성하는 단계; 및상기 콘택홀을 채우는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제1항에 있어서상기 도펀트는 As4 + 또는 P4 +를 사용하거나 B10H14 + 또는 B18H22 +를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제1항에 있어서상기 도펀트는 500eV 내지 10KeV 범위의 이온 주입 에너지로 1.0E14 #/㎠ 내 지 1.0E16 #/㎠의 도즈(dose)로 주입되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서상기 소스/드레인 영역은As4 + 또는 P4 + 의 N 도전형 도펀트 또는 B10H14 + 또는 B18H22 +의 P 도펀트를 5KeV 내지 10KeV 범위의 이온 주입 에너지로 1.0E14 #/㎠ 내지 1.0E16 #/㎠의 도즈(dose)로 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제1항에 있어서상기 도펀트를 활성화하기 위해 800 내지 1100℃에서 10초 내지 30초 급속 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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| WITN | Withdrawal due to no request for examination |