WO2013161331A1 - 相補型半導体装置及びその製造方法 - Google Patents

相補型半導体装置及びその製造方法 Download PDF

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WO2013161331A1
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semiconductor device
insulating film
complementary
layer
nmosfet
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手塚　勉
池田　圭司
雄一 上牟田
小池　正浩
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独立行政法人産業技術総合研究所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Definitions

  • the present invention relates to a complementary semiconductor device using a Ge channel and a method for manufacturing the same.
  • Non-Patent Document 1 a technique in which a part of a circuit is extracted and stacked as an a-Si-TFT during or after a CMOS wiring process is reported (for example, see Non-Patent Document 1).
  • the performance of the a-Si-TFT is extremely poor compared with that of the normal Si-CMOS, and thus there are various limitations such as an increase in driving voltage or insufficient performance. For this reason, the merit of three-dimensionalization cannot be fully enjoyed.
  • Non-Patent Document 2 In addition, in a structure in which crystalline Si is bonded onto a CMOS wiring layer, performance comparable to that of the underlying CMOS can be obtained (for example, see Non-Patent Document 2). However, in this case, since the process temperature is as high as 600 degrees, the materials and processes that can be used for the underlying CMOS are limited.
  • the problem to be solved by the present invention is to provide a complementary semiconductor device capable of realizing a CMOS structure using a Ge channel at a low temperature and at a low cost, and capable of achieving high performance and low power consumption, and a manufacturing method thereof. That is.
  • the complementary semiconductor device includes an n-type first and second semiconductor layers mainly composed of Ge formed on a base insulating film, and a gate insulating film on the first semiconductor layer.
  • An nMOSFET having a channel and a source / drain semiconductor layer of the same polarity, and a gate electrode formed on the second semiconductor layer via a gate insulating film.
  • a pMOSFET having a source / drain region formed of an alloy layer of the second semiconductor layer and a metal.
  • the present invention by using the Ge channel on the base insulating film, it is possible to lower the process temperature and to improve the performance (lower voltage) due to the higher mobility than Si.
  • the cost of the CMOS process can be reduced.
  • the problem that it is difficult to reduce the resistance of the Ge / metal contact for nMOSFET, which is a problem inherent to Ge-CMOS, is solved.
  • the combination of the channel material, polarity, and electrode structure of this configuration comprehensively solves the problems of the background art, thereby improving the performance, power consumption, and cost of 3D CMOS. Can contribute.
  • FIG. 1 is a cross-sectional view showing an element structure of a complementary semiconductor device according to the first embodiment.
  • a base insulating film 12 such as SiO 2 or SiN and an n-type polyGe layer 21 (30 nm) serving as a channel are sequentially stacked on a Si support substrate 11.
  • the Ge layer 21 is doped with P (phosphorus) at a high concentration and becomes n + type (concentration 1.0 ⁇ 10 19 cm ⁇ 2 ). Further, the Ge layer 21 is element-isolated in an island shape by an nMOS region (first semiconductor layer) 100 and a pMOS region (second semiconductor layer) 200.
  • the Ge layer 21 constitutes an nMOSFET channel in the nMOS region 100, and constitutes a pMOSFET channel in the pMOS region 200. That is, both nMOSFET and pMOSFET use n-type Ge for the channel. Therefore, the nMOSFET operates as a depletion type and the pMOSFET operates as an inverting type.
  • a gate insulating film 22 made of Al 2 O 3 (4 nm) and a gate electrode 23 made of TaN (30 nm) are sequentially stacked on the Ge layer 21 to form a gate stack. ing.
  • a gate sidewall insulating film 24 such as TaNO is formed on the side surface of the gate electrode 23.
  • a source / drain region (metal S / D) 25 made of a NiGe alloy is formed with a gate stack interposed therebetween.
  • An interlayer insulating film 26 made of SiO 2 or the like is formed on the substrate on which the gate stack and the metal S / D 25 are formed. Contact holes are formed in the interlayer insulating film 26, and W (tungsten) electrode plugs 27 are provided so as to fill the contact holes.
  • the electrode plug 27 is connected to the metal S / D 25, and in the nMOS region 100, the electrode plug 27 is connected to the Ge layer 21.
  • a TiN barrier metal 28 is inserted between the electrode plug 27 and the metal S / D 25 or the Ge layer 21.
  • a wiring 29 connected to the electrode plug 27 is provided on the interlayer insulating film 26.
  • a P-doped amorphous Ge film 13 is grown on the base insulating film 12 on the Si support substrate 11 by a CVD method or sputtering.
  • an n-type polyGe layer 21 is formed as shown in FIG.
  • An insulating film such as SiO 2 may be deposited on the amorphous Ge film 13 as a protective film before annealing.
  • the Ge layer 21 is polycrystalline, when the element is miniaturized and the channel length becomes close to the grain size, even if it is polycrystalline, it can be regarded as substantially the same as a single crystal. .
  • the Ge layer 21 is separated into an nMOS region 100 and a pMOS region 200 in an island shape. Thereafter, an Al 2 O 3 film (gate insulating film) 22 having a thickness of 4 nm and a TaN film (gate electrode) 23 having a thickness of 30 nm are sequentially stacked.
  • a gate pattern is formed by lithography and RIE, the gate insulating film 22 and the gate electrode 23 are processed for pMOS and nMOS, respectively, and the source / drain portions are exposed. At this time, both sides of the gate electrode 23 are oxidized to form the sidewall insulating film 24.
  • heat treatment is performed at 250 ° C. to 350 ° C. to form the NiGe alloy layer 25 in the source / drain portion of the pMOS region 200, and the unreacted Ni film 31 is diluted with dilute hydrochloric acid or the like. Remove.
  • the NiGe alloy layer 25 becomes the metal S / D for the pMOSFET.
  • no NiGe alloy is formed in the nMOS region 100.
  • the channel is the n + type poly Ge layer 21 and is deposited on the base insulating film 12, and the nMOSFET is depleted and the pMOSFET is in an inverting operation.
  • the nMOSFET is a so-called junctionless transistor having no pn junction between the source / drain (S / D) and the channel
  • the pMOSFET is a transistor having a metal S / D without using a p-type impurity.
  • an interlayer insulating film 26 such as SiO 2 is deposited by plasma CVD or the like, planarized by CMP, and contact holes are formed by lithography and RIE. That is, in the pMOS region 200, a contact hole is formed on the metal S / D 25, and in the nMOS region 100, a contact hole is formed on the Ge layer 21 with the gate stack interposed therebetween. Subsequently, a TiN barrier metal 28 is formed at the bottom of the contact hole, and the contact hole is further filled with a W plug 27.
  • the process becomes easier as compared with the case where different semiconductor materials are used. That is, only the process of forming the source / drain regions is different between the pMOS and the nMOS, and other processes are common, so that the entire process can be simplified.
  • Ge having higher mobility than Si is used, a higher speed device can be manufactured. Further, since Ge can be formed at a lower temperature than Si, for example, when this structure is laminated three-dimensionally, the influence on the underlying device can be reduced.
  • the source / drain is made of NiGe alloy, the resistance of the source / drain can be reduced. Further, the connection resistance with the electrode plug 27 can be reduced. Further, since the contact between the source / drain and the electrode plug is only n-type Ge and metal, there is an advantage that the contact becomes easy.
  • FIG. 4 is a cross-sectional view showing the element structure of the complementary semiconductor device according to the second embodiment.
  • symbol is attached
  • This embodiment differs from the first embodiment described above in that the source / drain of the nMOS region 100 is formed of a NiGe alloy, and a high concentration segregation region of S (sulfur) is formed between the alloy and the Ge channel. 40 is formed.
  • Other configurations are the same as those in the first embodiment.
  • the parasitic resistance component of the nMOSFET can be further reduced as compared with the first embodiment.
  • a gate stack pattern is formed on the n-type polyGe layer 21 from which the elements have been isolated.
  • a Ni film 32 is formed on both the nMOS region 100 and the pMOS region 200.
  • heat treatment is performed at 250 ° C. to 350 ° C. to form the NiGe alloy layer 25 in the source / drain portions of the nMOS region 100 and the pMOS region 200. Further, the unreacted Ni film is removed with dilute hydrochloric acid or the like. Subsequently, after forming the protective insulating film 31 on the pMOS region 200, S (sulfur) ion implantation is performed on the NiGe alloy layer 25 in the nMOS region 100.
  • heat treatment is again performed at 250 ° C. to 350 ° C. to segregate S ion-implanted into the nMOS region 100 between the NiGe layer 25 and the channel Ge layer 21. Due to the segregation of S, the Schottky barrier between the NiGe layer 25 and the n-type Ge layer 21 in the nMOS region 100 can be controlled to reduce the parasitic resistance and increase the drive current. Thereafter, the protective insulating film 31 is removed by wet etching.
  • the structure shown in FIG. 4 is completed through the process of forming the electrode plug 27, the wiring 29, and the like.
  • the same effect as that of the first embodiment can be obtained. Since the source / drain is made of NiGe alloy also in the region 100, the resistance of the source / drain of the nMOSFET can be reduced. Furthermore, by segregating S between the NiGe layer 25 and the channel Ge layer 21 in the nMOS region 100, an effect of reducing the parasitic resistance of the nMOSFET and increasing the drive current can be obtained.
  • FIG. 6 is a sectional view showing an element structure of a complementary semiconductor device according to the third embodiment.
  • the same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the present embodiment is different from the first embodiment in that, in the nMOS region 100, S ions are implanted into the connection region between the source / drain and the electrode plug, and the S segregation region 50 is formed. .
  • S ions are implanted into the contact hole of the nMOS region 100, heat treatment is performed at 250 ° C. to 350 ° C., and the S concentration becomes 1 ⁇ 10 16 cm ⁇ 3. May be formed.
  • the contact resistance of the electrode plug 27 in the nMOSFET is reduced as compared with the first embodiment. Therefore, the device characteristics can be further improved as well as the same effects as those of the first embodiment. Further, as compared with the second embodiment, since ion implantation is performed using a contact hole, there is an advantage that the process is simple without requiring a thick insulating film such as the protective film 31.
  • the channel layer not only pure Ge but also GeSn, which is a mixed crystal of Ge and Sn (tin), and SiGeSn in which Si is mixed are used. It can also be used. That is, any semiconductor layer having Ge as a main component may be used. In this case, it becomes possible to further reduce the process temperature, Sn inactivates crystal defects at the polygrain interface, or crystal defects in the grains, thereby facilitating adjustment of the carrier concentration, or improving mobility. There are effects such as.
  • the gate insulating film such as HfO 2, or Al 2 O 3 / HfO 2 laminated film, another insulating film may also be used.
  • the channel impurity is not limited to P, and any of As (arsenic), Sb (antimony), or a mixture thereof may be used.
  • the film thickness of each layer, the values such as the impurity concentration are examples, and can be changed according to the purpose.
  • other chalcogen elements that is, Se or Te, may be used instead of S ions.
  • the heat treatment after chalcogen injection can be omitted if the subsequent interlayer insulating film deposition temperature is 250 ° C. or higher.
  • FIG. 7 is a cross-sectional view showing an element structure of a complementary semiconductor device according to the fourth embodiment.
  • the same parts as those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the present embodiment is different from the second embodiment in that a rare earth oxide such as Y 2 O 3 or La 2 O 3 is used as the base insulating film 60.
  • a dipole is generated between the base insulating film 60 and the n-type Ge layer 21 as a channel. For this reason, the threshold values of the pMOSFET and nMOSFET can be moved in the proper direction (positive side), and the threshold adjustment of each FET can be facilitated. Thereby, the following effects are obtained.
  • FIG. 8 is a diagram showing the transfer characteristics (drain current (Id) -gate voltage (Vg) characteristics) of the pMOSFET and nMOSFET, and the dotted line in the figure shows the case where a normal insulating film such as SiO 2 is used (no control) ), The broken line shows the case where the base insulating film of this embodiment is used. Also, the solid line in the figure is an example when controlled by an independent back gate as will be described later.
  • the pMOSFET When SiO 2 or the like is used as the base insulating film and the gate insulating film, the pMOSFET has a deep threshold on the negative side and the nMOSFET also has a negative threshold (normally on) as shown by the dotted line in FIG. As it is, it is very difficult to use as a CMOS circuit. Therefore, in the first to third embodiments, an Al 2 O 3 gate insulating film or the like that has an effect of moving the threshold value to the positive side is used.
  • the threshold voltage shifts to the positive side in both channels as shown by the broken line in FIG. For this reason, the burden of threshold adjustment by the gate insulating film or the gate electrode is reduced, and the range of options for the gate insulating film and the electrode is widened.
  • a ZrO 2 gate insulating film and a TaN gate electrode that have a relatively high dielectric constant and can form a good interface with Ge can be used.
  • the threshold voltage can be shifted to the positive side in both the pMOSFET and the nMOSFET by using the threshold adjustment layer made of the rare earth oxide as the base insulating film 60. Therefore, there is an advantage that the range of material choices for the gate insulating film 22 and the gate electrode 23 is widened as well as the same effects as those of the fourth embodiment.
  • CMOS structure on the base insulating film 60 is not necessarily limited to the structure of the second embodiment, but can be applied to the structures of other embodiments.
  • FIG. 9 is a cross-sectional view showing an element structure of a complementary semiconductor device according to the fifth embodiment.
  • the same parts as those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment differs from the second embodiment in that a back gate electrode 70 for adjusting the threshold voltage is provided between the Si support substrate 11 and the base insulating film 12.
  • a back gate electrode 70 for adjusting the threshold voltage is provided between the Si support substrate 11 and the base insulating film 12.
  • the back gate electrode 70 a diffusion layer in which the surface of the Si support substrate 11 is doped with impurities (preferably P, As, Sb) is doped, a poly-Si deposited film doped with impurities, or Al, Cu, W, A metal film such as TaN or TiN can be used.
  • an insulating film may be formed between the back gate electrode 70 and the support substrate 11 except when the diffusion layer on the surface of the Si support substrate 11 is used.
  • the threshold voltages of the nMOSFET and the pMOSFET can be shifted to the positive side and optimized as in the fourth embodiment.
  • the threshold voltage can be set more precisely than in the fourth embodiment.
  • FIG. 10 is a cross-sectional view showing an element structure of a complementary semiconductor device according to the sixth embodiment.
  • the same parts as those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is different from the second embodiment in that back gate electrodes 71 and 72 for adjusting a threshold voltage are provided between the support substrate 11 and the base insulating film 12. .
  • the first back gate electrode 71 that controls the pMOSFET and the second back gate electrode 72 that controls the nMOSFET are formed, which are different from the fifth embodiment in that they can be controlled independently.
  • reference numeral 73 denotes an insulating film for separating the back gate electrodes 71 and 72.
  • the back gate electrodes 71 and 72 a poly-Si deposited film or a metal film such as Al, Cu, W, TaN, TiN or the like can be used. Furthermore, it is also possible to use a diffusion layer in which the surface of the Si support substrate 11 is doped with impurities (preferably P, As, Sb) at a high concentration. In this case, the insulating film 73 can be omitted.
  • the threshold voltage can be set more precisely.
  • FIG. 11 is a cross-sectional view showing the element structure of the stacked semiconductor device according to the seventh embodiment.
  • symbol is attached
  • the base is a Si-CMOS circuit (first semiconductor device) 300, and a complementary semiconductor device (Ge-CMOS circuit: second semiconductor device) 400 of the second embodiment is stacked thereon.
  • a complementary semiconductor device (Ge-CMOS circuit: second semiconductor device) 400 of the second embodiment is stacked thereon.
  • the Ge-CMOS circuit 400 made of pMOSFET and nMOSFET is formed on the Si-CMOS circuit 300 through the interlayer film and integrated as a CMOS circuit.
  • 301 is a Si substrate
  • 311 is an element isolation insulating film
  • 321 is a gate electrode
  • 331 is a first electrode plug
  • 332 is a second electrode plug
  • 333 is a third electrode plug
  • 334 Denotes a fourth electrode plug
  • 335 denotes a fifth electrode plug
  • 341 denotes a first wiring
  • 342 denotes a second wiring
  • 351 denotes an interlayer insulating film.
  • the wiring 29 of the Ge-CMOS circuit 400 is electrically connected to the Si-CMOS circuit 300 via the electrode plug 27 and electrode plugs 331 to 335 embedded in a contact hole formed by lithography.
  • the P-doped amorphous Ge film 13 is grown on the interlayer insulating film 351 by CVD or sputtering, and then annealed to form the n-type polyGe layer 21. Thereafter, it can be produced in the same manner as in the second embodiment.
  • the n-type poly-Ge layer 21 is formed in an island shape on the interlayer insulating film 351, and pMOSFETs and nMOSFETs are formed on each of the islands.
  • a semiconductor device having a three-dimensional structure in which the CMOS circuit 400 is stacked can be realized.
  • the semiconductor formed on the interlayer insulating film 351 is a Ge layer, the annealing temperature can be lowered. This is extremely effective in that the influence on the underlying Si-CMOS circuit 300 can be reduced.
  • TSV is not required unlike the case where the substrates are bonded together, and can be realized at a low cost.
  • the configuration shown as the second embodiment is used as the upper Ge-CMOS circuit 400.
  • the present invention is not limited to this, and the configurations of the first and third embodiments can also be used.
  • back gate electrodes 70, 71, 72 as shown in the fifth and sixth embodiments may be inserted between the underlying Si-CMOS circuit 300.
  • the source / drain is formed of NiGe as a pMOS structure.
  • the present invention is not limited to this, and other metals such as alloys of Co, Pd, Pt and Ge can be used.
  • the source / drain is not necessarily an alloy, and may be a diffusion layer by p-type impurity doping.
  • S is used as an element segregated between the alloy layer and the channel
  • chalcogen elements such as Se and Te
  • a combination of chalcogen elements S, Se, Te may be doped.
  • the channel layer containing Ge as a main component may be formed not only by a CVD method or a sputtering method but also by a method of bonding onto an insulating film.
  • bonding a single crystal can be used, and higher performance can be achieved.
  • the first semiconductor device in the case of manufacturing the stacked semiconductor device is not necessarily limited to the one using the Si substrate, but may be one using another semiconductor material.

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Abstract

　Ｇｅチャネルを用いた相補型半導体装置であって、下地絶縁膜（12）上に形成された、Ｇｅを主成分とするｎ型の第１及び第２の半導体層（21）と、第１の半導体層（21）上にゲート絶縁膜（22）を介してゲート電極（23）が形成され、チャネル及びソース／ドレインを同じ極性の半導体層としたｎＭＯＳＦＥＴと、第２の半導体層（21）上にゲート絶縁膜（22）を介してゲート電極（23）が形成され、且つソース／ドレイン領域が第２の半導体層（21）と金属との合金層（25）で形成されたｐＭＯＳＦＥＴと、を具備している。

Description

相補型半導体装置及びその製造方法
　本発明は、Ｇｅチャネルを用いた相補型半導体装置及びその製造方法に関する。
　半導体集積回路の高性能化、低消費電力化において、配線長短縮による寄生容量及び寄生抵抗の低減のために、トランジスタの３次元積層が有効である。３次元化は既に、Ｓｉチップを積み上げてＴＳＶ（Through Silicon Via）で接続する技術が開発中である。この技術では、ＴＳＶサイズが通常のＣＭＯＳプロセスの配線間隔に比べ２ケタ以上大きいため、接続密度を上げて配線の効率化をはかるのは限界がある。また、ＴＳＶのためのエリアペナルティーが無視できない程度に大きいため、回路設計に支障を来たしたり、コストの増大を招いたりする。このため、より高密度に配線接続が可能な技術が求められる。
　その様な技術として、回路の一部を抜き出して、ＣＭＯＳの配線プロセス工程中、或いは工程後にａ－Ｓｉ－ＴＦＴとして積層する技術が報告されている（例えば、非特許文献１参照）。しかし、この技術では、ａ－Ｓｉ－ＴＦＴの性能が通常Ｓｉ－ＣＭＯＳに比べ極端に悪いので、駆動電圧が高くなる、或いは十分な性能が出せない等種々の制限がある。このため、３次元化のメリットを十分享受できない。
　また、結晶ＳｉをＣＭＯＳの配線層の上に貼り合せた構造では、下地ＣＭＯＳに匹敵する性能が得られる（例えば、非特許文献２参照）。しかし、この場合、プロセス温度が６００度と高いため、下地ＣＭＯＳに使える材料・プロセスが限られる。
T. Naito et al., 2010 Symposium on VLSI Technology, Technical Digest Papers, p.219 P. Batude et al., IEDM Technical Digest, p.151
　発明が解決しようとする課題は、Ｇｅチャネルを用いたＣＭＯＳ構造を低温で且つローコストに実現することができ、高性能化及び低消費電力化をはかり得る相補型半導体装置及びその製造方法を提供することである。
　実施形態の相補型半導体装置は、下地絶縁膜上にそれぞれ形成された、Ｇｅを主成分とするｎ型の第１及び第２の半導体層と、前記第１の半導体層上にゲート絶縁膜を介してゲート電極を形成することにより構成され、且つチャネル及びソース／ドレインを同じ極性の半導体層としたｎＭＯＳＦＥＴと、前記第２の半導体層上にゲート絶縁膜を介してゲート電極を形成することにより構成され、且つソース／ドレイン領域が前記第２の半導体層と金属との合金層で形成されたｐＭＯＳＦＥＴと、を具備している。
　本発明によれば、下地絶縁膜上のＧｅチャネルを用いることで、プロセス温度の低温化と、Ｓｉより高い移動度による高性能化（低電圧化）が可能となる。また、ｎ型ＧｅチャネルをｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴとで共通化することで、ＣＭＯＳプロセスのコストを低減することができる。さらに、ｎＭＯＳＦＥＴの抵抗低減に有利なｎ型Ｇｅチャネルを選択することで、Ｇｅ－ＣＭＯＳ固有の問題である、ｎＭＯＳＦＥＴ用Ｇｅ／金属コンタクトの低抵抗化が困難という問題が解決される。
　以上のように、本構成のチャネル材料・極性、電極構造の選択の組み合わせによって、背景技術の問題点が総合的に解決され、３次元ＣＭＯＳの高性能化・低消費電力化・低コスト化に寄与することができる。
第１の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。 第１の実施形態に係わる相補型半導体装置の製造工程を示す断面図である。 第１の実施形態に係わる相補型半導体装置の製造工程を示す断面図である。 第２の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。 第２の実施形態に係わる相補型半導体装置の製造工程を示す断面図である。 第３の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。 第４の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。 第４の実施形態の効果を説明するためのもので、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのしきい値特性を示す図である。 第５の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。 第６の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。 第７の実施形態に係わる積層型半導体装置の素子構造を示す断面図である。
　以下、本発明の実施形態を図面を参照して説明する。
　（第１の実施形態）
　図１は、第１の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。
　Ｓｉ支持基板上１１にＳｉＯ2 或いはＳｉＮ等の下地絶縁膜１２、チャネルとなるｎ型ポリＧｅ層２１（３０ｎｍ）が順次積層されている。Ｇｅ層２１は、高濃度にＰ（リン）がドーピングされてｎ+ 型となっている（濃度１．０×１０19ｃｍ-2）。また、Ｇｅ層２１は、ｎＭＯＳ領域（第１の半導体層）１００とｐＭＯＳ領域（第２の半導体層）２００とで島状に素子分離されている。そして、Ｇｅ層２１は、ｎＭＯＳ領域１００ではｎＭＯＳＦＥＴのチャネルを構成し、ｐＭＯＳ領域２００ではｐＭＯＳＦＥＴのチャネルを構成するものとなっている。即ち、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ共にｎ型Ｇｅをチャネルに用いるものとなっている。従って、ｎＭＯＳＦＥＴは空乏型動作、ｐＭＯＳＦＥＴは反転型動作となる。
　ｎＭＯＳ領域１００及びｐＭＯＳ領域２００のそれぞれにおいて、Ｇｅ層２１上にＡｌ2Ｏ3 （４ｎｍ）からなるゲート絶縁膜２２、ＴａＮ（３０ｎｍ）からなるゲート電極２３が順次積層されて、ゲートスタックが形成されている。ゲート電極２３の側面には、ＴａＮＯなどのゲート側壁絶縁膜２４が形成されている。また、ｐＭＯＳ領域２００では、ゲートスタックを挟んでＮｉＧｅ合金からなるソース／ドレイン領域（メタルＳ／Ｄ）２５が形成されている。
　ゲートスタック及びメタルＳ／Ｄ２５が形成された基板上に、ＳｉＯ2 等からなる層間絶縁膜２６が形成されている。この層間絶縁膜２６にコンタクトホールが形成され、コンタクトホールを埋め込むように、Ｗ（タングステン）の電極プラグ２７が設けられている。ｐＭＯＳ領域２００では、電極プラグ２７がメタルＳ／Ｄ２５に接続され、ｎＭＯＳ領域１００では、電極プラグ２７がＧｅ層２１に接続されている。ここで、電極プラグ２７とメタルＳ／Ｄ２５又はＧｅ層２１との間には、ＴｉＮバリアメタル２８が挿入されている。そして、層間絶縁膜２６上には、電極プラグ２７に接続される配線２９が設けられている。
　次に、本実施形態の製造方法を、図２及び図３を参照して説明する。
　まず、図２（ａ）に示すように、Ｓｉ支持基板１１上の下地絶縁膜１２上に、ＰドープアモルファスＧｅ膜１３をＣＶＤ法やスパッタリングによって成長する。
　次いで、３５０℃～５００℃でアニールすることで、図２（ｂ）に示すように、ｎ型ポリＧｅ層２１を形成する。アニール前に、保護膜としてＳｉＯ2 等の絶縁膜をアモルファスＧｅ膜１３上に堆積してもよい。ここで、Ｇｅ層２１は多結晶であるが、素子が微細化されてチャネル長がグレインサイズに近くなると、多結晶であっても実質的に単結晶と同じにように見なすことが可能となる。
　次いで、図２（ｃ）に示すように、Ｇｅ層２１をｎＭＯＳ領域１００とｐＭＯＳ領域２００とに島状に素子分離する。その後、厚さ４ｎｍのＡｌ2Ｏ3 膜（ゲート絶縁膜）２２と、厚さ３０ｎｍのＴａＮ膜（ゲート電極）２３を順次積層する。
　次いで、図２（ｄ）に示すように、リソグラフィーとＲＩＥによってゲートパターンを形成し、ゲート絶縁膜２２及びゲート電極２３をｐＭＯＳ，ｎＭＯＳ用にそれぞれ加工し、ソース／ドレイン部を露出させる。この際、ゲート電極２３の両脇が酸化されて側壁絶縁膜２４が形成される。
　次いで、図３（ｅ）に示すように、ＳｉＯ2 保護絶縁膜３１をＣＶＤ法により堆積した後、リソグラフィーとウェットエッチングによってｐＭＯＳ領域２００のみを露出させ、ｎＭＯＳ領域１００に保護絶縁膜３１を残す。そして、全面にＮｉ膜３２をスパッタリング等で堆積する。
　次いで、図３（ｆ）に示すように、２５０℃～３５０℃で熱処理を施して、ｐＭＯＳ領域２００のソース／ドレイン部にＮｉＧｅ合金層２５を形成し、未反応のＮｉ膜３１を希塩酸等で除去する。ここで、ＮｉＧｅ合金層２５がｐＭＯＳＦＥＴ用のメタルＳ／Ｄとなる。一方、ｎＭＯＳ領域１００ではＮｉＧｅ合金は形成されない。
　以上のようにして作製されたｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴは、共にチャネルはｎ+ 型ポリＧｅ層２１で、下地絶縁膜１２上に堆積され、ｎＭＯＳＦＥＴは空乏型、ｐＭＯＳＦＥＴは反転型動作となる。さらに、ｎＭＯＳＦＥＴはソースドレイン（Ｓ／Ｄ）とチャネルの間にｐｎ接合のない所謂ジャンクションレスのトランジスタとなり、ｐＭＯＳＦＥＴはｐ型不純物を用いないメタルＳ／Ｄを有するトランジスタとなっている。
　次いで、図３（ｇ）に示すように、ＳｉＯ2 等の層間絶縁膜２６をプラズマＣＶＤ等で堆積してＣＭＰで平坦化し、リソグラフィーとＲＩＥでコンタクトホールを形成する。即ち、ｐＭＯＳ領域２００では、メタルＳ／Ｄ２５上にコンタクトホールを形成し、ｎＭＯＳ領域１００では、ゲートスタックを挟んでＧｅ層２１上にコンタクトホールを形成する。続いて、コンタクトホールの底部にＴｉＮバリアメタル２８を形成し、更にコンタクトホールをＷプラグ２７で埋め込む。
　これ以降は、再びＣＭＰで表面のＷ，ＴｉＮ金属を除去した後、Ａｌ配線２９を形成してＣＭＯＳ回路を形成することにより、前記図１に示す構造が完成する。
　このように本実施形態によれば、ｐＭＯＳ，ｎＭＯＳ共に同じ材料であるｎ型ポリＧｅ層２１をチャネルとして用いるため、別々の半導体材料を用いる場合に比してプロセスが容易となる。即ち、ｐＭＯＳとｎＭＯＳでソース／ドレイン領域を形成する工程のみ異なるだけで、他のプロセスは共通であるため、全体のプロセスの簡略化をはかることが可能となる。
　また、Ｓｉよりも移動度の高いＧｅを用いているので、より高速なデバイスを作製することができる。さらに、ＧｅはＳｉによりも低温で形成可能であるため、例えば本構造を３次元に積層した場合に、下地のデバイスに与える影響を少なくすることができる。
　また、ｎＭＯＳＦＥＴの抵抗低減に有利なｎ型Ｇｅチャネルを選択することで、Ｇｅ－ＣＭＯＳ固有の問題である、ｎＭＯＳＦＥＴ用Ｇｅ／金属コンタクトの低抵抗化が困難という問題が解決される。
　また、ｐＭＯＳでは、ソース／ドレインをＮｉＧｅ合金としているので、ソース／ドレインの低抵抗化をはかることができる。さらに、電極プラグ２７との接続抵抗をも小さくすることができる。また、ソース／ドレインと電極プラグとのコンタクトは、ｎ型Ｇｅとメタルのみであるため、コンタクトが容易になる利点もある。
　（第２の実施形態）
　図４は、第２の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態が先に説明した第１の実施形態と異なる点は、ｎＭＯＳ領域１００のソース／ドレインをＮｉＧｅ合金で形成し、該合金とＧｅチャネルとの間にＳ（硫黄）の高濃度偏析領域４０を形成したことである。その他の構成は、第１の実施形態と共通である。
　本実施形態の構成により、第１の実施形態よりもｎＭＯＳＦＥＴの寄生抵抗成分をより低減することができる。
　次に、本実施形態の製造方法を、図５を参照して説明する。
　まず、前記図２（ａ）～（ｄ）に示すのと同様に、素子分離されたｎ型ポリＧｅ層２１上にゲートスタックパターンを形成する。
　次いで、図５（ａ）に示すように、Ｎｉ膜３２をｎＭＯＳ領域１００及びｐＭＯＳ領域２００の双方の上に形成する。
　次いで、図５（ｂ）に示すように、２５０℃～３５０℃で熱処理を施して、ｎＭＯＳ領域１００及びｐＭＯＳ領域２００のソース／ドレイン部にＮｉＧｅ合金層２５を形成する。さらに、未反応のＮｉ膜を希塩酸等で除去する。続いて、ｐＭＯＳ領域２００上に保護絶縁膜３１を形成した後、ｎＭＯＳ領域１００のＮｉＧｅ合金層２５に対してＳ（硫黄）イオン注入を行う。
　次いで、図５（ｃ）に示すように、再度２５０℃～３５０℃で熱処理を施すことにより、ｎＭＯＳ領域１００にイオン注入したＳをＮｉＧｅ層２５とチャネルＧｅ層２１との間に偏析させる。このＳの偏析により、ｎＭＯＳ領域１００におけるＮｉＧｅ層２５とｎ型Ｇｅ層２１とのショットキー障壁を制御し、寄生抵抗を下げて駆動電流を大きくすることができる。その後、保護絶縁膜３１をウェットエッチングにより除去する。
　これ以降は、第１の実施形態と同様に、電極プラグ２７及び配線２９等の形成工程を経て、前記図４に示す構造が完成することになる。
　このように本実施形態によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴでチャネルに同じ材料のｎ型Ｇｅ層２１を用いることにより、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ｎＭＯＳ領域１００でもソース／ドレインをＮｉＧｅ合金としているので、ｎＭＯＳＦＥＴのソース／ドレインの低抵抗化をはかることができる。さらに、ｎＭＯＳ領域１００でＳをＮｉＧｅ層２５とチャネルＧｅ層２１との間に偏析させることにより、ｎＭＯＳＦＥＴの寄生抵抗を下げて駆動電流を大きくする効果が得られる。
　（第３の実施形態）
　図６は、第３の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。
　本実施形態が先の第１の実施形態と異なる点は、ｎＭＯＳ領域１００において、ソース／ドレインと電極プラグとの接続領域にＳイオンが注入され、Ｓ偏析領域５０が形成されていることである。Ｓ偏析領域５０を形成するには、コンタクトホール形成後にｎＭＯＳ領域１００のコンタクトホールにＳイオン注入を行い、２５０℃～３５０℃で熱処理を施し、Ｓ濃度が１×１０16ｃｍ-3となる領域を形成すればよい。
　このような構成であれば、第１の実施形態よりもｎＭＯＳＦＥＴにおける電極プラグ２７の接触抵抗が低減される。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、素子特性の更なる向上をはかることができる。また、第２の実施形態に比して、コンタクトホールを利用してイオン注入を行うため、保護膜３１のような厚い絶縁膜を必要とすることなく、プロセス的に簡単である利点もある。
　以上で示した第１～第３の実施形態においては、チャネル層としては、純粋なＧｅのみならず、ＧｅとＳｎ（錫）の混晶であるＧｅＳｎや、更にＳｉが混晶化したＳｉＧｅＳｎを用いることもできる。即ち、Ｇｅを主成分とする半導体層であればよい。この場合、プロセス温度を更に低減することが可能になる、ポリグレイン界面の結晶欠陥、或いはグレイン中の結晶欠陥をＳｎが不活性化してキャリア濃度の調整を容易化する、或いは移動度を向上させるなどの効果がある。
　また、ゲート絶縁膜はＨｆＯ2 、或いはＡｌ2Ｏ3／ＨｆＯ2 積層膜など、他の絶縁膜も用いることができる。チャネル不純物はＰに限らず、Ａｓ（ヒ素），Ｓｂ（アンチモン）の何れか、或いはそれらの混合を用いてもよい。また、各層の膜厚や、不純物濃度などの値は一例であり、目的に応じて変更可能である。また、第２、第３の実施形態において、Ｓイオンの代わりに、他のカルコゲン元素、即ちＳｅやＴｅを用いてもよい。また、これらカルコゲン注入後の熱処理は、その後の層間絶縁膜の堆積温度が２５０℃以上であれば省略可能である。
　（第４の実施形態）
　図７は、第４の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付してその詳しい説明は省略する。
　本実施形態が先の第２の実施形態と異なる点は、下地絶縁膜６０として、特に希土類酸化物、例えばＹ2Ｏ3 やＬａ2Ｏ3 を用いたことである。
　本実施形態の構造であれば、下地絶縁膜６０とチャネルとしてのｎ型Ｇｅ層２１との間にダイポールが発生する。このため、ｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴのしきい値を適正方向（正側）に移動し、各ＦＥＴのしきい値調整を容易化することができる。これにより、次のような効果が得られる。
　図８は、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの伝達特性（ドレイン電流（Id）－ゲート電圧（Vg）特性）を示す図であり、図中の点線はＳｉＯ2 等の通常の絶縁膜を用いた場合（制御無し）、破線は本実施形態の下地絶縁膜を用いた場合を示している。また、図中の実線は後述するように独立したバックゲートにより制御した場合の一例である。
　ＳｉＯ2 などを下地絶縁膜及びゲート絶縁膜として用いた場合には、図８の点線に示すように、ｐＭＯＳＦＥＴは負側に深いしきい値、ｎＭＯＳＦＥＴも負のしきい値（ノーマリーオン）となり、そのままではＣＭＯＳ回路としては非常に使いにくい。そのため、第１～第３の実施形態では、しきい値を正側に移動させる効果のあるＡｌ2Ｏ3 ゲート絶縁膜等を用いていた。
　これに対し、本実施形態のように希土類酸化物からなる下地絶縁膜６０を用いた場合、図８の破線に示すように、両チャネルともしきい値電圧が正側にシフトする。このため、ゲート絶縁膜、或いはゲート電極によるしきい値調整の負担が減少し、ゲート絶縁膜及び電極の選択肢の幅が広がる。具体的には本実施形態では、比較的誘電率が高く、Ｇｅと良好な界面形成が可能なＺｒＯ2 ゲート絶縁膜とＴａＮゲート電極を用いることができる。
　このように本実施形態によれば、下地絶縁膜６０として希土類酸化物からなるしきい値調整層を用いることにより、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴ共にしきい値電圧を正側にシフトさせることができる。従って、先の第４の実施形態と同様の効果が得られるのは勿論のこと、ゲート絶縁膜２２及びゲート電極２３の材料選択肢の幅が広がる利点がある。
　なお、下地絶縁膜６０上のＣＭＯＳ構造は必ずしも第２の実施形態の構造に限らず、他の実施形態の構造にも適用可能である。
　（第５の実施形態）
　図９は、第５の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付してその詳しい説明は省略する。
　本実施形態が先の第２の実施形態と異なる点は、Ｓｉ支持基板１１と下地絶縁膜１２との間に、しきい値電圧を調整するためのバックゲート電極７０を設けたことにある。バックゲート電極７０としては、Ｓｉ支持基板１１の表面に高濃度に不純物（Ｐ，Ａｓ，Ｓｂが好ましい）をドーピングした拡散層、或いは不純物をドープしたポリＳｉ堆積膜、又はＡｌ，Ｃｕ，Ｗ，ＴａＮ，ＴｉＮ等の金属膜を用いることができる。ここで、Ｓｉ支持基板１１の表面の拡散層を用いる場合以外においては、バックゲート電極７０と支持基板１１の間に絶縁膜を形成してもよい。
　このような構成であれば、先の第４の実施形態と同様に、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのしきい値電圧を正側にシフトして適正化することができる。しかも、バックゲート電圧を調整できるので、第４の実施形態よりも精密なしきい値電圧設定が可能である。
　（第６の実施形態）
　図１０は、第６の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付してその詳しい説明は省略する。
　本実施形態が先の第２の実施形態と異なる点は、支持基板１１と下地絶縁膜１２との間に、しきい値電圧を調整するためのバックゲート電極７１，７２を設けたことにある。即ち、ｐＭＯＳＦＥＴを制御する第１のバックゲート電極７１とｎＭＯＳＦＥＴを制御する第２のバックゲート電極７２が形成され、それぞれ独立に制御可能である点が第５の実施形態と異なっている。なお、図中の７３は、バックゲート電極７１，７２を分離するための絶縁膜を示している。
　また、バックゲート電極７１，７２としては、ポリＳｉ堆積膜、又はＡｌ，Ｃｕ，Ｗ，ＴａＮ，ＴｉＮ等の金属膜を用いることができる。さらに、Ｓｉ支持基板１１の表面に高濃度に不純物（Ｐ，Ａｓ，Ｓｂが好ましい）をドーピングした拡散層を用いることも可能である。この場合は、絶縁膜７３を省略することができる。
　このような構成であれば、先の第４の実施形態と同様の効果が得られるのは勿論のこと、バックゲート電圧を独立制御することができる。このため、前記図８中に実線で示すように、更に精密にしきい値電圧を設定することができる。
　（第７の実施形態）
　図１１は、第７の実施形態に係わる積層型半導体装置の素子構造を示す断面図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態は、下地がＳｉ－ＣＭＯＳ回路（第１の半導体装置）３００であり、その上部に第２の実施形態の相補型半導体装置（Ｇｅ－ＣＭＯＳ回路：第２の半導体装置）４００が積層されている。即ち、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴからなるＧｅ－ＣＭＯＳ回路４００がＳｉ－ＣＭＯＳ回路３００上に層間膜を介して形成され、ＣＭＯＳ回路として一体化されている。
　下地Ｓｉ－ＣＭＯＳ回路３００において、３０１はＳｉ基板、３１１は素子分離絶縁膜、３２１はゲート電極、３３１は第１の電極プラグ、３３２は第２の電極プラグ、３３３は第３の電極プラグ、３３４は第４の電極プラグ、３３５は第５の電極プラグ、３４１は第１の配線、３４２は第２の配線、３５１は層間絶縁膜を示している。
　Ｇｅ－ＣＭＯＳ回路４００の配線２９は、リソグラフィーにより作製されたコンタクトホール内に埋め込み形成された電極プラグ２７及び電極プラグ３３１～３３５を介してＳｉ－ＣＭＯＳ回路３００と電気的に接続されている。
　Ｇｅ－ＣＭＯＳ回路４００の製造に際しては、層間絶縁膜３５１上にＰドープアモルファスＧｅ膜１３をＣＶＤ法やスパッタリングによって成長した後、アニールすることでｎ型ポリＧｅ層２１を形成する。その後は、先の第２の実施形態と同様にして作製することができる。
　このように本実施形態によれば、層間絶縁膜３５１上にｎ型ポリＧｅ層２１を島状に分離して形成し、各々にｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを作製することにより、Ｓｉ－ＣＭＯＳ回路３００とＧｅ－ＣＭＯＳ回路４００が積層された３次元構造の半導体装置を実現することができる。そしてこの場合、層間絶縁膜３５１上に形成する半導体がＧｅ層であるため、アニール温度を低くできる。これは、下地Ｓｉ－ＣＭＯＳ回路３００に与える影響を少なくできる点で極めて有効である。また、基板の貼り合わせを用いた場合のようにＴＳＶを要することもなく、ローコストに実現することができる。
　なお、本実施形態では、上部Ｇｅ－ＣＭＯＳ回路４００として第２の実施形態として示した構成を用いてい。しかし、これに限らず、第１、第３の実施形態の構成を用いることも可能である。また、第４の実施形態のように下地Ｓｉ－ＣＭＯＳ回路３００との間にしきい値調整絶縁膜６０を挟むことも可能である。さらには、第５、第６の実施形態で示したようなバックゲート電極７０，７１，７２を下地Ｓｉ－ＣＭＯＳ回路３００との間に挿入してもよい。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　実施形態では、ｐＭＯＳ構造としてソース／ドレインをＮｉＧｅで形成したが、これに限らず他の金属、例えばＣｏ，Ｐｄ，ＰｔとＧｅとの合金を用いることができる。さらに、ソース／ドレインは必ずしも合金に限らず、ｐ型不純物ドープによる拡散層としても良い。
　また、合金層とチャネルとの間に偏析される元素としてＳを用いたが、Ｓｅ，Ｔｅ等のカルコゲン元素を用いることも可能である。さらに、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）の組み合わせをドープするようにしても良い。
　また、Ｇｅを主たる成分とするチャネル層は、ＣＶＤ法やズパッタリング等で堆積するのみならず、絶縁膜上に貼り合せる方法により形成してもよい。特に、貼り合せる場合には単結晶を用いることができ、より高性能化することができる。
　また、積層型半導体装置を作製する場合の第１の半導体装置は必ずしもＳｉ基板を用いたものに限らず、他の半導体材料を用いたものであっても良い。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１１…Ｓｉ支持基板
　１２…下地絶縁膜
　１３…アモルファスＧｅ膜
　２１…ｎ型ポリＧｅ層
　２２…ゲート絶縁膜
　２３…ゲート電極
　２４…ゲート側壁絶縁膜
　２５…金属ソース／ドレイン
　２６…層間絶縁膜
　２７…金属プラグ
　２８…バリアメタル
　２９…配線
　３１…保護絶縁膜
　３２…Ｎｉ膜
　４０…高濃度偏析領域
　５０…Ｓ偏析領域
　６０…下地絶縁膜（しきい値調整層）
　７０，７１，７２…バックゲート電極
　７３…絶縁膜
　１００…ｎＭＯＳ領域
　２００…ｐＭＯＳ領域
　３００…Ｓｉ－ＣＭＯＳ回路（第１の半導体装置）
　４００…Ｇｅ－ＣＭＯＳ回路（第２の半導体装置）

Claims (12)

  1. 　下地絶縁膜上にそれぞれ形成された、Ｇｅを主成分とするｎ型の第１及び第２の半導体層と、
    　前記第１の半導体層上にゲート絶縁膜を介してゲート電極を形成することにより構成され、且つチャネル及びソース／ドレイン領域が同じ極性の半導体層で形成されたｎＭＯＳＦＥＴと、
    　前記第２の半導体層上にゲート絶縁膜を介してゲート電極を形成することにより構成され、且つソース／ドレイン領域が前記第２の半導体層と金属との合金層で形成されたｐＭＯＳＦＥＴと、
    　を具備したことを特徴とする相補型半導体装置。
  2. 　前記第１の半導体層の前記ゲート電極を挟むソース／ドレイン領域にコンタクト電極が接続され、該コンタクト電極と前記第１の半導体層が接触している領域にＳ，Ｓｅ，Ｔｅのうちの何れか一つ、或いはその組み合わせがドーピングされていることを特徴とする請求項１記載の相補型半導体装置。
  3. 　前記下地絶縁膜が希土類酸化物を含むことを特徴とする請求項１記載の相補型半導体装置。
  4. 　前記下地絶縁膜の下部に、前記ｎＭＯＳＦＥＴと前記ｐＭＯＳＦＥＴ共通のバックバイアス印加用の電極が形成されていることを特徴とする請求項１記載の相補型半導体装置。
  5. 　前記ｎＭＯＳＦＥＴの少なくともチャネル部分の直下領域を含むように、前記下地絶縁膜の下部に形成された第１のバックバイアス印加用の電極と、前記ｐＭＯＳＦＥＴの少なくともチャネル部分の直下領域を含むように、前記下地絶縁膜の下部に形成された第２のバックバイアス印加用の電極とが形成され、これらの第１、第２のバックバイアス印加用の電極はそれぞれ独立に制御されていることを特徴とする請求項１記載の相補型半導体装置。
  6. 　半導体基板上にＣＭＯＳ回路が形成された第１の相補型半導体装置と、
    　前記第１の相補型半導体装置上に積層された、請求項１記載の第２の相補型半導体装置と、
    　を具備し、
    　前記第１の相補型半導体装置と前記第２の相補型半導体装置がコンタクト電極により電気的に接続されていることを特徴とする積層型半導体装置。
  7. 　下地絶縁膜上にそれぞれ形成された、Ｇｅを主成分とするｎ型の第１及び第２の半導体層と、
    　前記第１の半導体層上にゲート絶縁膜を介してゲート電極を形成することにより構成され、且つソース／ドレイン領域が前記第１の半導体層と金属との合金層で形成され、該合金層とチャネルとの間にＳ，Ｓｅ，Ｔｅのうちの何れか一つ、或いはその組み合わせがドーピングされたｎＭＯＳＦＥＴと、
    　前記第２の半導体層上にゲート絶縁膜を介してゲート電極を形成することにより構成され、且つソース／ドレイン領域が前記第２の半導体層と金属との合金層で形成されたｐＭＯＳＦＥＴと、
    　を具備したことを特徴とする相補型半導体装置。
  8. 　前記下地絶縁膜が希土類酸化物を含むことを特徴とする請求項７記載の相補型半導体装置。
  9. 　前記下地絶縁膜の下部に、前記ｎＭＯＳＦＥＴと前記ｐＭＯＳＦＥＴ共通のバックバイアス印加用の電極が形成されていることを特徴とする請求項７記載の相補型半導体装置。
  10. 　前記ｎＭＯＳＦＥＴの少なくともチャネル部分の直下領域を含むように、前記下地絶縁膜の下部に形成された第１のバックバイアス印加用の電極と、前記ｐＭＯＳＦＥＴの少なくともチャネル部分の直下領域を含むように、前記下地絶縁膜の下部に形成された第２のバックバイアス印加用の電極とが形成され、これらの第１、第２のバックバイアス印加用の電極はそれぞれ独立に制御されていることを特徴とする請求項７記載の相補型半導体装置。
  11. 　半導体基板上にＣＭＯＳ回路が形成された第１の相補型半導体装置と、
    　前記第１の相補型半導体装置上に積層された、請求項７記載の第２の相補型半導体装置と、
    　を具備し、
    　前記第１の相補型半導体装置と前記第２の相補型半導体装置がコンタクト電極により電気的に接続されていることを特徴とする積層型半導体装置。
  12. 　下地絶縁膜上にＧｅを主成分とするｎ型の半導体層を形成する工程と、
    　前記ｎ型の半導体層をｎＭＯＳＦＥＴ用の第１の半導体領域とｐＭＯＳＦＥＴ用の第２の半導体領域に素子分離する工程と、
    　前記第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成し、チャネル及びソース／ドレインを同じ極性の半導体層としたｎＭＯＳＦＥＴを形成する工程と、
    　前記第２の半導体領域上にゲート絶縁膜を介してゲート電極を形成し、ソース／ドレイン領域を前記第２の半導体領域と金属との合金層としたｐＭＯＳＦＥＴを形成する工程と、
    　を含むことを特徴とする相補型半導体装置の製造方法。
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