JP2000277730A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000277730A JP2000277730A JP11083244A JP8324499A JP2000277730A JP 2000277730 A JP2000277730 A JP 2000277730A JP 11083244 A JP11083244 A JP 11083244A JP 8324499 A JP8324499 A JP 8324499A JP 2000277730 A JP2000277730 A JP 2000277730A
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Abstract
(57)【要約】
【課題】 炭素を導入することなくＳｉＧｅの歪みを抑
制しうる半導体装置及びその製造方法を提供する。 【解決手段】 シリコン基板１０上に形成された、窒素
を含むＳｉＧｅより成る半導体層と、半導体層上に、ゲ
ート絶縁膜を介して形成されたゲート電極と、ゲート電
極の両側の半導体層に形成されたソース／ドレイン拡散
層とを有している。
制しうる半導体装置及びその製造方法を提供する。 【解決手段】 シリコン基板１０上に形成された、窒素
を含むＳｉＧｅより成る半導体層と、半導体層上に、ゲ
ート絶縁膜を介して形成されたゲート電極と、ゲート電
極の両側の半導体層に形成されたソース／ドレイン拡散
層とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にＳｉＧｅを用いた半導体装置及
びその製造方法に関する。
の製造方法に係り、特にＳｉＧｅを用いた半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】近年、微細なＭＯＳＦＥＴ（Metal Oxid
e Semiconductor Field-Effect Transistor）の高性能
化のため、チャネル、ゲート、又はソース／ドレインに
ＳｉＧｅを用いることが提案されている。ＳｉＧｅをチ
ャネルに用いた場合には、キャリアの移動度を高くする
ことができるため、ＭＯＳＦＥＴの高速動作を実現する
ことが可能となる。また、ＳｉＧｅをゲート電極に用い
た場合には、ゲート中の不純物の活性化率を向上するこ
とができ、不純物がチャネルに突き抜けてしまうのを抑
制することができる。また、ＳｉＧｅをソース／ドレイ
ンに用いた場合には、キャリアの活性化率を向上するこ
とができ、ショットキーバリアを低くすることができる
ため、寄生抵抗を低くすることができる。
e Semiconductor Field-Effect Transistor）の高性能
化のため、チャネル、ゲート、又はソース／ドレインに
ＳｉＧｅを用いることが提案されている。ＳｉＧｅをチ
ャネルに用いた場合には、キャリアの移動度を高くする
ことができるため、ＭＯＳＦＥＴの高速動作を実現する
ことが可能となる。また、ＳｉＧｅをゲート電極に用い
た場合には、ゲート中の不純物の活性化率を向上するこ
とができ、不純物がチャネルに突き抜けてしまうのを抑
制することができる。また、ＳｉＧｅをソース／ドレイ
ンに用いた場合には、キャリアの活性化率を向上するこ
とができ、ショットキーバリアを低くすることができる
ため、寄生抵抗を低くすることができる。
【０００３】しかし、ＳｉＧｅは、通常のＣＭＯＳ製造
プロセスにおいて用いられている高温の熱処理に耐える
ことができない。これはシリコンとＳｉＧｅの格子定数
の違いによって生ずる歪みが、高温の熱処理によって緩
和され、ＳｉＧｅの結晶性が損なわれるためと考えられ
る。
プロセスにおいて用いられている高温の熱処理に耐える
ことができない。これはシリコンとＳｉＧｅの格子定数
の違いによって生ずる歪みが、高温の熱処理によって緩
和され、ＳｉＧｅの結晶性が損なわれるためと考えられ
る。
【０００４】そこで、ＳｉＧｅ層に、ＳｉやＧｅよりも
原子半径の小さい炭素を導入することにより、ＳｉＧｅ
層の歪みを抑制することが提案されている。
原子半径の小さい炭素を導入することにより、ＳｉＧｅ
層の歪みを抑制することが提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、炭素は
一般に汚染物質として半導体装置の製造プロセス上問題
となる物質である。そこで、炭素を用いることなく、Ｓ
ｉＧｅ層の歪みを抑制する技術が待望されていた。
一般に汚染物質として半導体装置の製造プロセス上問題
となる物質である。そこで、炭素を用いることなく、Ｓ
ｉＧｅ層の歪みを抑制する技術が待望されていた。
【０００６】本発明の目的は、炭素を導入することなく
ＳｉＧｅの歪みを抑制しうる半導体装置及びその製造方
法を提供することにある。
ＳｉＧｅの歪みを抑制しうる半導体装置及びその製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、シリコン基
板上に形成された、窒素を含むＳｉＧｅより成る半導体
層と、前記半導体層上に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極の両側の前記半導体
層に形成されたソース／ドレイン拡散層とを有すること
を特徴とする半導体装置により達成される。これによ
り、ＳｉＧｅに窒素を導入するので、汚染物質となる炭
素を用いることなくＳｉＧｅの歪みを抑制することがで
き、良好な電気的特性を有する半導体装置を提供するこ
とができる。
板上に形成された、窒素を含むＳｉＧｅより成る半導体
層と、前記半導体層上に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極の両側の前記半導体
層に形成されたソース／ドレイン拡散層とを有すること
を特徴とする半導体装置により達成される。これによ
り、ＳｉＧｅに窒素を導入するので、汚染物質となる炭
素を用いることなくＳｉＧｅの歪みを抑制することがで
き、良好な電気的特性を有する半導体装置を提供するこ
とができる。
【０００８】また、上記の半導体装置において、前記ゲ
ート電極は、窒素を含むＳｉＧｅより成ることが望まし
い。
ート電極は、窒素を含むＳｉＧｅより成ることが望まし
い。
【０００９】また、上記目的は、シリコン基板上にゲー
ト絶縁膜を介して形成された、窒素を含むＳｉＧｅより
成るゲート電極と、前記ゲート電極の両側の前記シリコ
ン基板に形成されたソース／ドレイン拡散層とを有する
ことを特徴とする半導体装置により達成される。これに
より、窒素が導入されたＳｉＧｅがゲート電極に用いら
れているので、バンドギャップが小さくなり、仕事関数
が変化し、しきい値電圧を良好な値にすることができ
る。また、ＳｉＧｅ系の材料がゲート電極に用いられて
いるので、ゲート電極中の不純物の活性化率を向上する
ことができ、また、不純物がチャネルに突き抜けるのを
抑制することができる。
ト絶縁膜を介して形成された、窒素を含むＳｉＧｅより
成るゲート電極と、前記ゲート電極の両側の前記シリコ
ン基板に形成されたソース／ドレイン拡散層とを有する
ことを特徴とする半導体装置により達成される。これに
より、窒素が導入されたＳｉＧｅがゲート電極に用いら
れているので、バンドギャップが小さくなり、仕事関数
が変化し、しきい値電圧を良好な値にすることができ
る。また、ＳｉＧｅ系の材料がゲート電極に用いられて
いるので、ゲート電極中の不純物の活性化率を向上する
ことができ、また、不純物がチャネルに突き抜けるのを
抑制することができる。
【００１０】また、上記目的は、シリコン基板表面に、
窒素を含むＳｉＧｅより成る半導体層を形成する工程
と、前記半導体層上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、前記ゲート電極に自己整合で、前
記半導体層にソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法により
達成される。これにより、ＳｉＧｅ系の半導体層に窒素
を導入するので、汚染物質となる炭素を用いることなく
ＳｉＧｅの歪みを抑制することができ、良好な電気的特
性を有する半導体装置を製造することができる。
窒素を含むＳｉＧｅより成る半導体層を形成する工程
と、前記半導体層上に、ゲート絶縁膜を介してゲート電
極を形成する工程と、前記ゲート電極に自己整合で、前
記半導体層にソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法により
達成される。これにより、ＳｉＧｅ系の半導体層に窒素
を導入するので、汚染物質となる炭素を用いることなく
ＳｉＧｅの歪みを抑制することができ、良好な電気的特
性を有する半導体装置を製造することができる。
【００１１】また、上記の半導体装置の製造方法におい
て、前記半導体層を形成する工程は、前記シリコン基板
上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層に窒
素を導入する工程とを有することが望ましい。
て、前記半導体層を形成する工程は、前記シリコン基板
上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層に窒
素を導入する工程とを有することが望ましい。
【００１２】また、上記の半導体装置の製造方法におい
て、前記半導体層を形成する工程は、前記シリコン基板
に、Ｇｅを導入する工程と窒素を導入する工程とを有す
ることが望ましい。
て、前記半導体層を形成する工程は、前記シリコン基板
に、Ｇｅを導入する工程と窒素を導入する工程とを有す
ることが望ましい。
【００１３】また、上記の半導体装置の製造方法におい
て、前記半導体層を形成する工程では、窒素をイオン注
入法により導入することが望ましい。
て、前記半導体層を形成する工程では、窒素をイオン注
入法により導入することが望ましい。
【００１４】また、上記目的は、シリコン基板上にゲー
ト絶縁膜を介して、窒素を含むＳｉＧｅより成るゲート
電極を形成する工程と、前記ゲート電極に自己整合で前
記シリコン基板にソース／ドレイン拡散層を形成する工
程とを有することを特徴とする半導体装置の製造方法に
より達成される。これにより、窒素が導入されたＳｉＧ
ｅがゲート電極に用いられるので、バンドギャップが小
さくなり、仕事関数が変化し、しきい値電圧を良好な値
にすることができる。また、ＳｉＧｅ系の材料がゲート
電極に用いられているので、ゲート電極中の不純物の活
性化率を向上することができ、また、不純物がチャネル
に突き抜けるのを抑制することができる。
ト絶縁膜を介して、窒素を含むＳｉＧｅより成るゲート
電極を形成する工程と、前記ゲート電極に自己整合で前
記シリコン基板にソース／ドレイン拡散層を形成する工
程とを有することを特徴とする半導体装置の製造方法に
より達成される。これにより、窒素が導入されたＳｉＧ
ｅがゲート電極に用いられるので、バンドギャップが小
さくなり、仕事関数が変化し、しきい値電圧を良好な値
にすることができる。また、ＳｉＧｅ系の材料がゲート
電極に用いられているので、ゲート電極中の不純物の活
性化率を向上することができ、また、不純物がチャネル
に突き抜けるのを抑制することができる。
【００１５】また、上記の半導体装置の製造方法におい
て、前記ゲート電極を形成する工程は、前記シリコン基
板上に前記ゲート絶縁膜を介してＳｉＧｅ層を形成する
工程と、前記ＳｉＧｅ層に窒素を導入する工程とを有す
ることが望ましい。
て、前記ゲート電極を形成する工程は、前記シリコン基
板上に前記ゲート絶縁膜を介してＳｉＧｅ層を形成する
工程と、前記ＳｉＧｅ層に窒素を導入する工程とを有す
ることが望ましい。
【００１６】また、上記の半導体装置の製造方法におい
て、前記ゲート電極を形成する工程では、窒素をイオン
注入法により導入することが望ましい。
て、前記ゲート電極を形成する工程では、窒素をイオン
注入法により導入することが望ましい。
【００１７】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
３を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。図２及び図３は、本実施形態
による半導体装置の製造方法を示す工程断面図である。
施形態による半導体装置及びその製造方法を図１乃至図
３を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。図２及び図３は、本実施形態
による半導体装置の製造方法を示す工程断面図である。
【００１８】本実施形態ではＭＯＳＦＥＴに適用する場
合を例に説明するが、本発明はＭＯＳＦＥＴのみなら
ず、ＳｉＧｅを用いたあらゆる半導体装置への適用が可
能である。
合を例に説明するが、本発明はＭＯＳＦＥＴのみなら
ず、ＳｉＧｅを用いたあらゆる半導体装置への適用が可
能である。
【００１９】（半導体装置）図１に示すように、シリコ
ン基板１０の表面には、膜厚２００ｎｍのシリコン酸化
膜より成る素子分離膜１２が形成されており、素子分離
膜１２により素子領域１４が確定されている。
ン基板１０の表面には、膜厚２００ｎｍのシリコン酸化
膜より成る素子分離膜１２が形成されており、素子分離
膜１２により素子領域１４が確定されている。
【００２０】素子領域１４には、膜厚２０ｎｍの窒素を
含むＳｉＧｅより成る半導体層１６が形成されている。
半導体層１６上には、膜厚４ｎｍのシリコン酸化膜より
成るゲート絶縁膜１８が形成されている。ゲート絶縁膜
１８上には、膜厚２００ｎｍのポリシリコン層より成る
ゲート電極２０が形成されている。
含むＳｉＧｅより成る半導体層１６が形成されている。
半導体層１６上には、膜厚４ｎｍのシリコン酸化膜より
成るゲート絶縁膜１８が形成されている。ゲート絶縁膜
１８上には、膜厚２００ｎｍのポリシリコン層より成る
ゲート電極２０が形成されている。
【００２１】ゲート電極２０の両側の半導体層１６に
は、ゲート電極２０に自己整合でソース／ドレイン拡散
層２２が形成されている。ゲート電極２０の下方の半導
体層１６は、チャネル２４となる。
は、ゲート電極２０に自己整合でソース／ドレイン拡散
層２２が形成されている。ゲート電極２０の下方の半導
体層１６は、チャネル２４となる。
【００２２】本実施形態による半導体装置は、半導体層
１６が窒素が導入されたＳｉＧｅより成ることに主な特
徴がある。窒素の原子半径は炭素とほぼ同じであるた
め、炭素をＳｉＧｅに導入した場合と同様に、ＳｉＧｅ
の歪みを抑制することができる。窒素は半導体製造プロ
セスで広く用いられているものであり、炭素のように汚
染物質となることはない。従って、窒素をＳｉＧｅに導
入すれば、炭素を用いることなくＳｉＧｅの歪みを抑制
することができる。しかも本実施形態では、ＳｉＧｅ系
の半導体層１６がチャネル２４に用いられているので、
キャリアの移動度を高くすることができ、高速動作を実
現することができる。また、本実施形態では、ＳｉＧｅ
系の半導体層１６がソース／ドレイン拡散層２２に用い
られているので、キャリアの活性化率を高くすることが
でき、ショットキバリアを低くすることができるため、
寄生抵抗を低くすることができる。
１６が窒素が導入されたＳｉＧｅより成ることに主な特
徴がある。窒素の原子半径は炭素とほぼ同じであるた
め、炭素をＳｉＧｅに導入した場合と同様に、ＳｉＧｅ
の歪みを抑制することができる。窒素は半導体製造プロ
セスで広く用いられているものであり、炭素のように汚
染物質となることはない。従って、窒素をＳｉＧｅに導
入すれば、炭素を用いることなくＳｉＧｅの歪みを抑制
することができる。しかも本実施形態では、ＳｉＧｅ系
の半導体層１６がチャネル２４に用いられているので、
キャリアの移動度を高くすることができ、高速動作を実
現することができる。また、本実施形態では、ＳｉＧｅ
系の半導体層１６がソース／ドレイン拡散層２２に用い
られているので、キャリアの活性化率を高くすることが
でき、ショットキバリアを低くすることができるため、
寄生抵抗を低くすることができる。
【００２３】このように本実施形態によれば、ＳｉＧｅ
に窒素を導入するので、汚染物質となる炭素を用いるこ
となくＳｉＧｅの歪みを抑制することができ、良好な電
気的特性を有する半導体装置を提供することができる。
に窒素を導入するので、汚染物質となる炭素を用いるこ
となくＳｉＧｅの歪みを抑制することができ、良好な電
気的特性を有する半導体装置を提供することができる。
【００２４】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図２及び図３を用いて
説明する。
態による半導体装置の製造方法を図２及び図３を用いて
説明する。
【００２５】図２に示すように、まず、シリコン基板１
０の表面に、ＬＯＣＯＳ（LOCal Oxidation of Silico
n）法により、膜厚２００ｎｍのシリコン酸化膜より成
る素子分離膜１２を形成する。この素子分離膜１２によ
り、活性領域１４が画定される（図２（ａ）参照）。
０の表面に、ＬＯＣＯＳ（LOCal Oxidation of Silico
n）法により、膜厚２００ｎｍのシリコン酸化膜より成
る素子分離膜１２を形成する。この素子分離膜１２によ
り、活性領域１４が画定される（図２（ａ）参照）。
【００２６】次に、ＣＶＤ（Chemical Vapor Depositio
n、化学気相堆積）法により、活性領域１４に、ＳｉＧ
ｅ層１５を選択的に成長する（図２（ｂ）参照）。
n、化学気相堆積）法により、活性領域１４に、ＳｉＧ
ｅ層１５を選択的に成長する（図２（ｂ）参照）。
【００２７】次に、イオン注入法により、ＳｉＧｅ層１
５に窒素イオンを注入する。注入する窒素イオンの濃度
は例えば１０15ｃｍ-2以上とし、注入エネルギーは例え
ば１５ｋｅＶとすることができる（図２（ｃ）参照）。
５に窒素イオンを注入する。注入する窒素イオンの濃度
は例えば１０15ｃｍ-2以上とし、注入エネルギーは例え
ば１５ｋｅＶとすることができる（図２（ｃ）参照）。
【００２８】次に、窒素が導入されたＳｉＧｅ層１５の
結晶性を回復すべく、例えば８５０℃、６０分の熱処理
を行う。これにより、窒素を含むＳｉＧｅより成り、結
晶性の良好な半導体層１６が形成される。
結晶性を回復すべく、例えば８５０℃、６０分の熱処理
を行う。これにより、窒素を含むＳｉＧｅより成り、結
晶性の良好な半導体層１６が形成される。
【００２９】次に、全面に、ＣＶＤ法により、膜厚４ｎ
ｍのシリコン酸化膜より成るゲート絶縁膜１８を形成す
る。次に、全面に、膜厚２００ｎｍのポリシリコン層を
形成する。次に、ポリシリコン層をパターニングするこ
とにより、ポリシリコン層より成るゲート電極２０を形
成する（図３（ａ）参照）。
ｍのシリコン酸化膜より成るゲート絶縁膜１８を形成す
る。次に、全面に、膜厚２００ｎｍのポリシリコン層を
形成する。次に、ポリシリコン層をパターニングするこ
とにより、ポリシリコン層より成るゲート電極２０を形
成する（図３（ａ）参照）。
【００３０】次に、ゲート電極２０に自己整合で半導体
層１６にＢ（ボロン）を導入し、ソース／ドレイン拡散
層２２を形成する（図３（ｂ）参照）。次に、ＲＴＡ
（Rapid Thermal Anneal）法により、例えば８００℃以
上、１分の熱処理を行い、ソース／ドレイン拡散層３０
に導入された不純物を活性化する。こうして、ｐ形のＭ
ＯＳＦＥＴを有する本実施形態による半導体装置が製造
される（図３（ｃ）参照）。
層１６にＢ（ボロン）を導入し、ソース／ドレイン拡散
層２２を形成する（図３（ｂ）参照）。次に、ＲＴＡ
（Rapid Thermal Anneal）法により、例えば８００℃以
上、１分の熱処理を行い、ソース／ドレイン拡散層３０
に導入された不純物を活性化する。こうして、ｐ形のＭ
ＯＳＦＥＴを有する本実施形態による半導体装置が製造
される（図３（ｃ）参照）。
【００３１】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図４乃至図６を用い
て説明する。図４は、本実施形態による半導体装置を示
す断面図である。図５及び図６は、本実施形態による半
導体装置の製造方法を示す工程断面図である。図１乃至
図３に示す第１実施形態による半導体装置及びその製造
方法と同一の構成要素には、同一の符号を付して説明を
省略または簡潔にする。
よる半導体装置及びその製造方法を図４乃至図６を用い
て説明する。図４は、本実施形態による半導体装置を示
す断面図である。図５及び図６は、本実施形態による半
導体装置の製造方法を示す工程断面図である。図１乃至
図３に示す第１実施形態による半導体装置及びその製造
方法と同一の構成要素には、同一の符号を付して説明を
省略または簡潔にする。
【００３２】（半導体装置）本実施形態による半導体装
置は、窒素を含むＳｉＧｅより成る半導体層が、シリコ
ン基板１０中に形成されていることに主な特徴がある。
置は、窒素を含むＳｉＧｅより成る半導体層が、シリコ
ン基板１０中に形成されていることに主な特徴がある。
【００３３】図４に示すように、シリコン基板１０の素
子領域１４には、シリコン基板１０の表面から例えば１
００ｎｍの深さまでの窒素を含むＳｉＧｅより成る半導
体層２６が形成されている。半導体層２６上には、第１
実施形態と同様のゲート絶縁膜１８が形成されており、
ゲート絶縁膜１８上には、第１実施形態と同様のゲート
電極２０が形成されている。
子領域１４には、シリコン基板１０の表面から例えば１
００ｎｍの深さまでの窒素を含むＳｉＧｅより成る半導
体層２６が形成されている。半導体層２６上には、第１
実施形態と同様のゲート絶縁膜１８が形成されており、
ゲート絶縁膜１８上には、第１実施形態と同様のゲート
電極２０が形成されている。
【００３４】ゲート電極２０の両側の半導体層２６に
は、ゲート電極２０に自己整合でソース／ドレイン拡散
層３０が形成されている。ゲート電極２０の下方の半導
体層２６は、チャネル３２となる。
は、ゲート電極２０に自己整合でソース／ドレイン拡散
層３０が形成されている。ゲート電極２０の下方の半導
体層２６は、チャネル３２となる。
【００３５】本実施形態による半導体装置は、窒素が導
入されたＳｉＧｅより成る半導体層２６がシリコン基板
１０中に形成されていることに主な特徴がある。このよ
うに窒素が導入されたＳｉＧｅより成る半導体層２６が
シリコン基板１０中に形成されている場合であっても、
第１実施形態と同様に良好な電気的特性を有する半導体
装置を提供することができる。
入されたＳｉＧｅより成る半導体層２６がシリコン基板
１０中に形成されていることに主な特徴がある。このよ
うに窒素が導入されたＳｉＧｅより成る半導体層２６が
シリコン基板１０中に形成されている場合であっても、
第１実施形態と同様に良好な電気的特性を有する半導体
装置を提供することができる。
【００３６】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図５及び図６を用いて
説明する。
態による半導体装置の製造方法を図５及び図６を用いて
説明する。
【００３７】図５に示すように、まず、シリコン基板１
０の表面に、第１実施形態と同様にして素子分離膜１２
を形成し、素子分離膜１２により活性領域１４を画定す
る（図５（ａ）参照）。
０の表面に、第１実施形態と同様にして素子分離膜１２
を形成し、素子分離膜１２により活性領域１４を画定す
る（図５（ａ）参照）。
【００３８】次に、イオン注入法により、活性領域１４
に、Ｇｅイオンを注入する。注入するＧｅイオンの濃度
は例えば１０16ｃｍ-2以上とし、注入エネルギーは例え
ば５０ｋｅＶとすることができる。こうして活性領域１
４に、ＳｉＧｅ層２５が形成される（図５（ｂ）参
照）。
に、Ｇｅイオンを注入する。注入するＧｅイオンの濃度
は例えば１０16ｃｍ-2以上とし、注入エネルギーは例え
ば５０ｋｅＶとすることができる。こうして活性領域１
４に、ＳｉＧｅ層２５が形成される（図５（ｂ）参
照）。
【００３９】次に、イオン注入法により、ＳｉＧｅ層２
５に窒素イオンを注入する。注入する窒素イオンの濃度
は例えば１０15ｃｍ-2以上とし、注入エネルギーは例え
ば１５ｋｅＶとすることができる。
５に窒素イオンを注入する。注入する窒素イオンの濃度
は例えば１０15ｃｍ-2以上とし、注入エネルギーは例え
ば１５ｋｅＶとすることができる。
【００４０】次に、窒素が導入されたＳｉＧｅ層の結晶
性を回復すべく、例えば８５０℃、６０分の熱処理を行
う。こうして、窒素を含むＳｉＧｅより成り、結晶性の
良好な半導体層２６が形成される（図５（ｃ）参照）。
性を回復すべく、例えば８５０℃、６０分の熱処理を行
う。こうして、窒素を含むＳｉＧｅより成り、結晶性の
良好な半導体層２６が形成される（図５（ｃ）参照）。
【００４１】次に、第１実施形態と同様にして、シリコ
ン酸化膜より成るゲート絶縁膜１８、ポリシリコン層よ
り成るゲート電極２０を形成する（図６（ａ）参照）。
ン酸化膜より成るゲート絶縁膜１８、ポリシリコン層よ
り成るゲート電極２０を形成する（図６（ａ）参照）。
【００４２】次に、ゲート電極２０に自己整合で半導体
層２６にＢ（ボロン）を導入し、ソース／ドレイン拡散
層３０を形成する。次に、第１実施形態と同様にして、
熱処理を行い、ソース／ドレイン拡散層３０に導入され
た不純物を活性化する。ゲート電極２０の下方の半導体
層２６は、チャネル３２となる（図６（ｂ）参照）。こ
うして、ｐ形のＭＯＳＦＥＴを有する本実施形態による
半導体装置が製造される（図６（ｃ）参照）。
層２６にＢ（ボロン）を導入し、ソース／ドレイン拡散
層３０を形成する。次に、第１実施形態と同様にして、
熱処理を行い、ソース／ドレイン拡散層３０に導入され
た不純物を活性化する。ゲート電極２０の下方の半導体
層２６は、チャネル３２となる（図６（ｂ）参照）。こ
うして、ｐ形のＭＯＳＦＥＴを有する本実施形態による
半導体装置が製造される（図６（ｃ）参照）。
【００４３】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法を図７乃至図９を用い
て説明する。図７は、本実施形態による半導体装置を示
す断面図である。図８及び図９は、本実施形態による半
導体装置の製造方法を示す工程断面図である。図１乃至
図６に示す第１又は第２実施形態による半導体装置及び
その製造方法と同一の構成要素には、同一の符号を付し
て説明を省略または簡潔にする。
よる半導体装置及びその製造方法を図７乃至図９を用い
て説明する。図７は、本実施形態による半導体装置を示
す断面図である。図８及び図９は、本実施形態による半
導体装置の製造方法を示す工程断面図である。図１乃至
図６に示す第１又は第２実施形態による半導体装置及び
その製造方法と同一の構成要素には、同一の符号を付し
て説明を省略または簡潔にする。
【００４４】（半導体装置）図７に示すように、シリコ
ン基板１０の素子領域１４には、第１実施形態と同様の
ゲート絶縁膜１８が形成されている。ゲート絶縁膜１８
上には、窒素が導入されたＳｉＧｅより成るゲート電極
３４が形成されている。ゲート電極３４の両側のシリコ
ン基板１０には、ゲート電極３４に自己整合でソース／
ドレイン拡散層３０が形成されている。
ン基板１０の素子領域１４には、第１実施形態と同様の
ゲート絶縁膜１８が形成されている。ゲート絶縁膜１８
上には、窒素が導入されたＳｉＧｅより成るゲート電極
３４が形成されている。ゲート電極３４の両側のシリコ
ン基板１０には、ゲート電極３４に自己整合でソース／
ドレイン拡散層３０が形成されている。
【００４５】本実施形態による半導体装置は、窒素が導
入されたＳｉＧｅがゲート電極３４に用いられているこ
とに主な特徴がある。本実施形態によれば、窒素が導入
されたＳｉＧｅがゲート電極３４に用いられているの
で、バンドギャップが小さくなり、仕事関数が変化し、
ＭＯＳＦＥＴのしきい値電圧を良好な値にすることがで
きる。また、ＳｉＧｅ系の材料がゲート電極３４に用い
られているので、ゲート電極３４中の不純物の活性化率
を向上することができ、また、不純物がチャネルに突き
抜けるのを抑制することができる。
入されたＳｉＧｅがゲート電極３４に用いられているこ
とに主な特徴がある。本実施形態によれば、窒素が導入
されたＳｉＧｅがゲート電極３４に用いられているの
で、バンドギャップが小さくなり、仕事関数が変化し、
ＭＯＳＦＥＴのしきい値電圧を良好な値にすることがで
きる。また、ＳｉＧｅ系の材料がゲート電極３４に用い
られているので、ゲート電極３４中の不純物の活性化率
を向上することができ、また、不純物がチャネルに突き
抜けるのを抑制することができる。
【００４６】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図８及び図９を用いて
説明する。
態による半導体装置の製造方法を図８及び図９を用いて
説明する。
【００４７】図８に示すように、まず、第１実施形態と
同様にして、シリコン基板１０の表面に素子分離膜１２
を形成し、素子分離膜１２により活性領域１４を画定す
る（図８（ａ）参照）。
同様にして、シリコン基板１０の表面に素子分離膜１２
を形成し、素子分離膜１２により活性領域１４を画定す
る（図８（ａ）参照）。
【００４８】次に、熱酸化法により、シリコン基板１０
上に、膜厚４ｎｍのシリコン酸化膜より成るゲート絶縁
膜１８を形成する（図８（ｂ）参照）。
上に、膜厚４ｎｍのシリコン酸化膜より成るゲート絶縁
膜１８を形成する（図８（ｂ）参照）。
【００４９】次に、ＣＶＤ法により、全面に、ポリＳｉ
Ｇｅ層３３を形成する（図８（ｃ）参照）。
Ｇｅ層３３を形成する（図８（ｃ）参照）。
【００５０】次に、イオン注入法により、ポリＳｉＧｅ
層３３に窒素イオンを注入する。注入する窒素イオンの
濃度は例えば１０15ｃｍ-2以上とし、注入エネルギーは
例えば３０ｋｅＶとすることができる（図９（ａ）参
照）。
層３３に窒素イオンを注入する。注入する窒素イオンの
濃度は例えば１０15ｃｍ-2以上とし、注入エネルギーは
例えば３０ｋｅＶとすることができる（図９（ａ）参
照）。
【００５１】次に、窒素が導入されたポリＳｉＧｅ層３
３をパターニングすることにより、ポリＳｉＧｅ層より
成るゲート電極３４を形成する（図９（ｂ）参照）。
３をパターニングすることにより、ポリＳｉＧｅ層より
成るゲート電極３４を形成する（図９（ｂ）参照）。
【００５２】次に、ゲート電極３４に自己整合で素子領
域１４にＢ（ボロン）を導入し、ソース／ドレイン拡散
層３０を形成する。次に、ＲＴＡ法により、例えば１０
００℃、１０秒の熱処理を行い、ソース／ドレイン拡散
層３０中の不純物とゲート電極３４中の不純物を活性化
する（図９（ｃ）参照）。こうして、ｐ形のＭＯＳＦＥ
Ｔを有する本実施形態による半導体装置が製造される。
域１４にＢ（ボロン）を導入し、ソース／ドレイン拡散
層３０を形成する。次に、ＲＴＡ法により、例えば１０
００℃、１０秒の熱処理を行い、ソース／ドレイン拡散
層３０中の不純物とゲート電極３４中の不純物を活性化
する（図９（ｃ）参照）。こうして、ｐ形のＭＯＳＦＥ
Ｔを有する本実施形態による半導体装置が製造される。
【００５３】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００５４】例えば、第１及び第２実施形態では、ＣＶ
Ｄ法によりシリコン酸化膜より成るゲート絶縁膜１８を
形成したが、ゲート絶縁膜１８の形成方法はこれに限定
されるものではなく、例えば、ＣＶＤ法によりシリコン
膜を形成した後に、このシリコン膜を酸化することによ
りゲート絶縁膜１８を形成してもよい。
Ｄ法によりシリコン酸化膜より成るゲート絶縁膜１８を
形成したが、ゲート絶縁膜１８の形成方法はこれに限定
されるものではなく、例えば、ＣＶＤ法によりシリコン
膜を形成した後に、このシリコン膜を酸化することによ
りゲート絶縁膜１８を形成してもよい。
【００５５】また、第１及び第２実施形態では、ゲート
電極にポリシリコンを用いたが、ゲート電極にＮが導入
されたＳｉＧｅを用いてもよい。Ｎが導入されたＳｉＧ
ｅより成るゲート電極は、第３実施形態と同様にして形
成することができる。
電極にポリシリコンを用いたが、ゲート電極にＮが導入
されたＳｉＧｅを用いてもよい。Ｎが導入されたＳｉＧ
ｅより成るゲート電極は、第３実施形態と同様にして形
成することができる。
【００５６】また、第１乃至第３実施形態では、ＭＯＳ
ＦＥＴを例に説明したが、ＭＯＳＦＥＴのみならず、Ｓ
ｉＧｅ系の材料を用いた半導体装置であればあらゆる半
導体装置に適用することができる。
ＦＥＴを例に説明したが、ＭＯＳＦＥＴのみならず、Ｓ
ｉＧｅ系の材料を用いた半導体装置であればあらゆる半
導体装置に適用することができる。
【００５７】また、第１乃至第３実施形態では、ｐ形の
ＭＯＳＦＥＴを例に説明したが、ｐ形のＭＯＳＦＥＴを
形成する場合のみならず、ｎ形のＭＯＳＦＥＴを形成す
る場合にも適用することができる。
ＭＯＳＦＥＴを例に説明したが、ｐ形のＭＯＳＦＥＴを
形成する場合のみならず、ｎ形のＭＯＳＦＥＴを形成す
る場合にも適用することができる。
【００５８】また、第１乃至第３実施形態では、通常の
シリコン基板にＭＯＳＦＥＴを形成する場合を例に説明
したが、ＳＯＩ（Silicon On Insulator）基板等にＭ
ＯＳＦＥＴを形成する場合にも適用することができる。
シリコン基板にＭＯＳＦＥＴを形成する場合を例に説明
したが、ＳＯＩ（Silicon On Insulator）基板等にＭ
ＯＳＦＥＴを形成する場合にも適用することができる。
【００５９】
【発明の効果】以上の通り、本発明によれば、ＳｉＧｅ
に窒素を導入するので、汚染物質となる炭素を用いるこ
となくＳｉＧｅの歪みを抑制することができ、良好な電
気的特性を有する半導体装置を提供することができる。
に窒素を導入するので、汚染物質となる炭素を用いるこ
となくＳｉＧｅの歪みを抑制することができ、良好な電
気的特性を有する半導体装置を提供することができる。
【００６０】また、本発明によれば、窒素が導入された
ＳｉＧｅがゲート電極に用いられているので、バンドギ
ャップが小さくなり、仕事関数が変化し、ＭＯＳＦＥＴ
のしきい値電圧を良好な値にすることができる。また、
ＳｉＧｅ系の材料がゲート電極に用いられているので、
ゲート電極中の不純物の活性化率を向上することがで
き、また、不純物がチャネルに突き抜けるのを抑制する
ことができる。
ＳｉＧｅがゲート電極に用いられているので、バンドギ
ャップが小さくなり、仕事関数が変化し、ＭＯＳＦＥＴ
のしきい値電圧を良好な値にすることができる。また、
ＳｉＧｅ系の材料がゲート電極に用いられているので、
ゲート電極中の不純物の活性化率を向上することがで
き、また、不純物がチャネルに突き抜けるのを抑制する
ことができる。
【図１】本発明の第１実施形態による半導体装置を示す
断面図である。
断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図４】本発明の第２実施形態による半導体装置を示す
断面図である。
断面図である。
【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図７】本発明の第３実施形態による半導体装置を示す
断面図である。
断面図である。
【図８】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図９】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
１０…シリコン基板 １２…素子分離膜 １４…活性領域 １５…ＳｉＧｅ層 １６…半導体層 １８…ゲート絶縁膜 ２０…ゲート電極 ２２…ソース／ドレイン拡散層 ２４…チャネル ２６…半導体層 ３０…ソース／ドレイン拡散層 ３２…チャネル ３３…ポリＳｉＧｅ層 ３４…ゲート電極
Claims (10)
- 【請求項１】 シリコン基板上に形成された、窒素を含
むＳｉＧｅより成る半導体層と、 前記半導体層上に、ゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ゲート電極の両側の前記半導体層に形成されたソー
ス／ドレイン拡散層とを有することを特徴とする半導体
装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記ゲート電極は、窒素を含むＳｉＧｅより成ることを
特徴とする半導体装置。 - 【請求項３】 シリコン基板上にゲート絶縁膜を介して
形成された、窒素を含むＳｉＧｅより成るゲート電極
と、 前記ゲート電極の両側の前記シリコン基板に形成された
ソース／ドレイン拡散層とを有することを特徴とする半
導体装置。 - 【請求項４】 シリコン基板表面に、窒素を含むＳｉＧ
ｅより成る半導体層を形成する工程と、 前記半導体層上に、ゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極に自己整合で、前記半導体層にソース／
ドレイン拡散層を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記半導体層を形成する工程は、前記シリコン基板上に
ＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層に窒素を
導入する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記半導体層を形成する工程は、前記シリコン基板に、
Ｇｅを導入する工程と窒素を導入する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項４乃至６のいずれか１項に記載の
半導体装置の製造方法において、 前記半導体層を形成する工程では、窒素をイオン注入法
により導入することを特徴とする半導体装置の製造方
法。 - 【請求項８】 シリコン基板上にゲート絶縁膜を介し
て、窒素を含むＳｉＧｅより成るゲート電極を形成する
工程と、 前記ゲート電極に自己整合で前記シリコン基板にソース
／ドレイン拡散層を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記ゲート電極を形成する工程は、前記シリコン基板上
に前記ゲート絶縁膜を介してＳｉＧｅ層を形成する工程
と、前記ＳｉＧｅ層に窒素を導入する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８又は９記載の半導体装置の製
造方法において、 前記ゲート電極を形成する工程では、窒素をイオン注入
法により導入することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083244A JP2000277730A (ja) | 1999-03-26 | 1999-03-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083244A JP2000277730A (ja) | 1999-03-26 | 1999-03-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000277730A true JP2000277730A (ja) | 2000-10-06 |
Family
ID=13796929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11083244A Withdrawn JP2000277730A (ja) | 1999-03-26 | 1999-03-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000277730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
| JP2009182264A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN103632977A (zh) * | 2012-08-29 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及形成方法 |
-
1999
- 1999-03-26 JP JP11083244A patent/JP2000277730A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
| JP2009182264A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN103632977A (zh) * | 2012-08-29 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |