JP5763629B2 - パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られるデバイス - Google Patents

パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られるデバイス Download PDF

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Description

関連出願の相互参照
本出願は、２００９年６月２６日出願の米国仮特許出願第６１／２２０，９８０号の優先権を主張し、その全開示を本明細書に参照により組み入れる。本出願は、２０１０年２月２４日出願の米国特許出願第１２／７１２，０９７号「高アスペクト比プローブの製造方法ならびに高アスペクト比ナノピラーおよびマイクロピラーの変形方法」および２０１０年２月２４日出願の米国特許出願第１２／７１１，９９２号「高アスペクト比マイクロピラーおよびナノピラーの製造方法」にも関連し得、同様にそれらの全開示を本明細書に参照により組み入れる。
政府補助金の説明
米国政府は、米国国防高等研究計画局により交付された補助金第ＨＲ００１１−０１−１−００５４号および米国国立科学財団により交付された補助金第ＤＭＲ０５２０５６５号に基づき、本発明において特定の権利を有する。
技術分野
本開示はシリコンナノワイヤーに関する。またとくに、パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られるデバイスに関する。
シリコンにおいて調節可能な側壁を有する高アスペクト比構造を画定することは、太陽電池、マイクロ電子デバイス、および化学分析についてナノメートルおよびマイクロメートルスケールの両方においてますます重要になってきている。高アスペクト比マイクロメートルピラーは太陽電池研究に用いられ、ナノメートルスケールの高アスペクト比ピラーは、ナノスケールピラーの応力力学、シリコン系レーザー、およびｆｉｎＦＥＴのようなナノスケール電子デバイスの理論における基礎研究を可能にする。現在、自己集合またはボトムアップ処理に依存するさまざまなナノ製造技術が存在する。ナノ製造において再現性を可能にするトップダウン処理もいくつか見られる。
さらなる用途としては、高表面積化学センサー、機械的振動子およびピエゾ抵抗センサーがある。５０〜１００ｎｍの直径を有する高アスペクト比ピラーはコア−シェル型プラズモン共振器に有用であることを示すことができ、１０ｎｍ未満の直径を有するピラーは有望な発光特性を示した。
第１態様によると、１つ以上のナノスケールピラーを備えるステップ、該１つ以上のナノスケールピラーを絶縁体で覆うステップ、第１導体層を該絶縁体上に配置するステップ、該第１導体層の一部を誘電体で覆うステップ、該第１導体層および該絶縁体の端部を除去し、これにより該１つ以上のナノスケールピラーの一部を電気的にアクセス可能にするステップ、ならびに第２導体層を該誘電体上に配置し、該第２導体層を該１つ以上のナノスケールピラーの該電気的にアクセス可能な部分に接触させるステップを含む、電子構造体の製造方法を提供する。
第２態様によると、１つ以上のナノスケールピラーを備えるステップ、該１つ以上のナノスケールピラーを絶縁体で覆うステップ、該絶縁体を誘電体で覆うステップ、該絶縁体の端部を除去し、これにより該１つ以上のナノスケールピラーの一部を電気的にアクセス可能にするステップ、ならびに導体層を該誘電体上に配置し、該導体層を該１つ以上のナノスケールピラーの該電気的にアクセス可能な部分に接触させるステップを含む、電子構造体の製造方法を提供する。
第３態様によると、１つ以上のナノスケールピラーを備えるステップ、該１つ以上のナノスケールピラーを絶縁体で覆うステップ、該ナノスケールピラーに接触する該絶縁体部分を除去するステップ、残りの絶縁体部分および該ナノスケールピラーの露出部分を第１導体層で覆うステップ、該導体層を誘電体で覆うステップ、該第１導体層の端部を除去し、これにより該１つ以上のナノスケールピラーの一部を電気的にアクセス可能にするステップ、ならびに第２導体層を該誘電体上に配置し、該第２導体層を該１つ以上のナノスケールピラーの該電気的にアクセス可能な部分に接触させるステップを含む、電子構造体の製造方法を提供する。
第４態様によると、平面に実質的に垂直な複数の絶縁体で覆われた半導体ナノスケールピラー構造、および該絶縁体で覆われた半導体ナノスケールピラー構造上を覆った導体層を備える、電子構造体を提供する。
第５態様によると、絶縁体で覆われた半導体基板、平面に実質的に垂直な、該基板上の複数のナノスケールピラー構造、および該絶縁体および該ナノスケールピラー構造を覆う導体層を備える電子構造体において、該導体層がその端部を欠き、該ナノスケールピラー構造の端部が電気的にアクセス可能である、電子構造体を提供する。
本明細書に組み入れられ、その一部を構成する添付の図面は、本開示の１つ以上の実施形態を示し、例示実施形態の説明とともに、本開示の原理および実施について説明する役割を果たす。
図１Ａ〜１Ｆは、本開示の実施形態によるナノスケールピラー上のゲートの製造工程を示す。とくに：図１Ａは、典型的なナノスケールピラー基板を示す。図１Ｂは、絶縁体でパッシベートされた典型的なナノスケールピラーを示す。図１Ｃは、第１導体で覆われた、絶縁体でパッシベートされた典型的なナノスケールピラーを示す。図１Ｄは、第１導体で覆われた、絶縁体でパッシベートされた典型的なナノスケールピラーであって、該第１導体が誘電体で覆われている、ピラーを示す。図１Ｅは、第１導体で覆われた、絶縁体でパッシベートされた典型的なナノスケールピラーであって、該第１導体が誘電体で覆われ、該誘電体の上の露出した該第１導体の端部が除去されている、ピラーを示す。図１Ｆは、第１導体で覆われた、絶縁体でパッシベートされた典型的なナノスケールピラーであって、該第１導体が誘電体で覆われ、該誘電体の上で露出した該第１導体の端部が除去され、該ナノスケールピラーおよび導体の該露出端部が第２導体で覆われている、ピラーを示す。 図２Ａ〜２Ｅは、本開示のさらなる実施形態によるナノスケールピラー上の金属接点の製造工程を示す。とくに：図２Ａは、典型的なナノスケールピラー基板を示す。図２Ｂは、絶縁体でパッシベートされた典型的なナノスケールピラーを示す。図２Ｃは、誘電体で覆われた、絶縁体でパッシベートされた典型的なナノスケールピラーを示す。図２Ｄは、誘電体で覆われた、絶縁体でパッシベートされた典型的なナノスケールピラーであって、該ナノスケールピラーの端部が該誘電体の上で該絶縁体の除去部分から突出する、ピラーを示す。図２Ｅは、絶縁体でパッシベートされた典型的なナノスケールピラーであって、該絶縁体が誘電体で覆われ、該絶縁体および該ナノスケールピラーの端部の露出部分が導体で覆われている、ピラーを示す。 図３Ａ〜３Ｆは、本開示のさらなる実施形態による金属−半導体（ＭＥＳ）ナノスケールピラー上のゲートの製造工程を示す。とくに：図３Ａは、典型的なナノスケールピラー基板を示す。図３Ｂは、絶縁体でパッシベートされた典型的なナノスケールピラーを示す。図３Ｃは、絶縁体でパッシベートされた典型的なナノスケールピラーであって、該ナノスケールピラーおよび該絶縁体の一部が第１導体層で覆われている、ピラーを示す。図３Ｄは、絶縁体でパッシベートされた典型的なナノスケールピラーであって、前記第１導体層が誘電体で覆われている、ピラーを示す。図３Ｅは、絶縁体でパッシベートされた典型的なナノスケールピラーであって、前記誘電体から突出する前記第１導体層の一部が除去されている、ピラーを示す。図３Ｆは、絶縁体でパッシベートされた典型的なナノスケールピラーであって、第２導体層が該ナノスケールピラーの突出部分および該誘電体上を覆っている、ピラーを示す。
以下では、本開示の各種実施形態によるパッシベートされたナノスケール電子部品の製造方法について記載する。ナノスケールサイズのピラーは、限定ではなく例として、標準的なフォトリソグラフィーまたは電子ビームリソグラフィー技術、アレイのマスクを製造するための自己集合、触媒をパターニングするためのリソグラフィーの使用およびエッチングの代わりに気体−液体−固体（ＶＬＳ）成長のようなボトムアップ技術を行うことにより製造することができる。「ナノスケール」の語は本明細書において幅１ｎｍ〜５００ｎｍのいずれかの構造であると定義する。「ピラー」の語は、高さが幅よりかなり大きい、例えば幅より５〜１０倍大きい、実質的に縦型のシャフトと定義する。
フォトリソグラフィーは、基板の膜またはバルクの一部を選択的に除去する微小製造に用いられるプロセスである。これは光を用い、幾何学的パターンをフォトマスクから基板上のフォトレジストと呼ばれる感光性化学物質に転写する。同様に、電子ビームリソグラフィーは、電子のビームを走査して電子ビームレジストにパターン形状を転写するプロセスである。この後、写真の暗室処理と同様のプロセスにおいて一連の化学的処理を行う。フォトまたは電子ビームレジストは直接マスクとして用いることができ、または直接マスキングする場合と比較してより良好な弾性を有することができるより硬いマスクをパターニングするために用いることができる。例示実施形態によると、本出願人らは電子ビームレジストを用いてパターニングされた酸化アルミニウム（アルミナ）マスクを製造した後、電子ビームレジストを除去し、エッチング中にパターニングされたアルミナを用いた。リソグラフィーおよび高度異方性エッチングは、シリコンにおける３０〜５０ｎｍのナノ構造の４０：１を超えるアスペクト比でのルーチン製造を可能にする。こうした構造はその後の熱酸化により直径をさらに小さくすることができるが、酸化プロセスは自己終結するように設計することができ、幅１０ｎｍ未満のナノスケールピラーを画定することができ、幅広い加工寛容度を可能にする。さらに、酸化プロセスの調節は、歪みシリコンチャネルを生成することができる。また、ナノスケールピラーは、まずナノスケールピラーを所要長さより実質的に長く製造し、次に正確に調節された保護スペーサー層を配置し、その後ナノスケールピラーの突出部分を切断または研磨し、厳密に調節されたゲート長さを得ることにより、ゲート長さを厳密に調節して製造することができる。保護スペーサー層の厚さの調節は、リソグラフィー機構のナノスケールレベルでの画定と比較してより高度な精度で達成することができる。本出願人らは透過型および走査型電子顕微鏡法を用い、ナノスケールピラーを観察した。
図１Ａ〜１Ｆは、本開示によるパッシベートされたナノスケール電子部品の各種製造工程を示す。当業者であれば、こうした工程の数はほんの例示であり、プロセスは各種実施形態に応じてより多いまたはより少ない工程で行うことができることを理解するだろう。簡潔さのため、本開示を通して、「ピラー」の語はナノスケールピラーを表すことを意図する。
図１Ａは、実質的に垂直なナノスケールピラー（２０）を備えるパターニングされた、またはエッチングされた基板（１０）の断面図である。限定ではなく例として、基板（１０）およびピラー（２０）はシリコン（Ｓｉ）でできている。この実施形態の代替として、垂直ナノスケールピラーをバルクシリコン構造の代わりにシリコンオンインシュレーター（ＳＯＩ）上に製造することができる。
図１Ｂは、基板（１０）およびピラー（２０）が絶縁体または酸化物層（３０）、例えば、二酸化ケイ素（ＳｉＯ２）または他の誘電体により覆われている、さらなる断面図である。代替実施形態として、基板と直接接触する絶縁体の代わりに導体を用い、ＭＥＳ電界効果トランジスタ（ＭＥＳＦＥＴ）に有用な金属−半導体（ＭＥＳ）構造を生成することができる。酸化プロセスは、垂直ナノスケールピラー構造が横および縦方向での著しい体積膨張をさらに可能にする場合、ナノスケールピラー内の体積膨張を導入する。酸化物に埋め込まれたシリコンを非常に高い歪み（例えば、２．５〜３．０％）にさらすことは、例えば光電子スイッチングに用いることができる、このデバイスの効率的に発光する能力を向上させる。
図１Ｃは、基板（１０）およびピラー（２０）上の酸化物層（３０）が第１導体材料（４０）、例えば金（Ａｕ）または銀（Ａｇ）の層により覆われている、さらなる断面図である。本開示の実施形態によると、第１導体材料はピラー（２０）の外周および端部上に静電ゲートを導入し、導電性を調節することができ、垂直導体層（４０）−酸化物（３０）−半導体（２０）（ＭＯＳ）構造を画定する。こうした実施形態は、第１導体層（４０）はシリコンナノスケールピラー（２０）を囲むようにすべての面上に配置することができ、これによりチャネルの静電制御を可能にするので、非常に低いスレッショルド電圧（例えば、約０．５Ｖ）および低いサブスレッショルド勾配（例えば、６０ｍＶ／ｄｅｃａｄｅ未満）での高いオン／オフ比を特徴とする。半導体製造の当業者であれば、超高密度のデバイスの導電チャネルの一部としてピラー（２０）内に集積する機会はナノメートル幅であることを認識するだろう。
図１Ｄは、ピラー（２０）の垂直部分上の酸化物層（３０）上の第１導体層（４０）の一部が誘電体材料（５０）、例えばフォトレジスト、ベンゾシクロブテン（ＢＣＢ）、またはポリメチルメタクリレート（ＰＭＭＡ）の層により覆われている、さらなる断面図である。誘電体材料（５０）は第１導体層（４０）および酸化物層（３０）の被覆部分を保護し、次の工程における第１導体層（４０）および酸化物層（３０）の選択的除去を可能にする。
図１Ｅは、図１Ｄからの酸化物（３１）および第１導体層（５１）の非保護部分がナノスケールピラー（２０）の端部から例えばエッチングまたは化学機械研磨（ＣＭＰ）のようなプロセスにより除去されている、さらなる断面図である。ナノスケールピラー（２０）の下部上の第１導体層（４０）および酸化物層（３０）ならびに基板上の一部は除去されないが、これは誘電体層（５０）がバッファの役割を果たし、こうした部分を除去されないように保護するためである。除去後、シリコンナノスケールピラー（２０）の突出部分（２２）および酸化物層の突出部分（３２）が露出し、第１導体層（４３）の露出部分が誘電体層で覆われ、例えばＦＥＴのソースまたはドレインを形成する、次の工程におけるさらなる製造を可能にする。
図１Ｆは、第２導体層（６０）が誘電体（５０）、酸化物（３２）の端部およびナノスケールピラー（２２）の端部に接触するように覆っている、さらなる断面図である。第２導体層（６０）は第１導体層（４０）に接触せず、背面接点（７０）は基板（１０）上、絶縁体（３０）の面の反対側に存在する。
図１Ｄにおいてゲート材料を作製するために用いられる第１導体材料は、そのプラズモン共鳴がシリコンナノスケールピラーのバンドギャップエネルギーと一致し、ゲート材料が光電子トランジスタとして発光することを可能にするように選択することができる。本出願人らは、バンド構造のブルーシフトが２ｅＶまたは６００〜７００ｎｍ波長でシリコン量子細線のバンドギャップを配置し、限定ではなく例として、金または銀がプラズモン共鳴材料として適合することを観察した。
本開示における各種実施形態によると、酸化プロセスの歪みはナノスケールピラーのシリコンのバンド構造を変えることができ、その発光特性をさらに向上させ、光電子スイッチングのための効率的な発光体を生成する。
本開示における各種実施形態によると、垂直構造のトランジスタは、これらに限定されないが、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属−半導体ＦＥＴ（ＭＥＳＦＥＴ）、接合ゲートＦＥＴ（ＪＦＥＴ）、または誘電体を除去してゲートを露出し、センサーの機能を果たすことによる、さまざまな縦型電界効果トランジスタ（ＦＥＴ）とすることができる。図１Ｆを参照すると、基板（１０）および第２導体層（６０）はＭＯＳＦＥＴのソースおよびドレイン（またはその逆）を表し、酸化層の一部（３２）はＭＯＳＦＥＴのゲートを表す。
ナノスケールピラーとの導電接点を形成する代替実施形態を提供することができる。こうした実施形態は一連の図２Ａ〜２Ｅに示す工程である。こうした実施形態によると、誘電体材料（例えばフォトレジスト）の層（２５０）は酸化物層（２３０）の配置直後に配置し、ナノスケールピラー（２２２）の上部を露出する手段（例えば、エッチングまたは化学機械研磨（ＣＭＰ））を行った後、導電接点（２６０）をナノスケールピラー（２２２）の上に備える。
図２Ａ〜２Ｂは、基板（２１０）上のナノスケールピラーの断面図であり、この実施形態の図１Ａ〜１Ｂに開示するように、ナノスケールピラー（２２０）は絶縁体（２３０）により覆われている。
図２Ｃは、ナノスケールピラー（２２０）が絶縁体（２３５）の平面部上の誘電体層（２５０）で覆われている、さらなる断面図であり、ナノスケールピラー（２２０）上を覆った絶縁体（２３１）の端部が誘電体層（２５０）から突出している。
図２Ｄは、図２Ｃからの絶縁体（２３１）の非保護部分がナノスケールピラー（２２０）の端部から除去されている、さらなる断面図である。除去後、ナノスケールピラー（２２０）の突出部分（２２２）および絶縁体（２３０）の突出部分（２３２）が露出し、例えば金属接点を形成する、次の工程におけるさらなる製造を可能にする。
図２Ｅは、導体層（２６０）が誘電体（２５０）、絶縁体（２３２）の端部およびナノスケールピラー（２２２）の端部に接触するように覆っている、さらなる断面図である。背面接点（２７０）は基板（２１０）の背面上、絶縁体（２３０）から反対の面に存在する。最適構成では、絶縁体（３０）材料の密度を高め、ゲートキャパシタンスを最小限にすることができる。
図３Ａ〜３Ｂは、基板（３１０）上のナノスケールピラー（３２０）の断面図であり、この実施形態の図１Ａ〜１Ｂに開示するように、ナノスケールピラーは絶縁体（３３０および３３１）により覆われている。
図３Ｃは、ナノスケールピラー部分上の絶縁体（３３１）が除去され、導体層（例えば、アルミニウム）が残りの絶縁体部分（３３０）およびナノスケールピラー（３２０）上を覆っている、さらなる断面図である。
図３Ｄは、誘電体（３５０）層が導体（３４０）層上を覆っている、さらなる断面図である。
図３Ｅは、誘電体（３５０）層の上の露出した導体（３４０）層の一部が除去され、これによりナノスケールピラー（３２０）の突出部分を露出する、さらなる断面図である。
図３Ｆは、第２導体層（３６０）が誘電体（３５０）層およびナノスケールピラー（３２０）の露出部分に接触するように覆っているが、第１導体（３４０）層には接触しない、さらなる断面図である。背面接点（３７０）は基板（３１０）上、絶縁体（３７０）から反対の面に存在し、ＭＥＳＦＥＴトランジスタに有用であり得る金属−半導体（ＭＥＳ）構造を生成する。最適構成では、絶縁体（３３０）材料の密度を高め、ゲートキャパシタンスを最小限にすることができる。
上に示した実施例は、当業者に、本開示の実施形態を製造および使用方法の完全な開示および説明を与えるために提供され、本発明者らがその開示と考えるものの範囲を限定することは意図していない。本開示を実施するための上述の態様の変形は、当業者であれば用いることができ、以下の特許請求の範囲の範囲内であることを意図している。本明細書において言及したすべての特許および刊行物は、本開示が関係する当業者の技能のレベルを示し得る。本開示において引用するすべての参考文献は、各参考文献を個別にその全開示を参照により組み入れたかのように、それと同程度に参照により組み入れる。
本開示は特定の方法またはシステムに限定されず、当然さまざまであり得ることを理解すべきである。本明細書において用いる用語が特定の実施形態を説明する目的のためだけのものであり、限定することを意図していないことも理解すべきである。本明細書および添付の特許請求の範囲において用いるように、単数形「１つの（ａ、ａｎ）」、および「該、前記（ｔｈｅ）」は、文脈から明らかにそうではないと分からない限り、複数の指示対象を含む。「複数」の語は、文脈から明らかにそうではないと分からない限り、２つ以上の指示対象を含む。とくに他の定義がない限り、本明細書において用いるすべての技術および科学用語は、本開示が関係する当業者により一般的に理解されるものと同じ意味を有する。
本開示の実施形態を多数記載した。しかしながら、本開示の精神および範囲から逸脱することなく各種変形を行うことができることが理解されるだろう。従って、他の実施形態は以下の特許請求の範囲の範囲内である。

Claims (32)

  1. 基板（１０）を備えるステップ；
    所望のパターニングされたマスクを作製するステップ；
    該備えるステップおよび該作製するステップに基づき、リソグラフィープロセスを介した該基板の異方性エッチングを行うステップ；
    該異方性エッチングに基づき、該基板内にナノスケールピラー（２０）を作製するステップ；
    該ナノスケールピラー（２０）を酸化させるステップ；
    該酸化させるステップに基づき、該ナノスケールピラー（２０）内の導電チャネル幅を制御するステップ；
    該酸化させるステップに基づき、該ナノスケールピラーと対応する該基材の表面とを絶縁体（３２）の層で覆うステップ；
    第１導体層（４０）を該絶縁体上に配置するステップ；
    該ナノスケールピラー（２０）の垂直部分に延びる該第１導体層の一部を誘電体で覆うステップ；
    該覆うステップに基づき、該ピラーの垂直部分を囲み、該基板（１０）の表面を覆う、該第１導体層と該絶縁体層とを保護するステップ；
    該保護するステップに基づき、該第１導体層および該絶縁体層の保護されていない端部を除去し、該端部を除去することにより、対応する該導電チャネルにおける該１つ以上のナノスケールピラーの一部を、電気的にアクセス可能にするステップ：ならびに
    第２導体層（５０）を該誘電体（４０）上に配置し、該第２導体層（５０）を該１つ以上のナノスケールピラーの該電気的にアクセス可能な部分に接触させるステップ
    を含む、電子構造体の製造方法。
  2. 前記１つ以上のナノスケールピラー（２０）が、シリコンででき、またはシリコンオンインシュレーター上に製造された基板（１０）上にある、請求項１に記載の方法。
  3. 前記基板（１０）上の前記ナノスケールピラー（２０）の反対の面が導電背面接点（７０）で覆われる、請求項２に記載の方法。
  4. 前記絶縁体（３２）が酸化物絶縁体である、請求項１〜３のいずれか１項に記載の方法。
  5. 前記第１導体層（４０）が前記電子構造体のゲートの役割を果たす、請求項１〜４のいずれか１項に記載の方法。
  6. 前記電子構造体が１つ以上の金属−酸化物−半導体（ＭＯＳ）構造または金属−半導体（ＭＥＳ）構造、該１つ以上のＭＯＳ構造またはＭＥＳ構造の該金属の役割を果たす前記第１導体層（４０）、該１つ以上のＭＯＳ構造またはＭＥＳ構造の該酸化物の役割を果たす前記絶縁体（３２）、および該１つ以上のＭＯＳ構造またはＭＥＳ構造の該半導体の役割を果たす前記ナノスケールピラー（２０）を備える、請求項１〜５のいずれか１項に記載の方法。
  7. 前記１つ以上のＭＯＳ構造またはＭＥＳ構造が垂直に配向されたＭＯＳ構造またはＭＥＳ構造であり、前記１つ以上のＭＯＳ構造またはＭＥＳ構造の前記金属、酸化物、および半導体のそれぞれが垂直方向に延在する、請求項６に記載の方法。
  8. 前記電子構造体が１つ以上の電界効果トランジスタ（ＦＥＴ）を備え、
    該トランジスタのドレインおよびソースのうちの一方が、前記電子構造体の上側の前記第２導電体層（６０）にあり、該トランジスタのドレインおよびソースのうちの他方が、前記電子構造体の下側の前記導電背面接点（７０）にあり、
    前記導電チャネルが、前記電子構造体の上側の面および下側の面に対して垂直である、請求項１〜７のいずれか１項の記載の方法。
  9. ゲート材料が前記１つ以上のナノスケールピラー（２０）のバンドギャップエネルギーと一致するプラズモン共鳴を示すように選択される、請求項５〜８のいずれか１項に記載の方法。
  10. 前記１つ以上のナノスケールピラー（２０）は、酸化を経た前記１つ以上のナノスケールピラー（２０）の歪によって向上した発光効率を有する発光ナノスケールピラー（２０）を含む、請求項１〜９のいずれか１項に記載の方法。
  11. 前記ナノスケールピラー（２０）が光電子スイッチの役割を果たす、請求項１〜１０のいずれか１項に記載の方法。
  12. 前記酸化させるステップは、該酸化させるステップに基づき、前記ナノスケールピラー（２０）を歪ませるステップ、および、該歪ませるステップに基づき、前記ナノスケールピラー（２０）のバンド構造を制御するステップを備える、請求項１〜１１のいずれか１項に記載の方法。
  13. 前記１つ以上のナノスケールピラーが前記１つ以上のＦＥＴのソースまたはドレインの役割を果たす、請求項８に記載の方法。
  14. １つ以上のナノスケールピラーを備えるステップ；
    該１つ以上のナノスケールピラーを絶縁体で覆うステップ；
    該ナノスケールピラーに接触する該絶縁体部分を除去するステップ；
    残りの絶縁体部分および該ナノスケールピラーの露出部分を第１導体層で覆うステップ；
    該導体層を誘電体で覆うステップ；
    該第１導体層の端部を除去し、該端部を除去することにより該１つ以上のナノスケールピラーの一部を電気的にアクセス可能にするステップ：ならびに
    第２導体層を該誘電体上に配置し、該第２導体層を該１つ以上のナノスケールピラーの該電気的にアクセス可能な部分に接触させるステップ
    を含む、電子構造体の製造方法。
  15. 前記第１導体層が前記電子構造体のゲートの役割を果たす、請求項１４に記載の方法。
  16. 前記電子構造体が１つ以上の金属−半導体（ＭＥＳ）構造、該１つ以上のＭＥＳ構造の該金属の役割を果たす前記第１導体層および該１つ以上のＭＥＳ構造の該半導体の役割を果たす前記ナノスケールピラーを備える、請求項１４または１５のいずれか１項に記載の方法。
  17. 前記１つ以上のＭＥＳ構造が垂直に配向されたＭＥＳ構造であり、前記１つ以上のＭＥＳ構造の前記金属および半導体のそれぞれが垂直方向に延在する、請求項１４〜１６のいずれか１項に記載の方法。
  18. 前記電子構造体が１つ以上の電界効果トランジスタ（ＦＥＴ）を備える、請求項１４〜１７のいずれか１項の記載の方法。
  19. 平面に垂直で、絶縁体層（３２）で覆われた複数の酸化半導体ナノスケールピラー構造（２０）であって、それぞれの酸化半導体ナノスケールピラー構造（２０）は、対応する酸化レベルにより幅が制御される導電チャネルを形成し；および
    該絶縁体（３２）で覆われた酸化半導体ナノスケールピラー構造（２０）上を覆った導体層（４０）
    を備える、電子構造体。
  20. 前記複数のナノスケールピラー構造が基板上にある、請求項１９に記載の構造体。
  21. 前記半導体ナノスケールピラー構造および前記基板がシリコンでできている、請求項２０に記載の構造体。
  22. 導電背面接点が前記基板の背面上、前記ナノスケールピラー構造の反対側を覆った、請求項１９または２０のいずれか１項に記載の構造体。
  23. 前記導体層（４０）および前記絶縁体層（３２）がその端部を欠き、前記酸化半導体ナノスケールピラー構造（２０）の端部が電気的にアクセス可能であり；
    前記構造体が：
    前記平面上を覆った誘電体材料（５０）；ならびに
    前記誘電体材料（５０）および前記酸化ナノスケールピラー構造（２０）の前記アクセス可能な部分を覆ったさらなる導体層（６０）をさらに含むが、前記導体層と該さらなる導体層（４０）との間に直接接触が存在しない、請求項１９〜２２のいずれか１項に記載の構造体。
  24. 複数の酸化半導体ナノスケールピラー構造（２０）の半導体ナノスケールピラーは、該半導体ナノスケールピラーの、該酸化レベルに対応する歪みレベルにより制御されるバンド構造を備える、請求項１９〜２３のいずれか１項に記載の構造体。
  25. 前記構造体が金属−酸化物−半導体（ＭＯＳ）構造体である、請求項１９〜２４のいずれか１項に記載の構造体。
  26. 前記構造体が電界効果トランジスタ（ＦＥＴ）である、請求項１９〜２５のいずれか１項に記載の構造体。
  27. 前記導体層が前記ＦＥＴのゲートである、請求項２６に記載の構造体。
  28. 前記複数のナノスケールピラーが基板上にあり、前記基板および前記さらなる導体層がＦＥＴのソースおよびドレインまたはそれぞれドレインおよびソースである、請求項２６または２７のいずれか１項に記載の構造体。
  29. 絶縁体で覆われた半導体基板；
    平面に垂直な、該基板上の複数のナノスケールピラー構造；および
    該絶縁体および該ナノスケールピラー構造を覆う導体層
    を備える、電子構造体であって、
    該導体層がその端部を欠き、該ナノスケールピラー構造の端部が電気的にアクセス可能である、電子構造体。
  30. 平面上を覆った誘電体材料；および
    該誘電体材料および前記ナノスケールピラー構造の前記アクセス可能な部分上を覆ったさらなる導体層をさらに備え、前記導体層と該さらなる導体層との間に直接接触が存在しない、請求項２９に記載の構造体。
  31. 前記構造体が金属−半導体（ＭＥＳ）構造体である、請求項２９または３０のいずれか１項に記載の構造体。
  32. 前記構造体がＭＥＳＦＥＴである、請求項２９〜３１のいずれか１項に記載の構造体。
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