KR100810983B1 - 위치 선택적 수직형 나노선 성장 방법, 수직형 나노선을포함하는 반도체 나노 소자 및 이의 제조 방법 - Google Patents

위치 선택적 수직형 나노선 성장 방법, 수직형 나노선을포함하는 반도체 나노 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 실리콘 단결정 기판 위에 위치 선택적으로 또는 규칙적으로 배열된 실리콘 또는 화합물 반도체 단결정 나노선을 수직 방향으로 성장시키는 방법, 및 이러한 나노선을 포함하여 이루어지는 실리콘 또는 화합물반도체 동축 수직형 전계효과트랜지스터나 발광-수광 소자와 같은 전자 나노 소자 및 이의 제조 방법에 관한 것이다.
상술한 목적을 달성하기 위한 본 발명에 따른 나노선 성장 방법은, 실리콘 기판 위의 원하는 위치에 구덩이를 패터닝하는 단계; 상기 구덩이의 바닥에 금속을 증착하는 단계; 상기 실리콘 기판 위에 소정 두께의 알루미늄 막을 증착하는 단계; 상기 알루미늄 막을 양극산화시킴으로써 상기 원하는 위치에 상기 금속이 노출되도록 원통형 구멍이 형성된 알루미늄 산화막을 형성하는 단계; 및 상기 원통형 구멍을 통해 수직형 나노선을 성장시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
수직형 반도체 나노선, 동축형 전계트랜지스터, 자가조립 성장, 다공성 알루미늄 산화막 마스크

Description

위치 선택적 수직형 나노선 성장 방법, 수직형 나노선을 포함하는 반도체 나노 소자 및 이의 제조 방법{Vertical Nanowire Growth Method at Selectve Locations, Semiconductor Nanodevice comprising Vertical Nanowire, and Fabrication Method thereof}
도 1은 본 발명의 바람직한 일실시예에 따라 위치 선택적으로 규칙적으로 배열된 동축 전계효과트랜지스터를 포함하는 반도체 나노 소자의 일례를 개략적으로 도시한 분해사시도이다.
도 2는 본 발명의 바람직한 일실시예에 따른 동축 전계효과트랜지스터의 제조 방법의 구체적인 단계들을 도시하는 순서도이다.
도 3a 내지 도 3c는 본 발명의 바람직한 일실시예에 따라 실리콘 기판 위의 원하는 위치에 수직형 반도체 나노선을 성장시키기 위한 단결정 실리콘 기판을 준비하는 방법을 개략적으로 도시한다.
도 4a 및 도 4b는 도 3c에 도시된 단결정 실리콘 기판 위에, 구덩이가 형성된 알루미늄 박막을 증착한 일례를 도시하는 개략도이다.
도 5는 도 4b에 도시된 실리콘 기판에 전기화학적인 방법으로 다공성 알루미늄 산화막을 형성하는 일례를 개략적으로 도시한다.
도 6a 내지 도 6c는 각각, 실리콘 기판 위에 규칙적으로 패터닝된 탄화실리 콘 스탬프(stamp), 실리콘 기판 위에 알루미늄 박막이 형성된 후 상기 스탬프에 의해 형성된 얕은 구덩이, 및 이 상태로 실리콘 기판에 양극을 걸어 양극산화시킨 후 산화알루미늄 박막이 형성되고, 얕은 구덩이가 있던 자리에 관통 구멍이 형성된 산화 알루미늄 박막을 도시하는 사진들이다.
도 7은 본 발명의 바람직한 일실시예에 따른 전기화학적 양극산화 방식에 의한 다공성의 알루미늄 산화막이 형성된 실리콘 기판의 개략적인 사시도이다.
도 8a 내지 도 8c는 본 발명의 바람직한 일실시예에 따라 알루미늄 산화막 구멍 안에서 반도체 나노선, 동축 절연막 및 동축 게이트 전극을 성장시키는 일례를 각각 도시하는 도면들이다.
* 도면의 주요부분에 대한 부호 설명
101: 촉매 금속이 증착되는 지점
102: 동축전계효과트랜지스터 103: 드레인 접촉 패턴
104: 상측 실리콘막 또는 알루미늄 산화막 105: (001) 실리콘 기판
201: 연결선 202: 실리콘 기판 위의 구덩이
203: 금속 마커 어레이 301: 알루미늄 증착원
302: 알루미늄 박막
303: 알루미늄 박막 위의 구덩이
401: 음극전극 402: 전기화학용액
403: 구멍 404: 알루미늄 산화막
405: 배리어 층 406: 양극전극
501: 반도체 나노선 502: 동축 성장된 절연막
503: 동축 성장된 게이트 전극
Adkisson J.W., Bronner G.B., Chidambarrao D., Divakaruni R., 및 Radens C. J.의“Out of the box vertical transistor for eDRAM on SOI,” US Patent 7,009,237 (2006)
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DeHon A., Lieber C.M., Lincoln P.D., 및 Savage J.E.의 "Stochiatic Assembly of Sublithographic Nanoscale Interfaces," US Patent 6900479 (2005)
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Moore, G.E.의 " Cramming More Components onto Integrated Circuits," Electronics, 38, April 19, 1965
Rosner W., Schultz T., Risch L., Augle T., Schafer H., 및 Franosch M.의 "Method for Producing a Vertical Semiconductor Transistor and Vertical Semiconductor Component," US Patent 6909141 (2005)
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본 발명은 단결정 실리콘 기판 위에 자가 조립 방식으로 수직형 반도체 단결정 나노선을 성장시키는 방법, 이러한 방법으로 성장된 나노선을 포함하여 이루어지는 반도체 전계효과트랜지스터나 발광-수광 소자 등과 같은 반도체 나노 소자 및 이의 제조 방법에 관한 것이다.
지난 40년 전 고든 무어(Gordon Moore)에 의하여 매 2년마다 (또는 매 1년 반마다) 고집적회로의 집적도가 배가되리라는 예측이 발표된 후(Moore, G.E.의 " Cramming More Components onto Integrated Circuits," Electronics, 38, April 19, 1965), 반도체 산업계는 이 예측을 현재까지 계속 실현시켜 왔다. 현재 반도체 업계에서는 약 50 내지 80㎚ 디자인 룰(design rule)이 실제 반도체 소자 제조에 사용되고 있으며, 10년 이내에 약 10 내지 30㎚ 디자인 룰이 사용될 것이라고 예측하고 있다. 그러나 동시에 소자에 사용되는 신소재의 개발, 리소그래피 기술의 개발, 저전력 소자 기술의 개발, 장비와 설비 가격의 절감 없이는 상술한 무어의 법칙에 따른 소형화가 30㎚ 이하가 되기는 어려울 것이라고 예측되기도 한다. 이러한 문제를 해결하는 방법 중 하나로 제시된 기술이 현존하는 평면구조의 CMOS 구조를 바꾸는 것이다. 즉, 예를 들어 전계효과트랜지스터의 경우 게이트 부분을 핀 형태(FinFET) 또는 두 개의 게이트 형태(double gate FET) 등으로 변형된 구조를 갖는 전계효과트랜지스터가 제시되었으며(Choi Y.-K., King T.-J., 및 Hu C.의 "Nanoscale CMOS Spacer FINFET for the Terabit Era," IEEE Electron Device Letters, 23, 25 (2002)), 나아가 트랜지스터 자체를 실리콘웨이퍼에 평면으로 배열하기보다는 웨이퍼에 수직으로 제작하는 수직형 트랜지스터(vertical transistor)가 대안으로 제시되기도 하였다(Janes T.W., 및 White J. C.의 "Method for producing a vertical channel transistor," US Patent 4449285 (1984); Jastrzebski L.L., Ipri A.C., 및 Kokkas A.G.의 " Method for fabricating a self-aligned vertical IGFET," US Patent 4530149 (1985); Fitch J. T., Mazure C. A., 및 Witek K. E.의 "Method of formation of vertical transistor," US Patent 5324673 (1994)). 물론 이러한 수직형트랜지스터는 제작 상의 어려움과 기생전기용량 (parasitic capacitance)의 문제점을 동시에 가지고 있어, 이를 해결하지 않고는 실용화의 한계가 있다는 지적도 있다(Moers J., Tonnesmann A., Klaes D., Vescan L., van der Hart A. 등의 " Vertical Silicon MOSFET Based on Selective Epitaxial Growth," Third Int. Euro. Conf. on Adv. Semi. Devices ad Microsystems 2000, P67.; Hergenrother J.M., 및 Monroe D.P.의 "Process for fabricating vertical transistors," US Patent 6027975 (2000); Gili E., Kunz V.D., de Groot C.H., Uchino T., Ashburn P. 등의 "Single Doble and Surround Gate Vertical MOSFETs with Reduced Parasitic Capacitance," Solid State Electronics, 48, 511 (2004)). 또한, 최근에 수직형 트랜지스터를 제조함에 있어서, 자가 정렬(self alignment) 또는 평면 구조의 변형 등을 이용하여 MOSFET을 만들거나 DRAM cell 설계에 사용하는 시도도 진행되고 있다 (Rosner W., Schultz T., Risch L., Augle T., Schafer H., 및 Franosch M.의 "Method for Producing a Vertical Semiconductor Transistor and Vertical Semiconductor Component," US Patent 6909141 (2005); Adkisson J.W., Bronner G.B., Chidambarrao D., Divakaruni R., 및 Radens C. J.의“Out of the box vertical transistor for eDRAM on SOI,” US Patent 7,009,237 (2006); Mathew L., 및 Min B.W.의 "Method for converting a planar transistor design to a vertical double gate transistor design," US Patent 7,013,447 (2006)). 그러나 이 방법들 역시 현재 사용되고 있는 리소그래피 방식이나 엣칭 방식의 자가 정렬 공정을 이용하고 있다는 한계가 있다.
한편, 2000년경부터 나노기술에 대한 관심이 증가하면서, 수백 나노미터에서 수십 나노미터 직경의 반도체 나노선(nanowire)을 촉매 금속을 사용하여 기상-액상-고체(Vapor-Liquid-Solid; 이하 "VLS"라고 한다) 성장에 성공하였고(Hu J., Ouyang M., Yang P., 및 Lieber C.M.의 "Controlled Growth and Electrical Properties of Heterojunction of Carbon nanotubes and Silicon Nanowires," Nature 399, 48 (1999)), 최근에는 이 나노선들을 집적한 소자의 개념이 제시되었다(Kodambaka S., Tersoff J., Reuter M.C., 및 Ross F.M.의 "Diameter Independent Kinetics in the Liquid-Vapor-Solid Growth of SIlicon Nanowire," Phys. Rev. Lett. 96, 096105(2006)). 이 반도체 나노선들은 실리콘 기판 위에 집적화될 수 있고, 기존의 평면 실리콘 집적 회로 소자(planar transistor integrated circuit devices)와 직접적인 집적이 가능하여 주목을 받고 있다. 그러나 현재까지 보고된 반도체 나노선들의 집적 기술은 작은 나노선을 선택적으로 잡아서 정렬하지는 않으며, 공정 방법 또한 기존의 평면공정 방식(planar processing method)를 그대로 사용하고 있어, 실용화에는 한계가 있다(Duan X., Niu C., Sahi V., Chen J., Parce J.W., Empedocles S., 및 Goldman J.L.의 Nature 425, 274 (2003)). 즉, 현재까지 개발된 반도체 나노선의 개념은, 나노조작, 유체역학적 정렬, 임프린트(imprint)에 의한 정렬, 액체의 친수성 및/또는 소수성을 이용한 정렬 등의 방법으로 나노선을 기판 위에 배열한 뒤, 평면 공정 방식의 리소그래피 방법을 통하여 연결점들을 만들고 이들을 통하여 논리소자를 만드는 바텀-업(bottom-up) 접근 방법을 사용하여 왔다(예: DeHon A., Lieber C.M., Lincoln P.D., 및 Savage J.E.의 "Stochiatic Assembly of Sublithographic Nanoscale Interfaces," US Patent 6900479 (2005)). 그러나 이러한 집적 방식은 산업용 대용량 소자 집적에는 적합하지 않아 나노선의 소자로의 집적은 아직도 연구 수준에 머물고 있을 뿐이다.
따라서, 종래의 현재의 수직형 트랜지스터 기술은 기존의 실리콘 공정을 사용하거나 변형된 실리콘 공정을 이용하고는 있으나, 이러한 공정을 이용하는 경우에도 리소그래피 기술의 한계로 인하여 집적도가 평면에 배열된 트랜지스터 (planar devices) 구조보다 개선되리라는 보장이 전혀 없다. 또한 소자의 소형화에 따른 장비 비용 상승 등이 해결되어야 할 문제점도 현격히 개선되리라는 보장 또한 없다. 또한 반도체 나노선을 이용한 소자의 경우에도, 나노선을 사용하여 작은 단일 소자의 제작은 가능하나, 나노선 소자의 고집적화는 나노선 하나하나를 선택적으로 집어들 수 없어 거의 불가능한 것이 현실이다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 실리콘 기판 위에 실리콘 또는 화합물 반도체 나노선을 원하는 위치에 직접 수직으로 성장시킴으로써, 기존의 수직트랜지스터 제작 기술의 한계와 나노선의 집적의 한계를 동시에 해결할 수 있는 새로운 나노선의 성장 방법 및 이에 의해 제조된 나노선을 포함하여 30 nm 이하의 디자인 룰을 만족시킬 수 있는 반도체 나노 소자 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명의 제 1 특징에 따른 나노선 성장 방법은, 실리콘 기판 위의 원하는 위치에 구덩이를 패터닝하는 단계; 상기 구덩이의 바닥에 금속을 증착하는 단계; 상기 실리콘 기판 위에 소정 두께의 알루미늄 막을 증착하는 단계; 상기 알루미늄 막을 양극산화시킴으로써 상기 원하는 위치에 상기 금속이 노출되도록 원통형 구멍이 형성된 알루미늄 산화막을 형성하는 단계; 및 상기 원통형 구멍을 통해 수직형 나노선을 성장시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
여기서 상기 수직형 나노선을 성장시키는 단계는 상기 금속을 촉매 물질로 하여 VLS 성장시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한 상기 수직형 나노선은 실리콘 또는 화합물 반도체 재질로 이루어질 수 있으며, 상기 구덩이의 깊이는 10 내지 100nm이고 반경은 100nm이하일 수 있다.
또한, 상기 알루미늄 산화막을 형성하는 단계는, 소정 가스선이 연결된 화학 증착 장치를 사용하여 이루어지는 것이 바람직하며, 상기 나노선의 직경은 100nm 이내이고 길이방향으로 대략 일정하며, 상기 알루미늄 막의 상기 소정 두께는 약 0.2 내지 2㎛인 것이 바람직하다.
상술한 목적을 달성하기 위한 본 발명의 제 2 특징에 따른 반도체 나노 소자 제조 방법은 상술한 방법에 의해 성장된 상기 수직형 나노선 주위의 적어도 일부에 동축 절연막을 성장하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 원통형 절연막은 실리콘 산화막인 것일 수 있다.
또한 상기 반도체 나노 소자 제조 방법은, 상기 원통형 절연막 주위의 적어도 일부에 동축 금속을 성장하는 단계를 더 포함할 수 있으며, 상기 동축 절연막 또는 상기 금속을 성장하기 전에 상기 원통형 구멍을 더욱 넓히는 단계를 더 포함할 수도 있다.
또한 상기 반도체 나노 소자 제조 방법은, 상기 알루미늄 산화막에 게이트 연결선을 형성하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명의 제 3 특징에 따른 반도체 나노 소자는 상술한 나노선 성장 방법에 의해 성장된 수직형 나노선을 포함하거나, 상술한 반도체 나노 소자 제조 방법에 의해 제조된 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 제 4 특징에 따른 나노공 형성 방법은, 실리콘 기판 위의 원하는 위치에 구덩이를 패터닝하는 단계; 상기 구덩이의 바닥에 금속을 증착하는 단계; 상기 실리콘 기판 위에 소정 두께의 알루미늄 막을 증 착하는 단계; 및 상기 알루미늄 막을 양극산화시킴으로써 상기 원하는 위치에 상기 금속이 노출되도록 원통형 구멍이 형성된 알루미늄 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하며, 상기 나노공을 관통하도록 수직형 나노선이 성장될 수 있다.
이하 본 발명의 바람직한 실시예를 도면을 참조하여 이하에 설명한다.
종래 기술에 따른 나노선 자체의 성장 공정 중 가장 괄목할만한 발전은 최근에 발표된 기술로서, 실리콘 성장 중 촉매 금속과 도핑 물질 동시 증착을 이용하여 나노선 축 방향과 축의 원통 방향으로 실리콘과 게르마늄 및 실리콘 산화막의 성장이 가능하며, 이 실리콘 나노선에 대한 연결은 실리사이드를 이용할 수 있음이 보고되었다(Lauhon L.J., Gudiksen M.S., Wang D., 및 Lieber C.M.의 "Epitaxial Cire-shell and Core-multishell Nanowire Heterostructures," Nature 420, 57 (2002); Yang C., Zhang Z., 및 Lieber C.M.의 "Encoding Electronic Properties by Synthesis of Axial Modulation-Doped Silicon Nanowires," Science 310,1304 (2005)).
한편, 알루미늄 판을 음극 전극으로 사용하여, 전기화학적 방법으로 수 밀리미터 두께의 알루미늄 판 전체를 산화시키며, 이 산화알루미늄 막에는 규칙적으로 배열된 뚫린 구멍을 생성시키는 기술이 지난 10년간 알려져 있었다(Masuda H., Yamada H., Satoh M., Asoh H., Nakao M., 및 Tamamura M.의 " Highly ordered nanopore nanochannel-array architecture in anodic alumina," Appl. Phys. Lett. 71, 2770 (1997)). 그러나 이러한 구멍들은 알루미늄의 바닥까지 생성되지는 않으므로 이 안에는 탄소나노튜브, 금속, 반도체 등을 생성시킬 수 있음이 보고되었다. 또한 최근에는 유리 위에 알루미늄을 증착한 후 이 알루미늄을 전기화학적으로 산화시키고, 같은 종류의 구멍이 형성되는 현상도 보고되었다(Sun Z., 및 Kim H.K.의 "Growth of Ordered, single-domain, alumina nanopore arrays with holographic patterned aluminium films," Appl. Phys. Lett. 81, 3458 (2002)).
최근 본 발명자들은, 실리콘 기판 위에 일정 두께의 알루미늄 막을 증착하고, 이 실리콘 기판을 양극으로 사용하여 전기화학적으로 알루미늄 막을 알루미늄 산화막으로 형성시킴과 동시에 규칙적인 구멍을 형성시키는 기술을 발표한 바 있다(Choi J.H., Kim T.-H., Seo J., 및 Kuk Y.의 "In Situ Fabrication of SIngle-Crystal Fe Nanomagnet Arrays," Appl. Phys. Lett. 85, 3235 (2004)). 본 발명자들은 또한 실리콘 기판의 일부분을 화학적으로 또는 엣칭 방법으로 파내는 경우, 구멍이 형성된 산화 알루미늄 막은 다른 증착을 위한 섀도우 마스크로, 남은 실리콘 기판은 프레임으로 사용될 수 있음을 발견하였다.
도 1은 본 발명의 바람직한 일실시예에 따라 규칙적으로 배열된 동축 전계효과트랜지스터를 포함하는 반도체 나노 소자의 일례를 개략적으로 도시한 분해사시도이다.
도 1을 참조하면, 본 발명의 바람직한 일실시예에 따른 동축 전계효과트랜지스터가 집적된 반도체 나노 소자는, (001) 실리콘 기판(105) 위에 형성된 10 내지 100㎚ 정도의 깊이를 갖는 실리콘 구덩이 바닥에 촉매 금속이 증착되는 지점(101) 로부터 성장된 반도체 나노선을 포함하여 이루어지는 동축 전계효과트랜지스터(102), 드레인 접속 패턴(104)이 형성된 상측 실리콘 기판 또는 알루미늄 산화막(104)을 포함하여 이루어진다.
상기 반도체 동축 전계효과 트랜지스터(102)는, 후술하는 바와 같이, 본 발명의 나노선 성장 방법에 따라 형성된 수직형 나노선, 상기 수직형 나노선의 적어도 일부를 원통방향으로 둘러싸도록 형성된 절연막, 및 상기 절연막의 적어도 일부를 원통방향으로 둘러싸도록 형성된 금속을 포함하여 이루어진다.
도 2는 본 발명의 바람직한 일실시예에 따른 동축 전계효과트랜지스터를 포함하는 반도체 나노 소자의 제조 방법의 구체적인 단계들을 도시하는 순서도이다. 도 2를 참조하면, 먼저 실리콘 기판 위의 원하는 위치에 패터닝된 구덩이를 형성하고(단계 S21), 상기 구덩이 바닥에 후술하는 바와 같이 수직형 나노선을 VLS 성장시키기 위한 촉매 금속을 증착(단계 S22)하여 수직형 반도체 나노선을 성장시키기 위한 실리콘 기판을 준비한다. 이어서, 상기 구덩이가 패터닝되고 상기 구덩이 바닥에 촉매 금속이 증착된 상기 실리콘 기판 위에 소정 두께의 알루미늄 막을 증착시키고(단계 S23), 상기 증착된 알루미늄 막을 양극산화시킴으로써 상기 촉매금속이 노출되도록 원통형 구멍을 포함하는 다공성 알루미늄 산화막을 형성시킨다(단계 S24). 그 후 상기 노출된 촉매 금속을 이용하여 상기 원통형 구멍을 관통하도록 실리콘 또는 반도체 화합물의 수직형 나노선을 VLS 성장시키고(단계 S25), 상기 수직형 나노선의 일부 또는 전부에 원통방향으로 상기 수직형 나노선의 적어도 일부를 둘러싸도록 동축 절연막 및 금속을 성장시킨다(단계 S26). 마지막으로 필요에 따라 도 1에 도시된 바와 같이 상기 수직형 나노선의 윗부분에 드레인 접촉을 형성하거나 게이트 연결선을 형성한다. 상술한 바와 같은 각 단계들에 대해서는 도 3 내지 도 8을 참고로 하여 이하에 상세히 설명한다.
도 3a 내지 도 3c는 본 발명의 바람직한 일실시예에 따라 실리콘 기판 위의 원하는 위치에 수직형 반도체 나노선을 성장시키기 위한 단결정 실리콘 기판을 준비하는 방법을 개략적으로 도시한다(도 2의 단계 S21 내지 단계 S22에 해당). 먼저, 도 3a 및 도 3b에 도시된 바와 같이, n형 단결정 실리콘 기판(105) 위의 원하는 부분에, 예를 들어 도시생략한 섀도우 마스크(shadow mask)를 이용하거나 또는 포토마스크를 이용하여 포토레지스트에 조사하여 필요한 부분의 포토레지스트를 제거한 후, 이 마스크 사이로 이온 엣칭, 습식 공정 등과 같은 액상 반응을 이용하여 실리콘 기판(105) 상에 원하는 부분에 약 10 내지 100㎚ 정도의 깊이를 가지며 약 100㎚이하의 반경을 갖는 구덩이(identation)(202)를 형성한다. 이와 동시에 상기 구덩이(202)를 형성하는데 사용된 섀도우 마스크와 동일한 마스크를 통하여 상기 구덩이(202)의 바닥에 실리콘 또는 화합물 반도체의 VLS 성장을 위한 촉매 금속, 예를 들면 니켈이나 티타늄을 증착하여 도 3c에 도시된 바와 같은 금속 마커 어레이(203)를 생성한다.
상기 금속 마커 어레이(203) 위에는 후술하는 바와 같은 공정 과정을 거친 후 수직트랜지스터가 생성될 수 있으며, 이 경우 상기 마커 어레이(203)는 수직트랜지스터의 소스(source) 전극으로 사용될 수 있으므로 미리 비어 구멍 (via hole)을 통하거나 표면에 배선 공정을 통하여 연결선(201)을 형성하는 것이 바람직하다.
도 4a 및 도 4b는 도 3c에 도시된 단결정 실리콘 기판 위에, 구덩이가 형성되는 알루미늄 박막을 증착한 일례를 도시하는 개략도이다(도 2의 단계 S23에 해당). 도 4a에 도시된 바와 같이 금속 마커 어레이(203)가 형성된 실리콘 기판(105) 위에 알루미늄 증착원(301)을 이용하여 알루미늄을 약 0.5 내지 2㎛ 두께로 증착함으로써 알루미늄 박막(302)이 형성된다. 증착된 알루미늄 박막(302)의 두께는, 도 4b에 도시된 바와 같이 기판(105)에 파인 실리콘의 구덩이(202)가 알루미늄 박막(302) 표면 위의 구덩이(303) 형태로 흔적이 남아 있을 정도로 너무 두껍지 않는 것이 바람직하다.
도 5는 도 4b에 도시된 실리콘 기판에 전기화학적인 방법으로 다공성 알루미늄 산화막을 형성하는 일례를 도시하는 개략도이다(도 2의 단계 S24에 해당). 도 4b에 도시된 바와 같은 알루미늄 박막(302)을 형성한 실리콘 기판을 도 5에 도시된 바와 같이 온도조절이 가능한 전기화학 셀(electrochemical cell)(401)에 장착한다. 상기 셀(401) 안에는 약 0.01 M 정도의 옥살릭에시드(Oxalic acid) 용액(402)을 넣은 후 백금 전극(401)을 상기 용액(402) 내에 넣고 음극의 전압을 걸어준다. 이 경우 상기 용액(402)의 종류로는 옥살릭에시드 용액 대신 필요에 따라 다른 용액을 사용할 수 있으며, 용액의 농도는 산화 알루미늄의 환원 속도에 따라 결정된다. 백금 전극(401)에 음극의 전압을 걸어줌과 동시에, 비어 구멍 내에 형성된 연결선(201)을 이용하여 실리콘 기판(105)에 양극(406)을 연결하여 전기화학 반응을 시행하면, 양극산화를 통하여 산화 알루미늄으로 산화되어 알루미늄 산화막(404)이 형성되나, 이와 동시에 구덩이가 형성된 위치의 금속 마커 어레이(203) 위로 원통 형 구멍(406)이 형성된다.
도 6a 내지 도 6c는 각각, 실리콘 기판 위에 규칙적으로 패터닝된 탄화실리콘 스탬프(stamp), 실리콘 기판 위에 알루미늄 박막이 형성된 후 상기 스탬프에 의해 형성된 얕은 구덩이, 및 이 상태로 실리콘 기판에 양극을 걸어 양극산화시킨 후 산화알루미늄 박막이 형성되고, 얕은 구덩이가 있던 자리에 관통 구멍이 형성된 산화 알루미늄 박막을 도시하는 사진들이다. 본 발명자들의 실험 결과에 의하면, 도 6a에 도시된 바와 같이 알루미늄 박막에 탄화실리콘 (silicon carbide) 스탬프를 이용하여 도 6b에 도시된 바와 같이 규칙적으로 배열된 얕은 구덩이들을 만들었을 때, 도 6c에 도시된 바와 같은 상기 구덩이들의 위치에 산화 알루미늄을 관통하는 원통형 구멍이 생성됨이 관찰되었다. 즉, 도 5에 도시된 바와 같은 전기화학적인 방법을 시행하면, 실리콘에 형성된 10 내지 100 nm의 규칙적 구덩이는 알루미늄을 증착한 후에도 알루미늄 표면 위에 배열된 얕은 구덩이로 나타나고, 알루미늄이 양극산화하는 과정에서 다른 부분은 알루미늄산화막으로 산화되나, 배열된 구덩이 부분에는 구덩이를 관통하는 원통형 구멍이 생기게 되어, 실리콘 구멍에 증착하였던 촉매 금속이 노출된다. 알루미늄 박막 내에 얕은 구덩이가 있는 부분만 선택적으로 구멍을 형성하는 이론적 이유는, 최근 Ibach H., 및 Schmickler W.의 "Step Line Tension on Metal Electrode," Phys. Rev. Lett. 91, 016106 (2003)에 의해 제시된 바와 같이, 화학 용액과 금속 표면의 경계에서는 스텝 (step)이 많은 지점에 계면 에너지가 높기 때문인 것으로 이해되고 있다. 이러한 원리에 의하면, 도 5의 전기 화학 셀 내에서 얕은 구덩이가 있는 부분에 높은 이온 전류가 모이며, 엣칭 효과에 의한 구멍이 파일 것을 예측할 수 있다.
도 7은 본 발명의 바람직한 일실시예에 따른 전기화학적 양극산화 방식에 의한 다공성의 알루미늄 산화막이 형성된 실리콘 기판의 개략적인 사시도이다. 원통형 구멍(403)의 직경은 전기화학 용액(402)인 옥살릭에시드의 농도, 전기 화학 셀의 온도, 전기화학적 반응 시간으로 조절이 가능하다. 이 때 금속 마커 어레이(203) 위에는 도 5의 도면 부호 405와 같은 얇은 알루미늄 산화막 배리어(barrier) 층이 남는 경우도 있는데, 이 층은 전기화학적으로 또는 이온 스퍼터링(ion sputtering)에 의하여 제거할 수 있다.
도 8a 내지 도 8c는 본 발명의 바람직한 일실시예에 따라 알루미늄 산화막 구멍안에 수직형 나노선, 동축 절연막 및 동축 게이트 전극을 성장시키는 일례를 각각 도시하는 개략도들이다(도 2의 단계 S25 및 단계 S26에 해당).
도 7에 도시된 바와 같은 다공성 알루미늄 산화막을 포함하는 실리콘 기판을 증류수와 유기 용액으로 씻은 후 건조시켜, 화학증착 챔버에 넣는다. 상기 구멍(403) 내에 실리콘 나노선(501)을 성장하기 위하여서는 사일레인 가스(silane gas)가 연결된 저압 실리콘 화학증착 장치를 사용하며, 화합물 반도체를 성장하기 위하여서는 이에 적합한 금속유기 가스선이 연결된 화학증착 장치에 넣어 상기 노출된 촉매 금속을 이용하여 VLS 성장 공정을 수행한다. 수직형 반도체 나노선의 성장 조건은 캐리어 가스(carrier gas)의 압력, 기판의 온도, 성장시킬 반도체 금속유기 가스 압력, 성장 시간 등에 의하여 결정된다. 상기 다공성 알루미늄 산화막은 반도체 나노선 성장을 위한 마스크의 역할을 하며, 적절한 조건 하에서 상기 원통 형 구멍 안에는 수직형 나노선(501)이 성장되는데, 성장 조건에 따라 상기 구멍(403)을 거의 메우거나 도 8a에 도시된 바와 같이 구멍(403)을 메우지는 않고 길이 방향으로 구멍(403)보다 높게 성장될 수도 있다.
그 후 절연체의 성장은, 실리콘의 경우에는 챔버 내를 산소 분위기로 한 후 실리콘 성장을 계속하여, 도 8b에 도시된 바와 같이 실리콘 산화막(502)을 원통방향으로 동축 성장함으로써 가능하다. 반면 화합물 반도체 나노선의 경우에는 실리콘 산화막을 사용할 수도 있으나, 전기화학적 방법에 의하여 알루미늄 산화막 같은 물질을 원통 방향으로 성장시킬 수도 있다. 전기화학적인 방법으로 절연막을 성장하는 경우에는 무기용액의 선택, 셀 내의 증착 온도 등을 조절함으로써, 막의 성장 속도를 조절할 수 있다.
수직형 반도체 나노선이나 동축 절연막이 형성된 후, 필요한 경우에는 옥살릭에시드 용액 내에서 전기화학적 방법으로 알루미늄 산화막 구멍(403)의 직경을 넓힐 수도 있다. 구멍이 넓혀진 시편은 증류수로 세척한 후, 다시 저압 반도체 화학증착장치 내에 장착한 후, 유기금속 가스 등을 사용하여 Lauhon L. J. 등이 제시한 바와 같이(Lauhon L.J., Gudiksen M.S., Wang D., 및 Lieber C.M.의 "Epitaxial Cire-shell and Core-multishell Nanowire Heterostructures," Nature 420, 57 (2002)), 원통 방향으로 게이트 전극으로 쓰일 금속 박막(503), 예를 들면 게르마늄, 금속실리사이드 등을 절연막 주위로 원통 방향으로 성장시킬 수 있다. 완성된 구조는 도 8c에서와 같이, 501의 수직형 반도체 나노선, 502의 동축 절연막, 503의 동축 게이트 전극을 갖추고 있어, 소스, 게이트, 드레인이 연결되는 경우에 동축 구조의 수직형 젼계효과트랜지스터를 형성할 수 있다.
실리콘 화학증착 장치 내에서 성장 속도의 조절에 따라 반도체 나노선(501), 이를 원통방향으로 둘러싼 절연막(502), 이를 다시 원통 방향으로 둘러싼 금속(503)은 수직형 트랜지스터를 이루는 경우, 반도체 나노선(501)의 반경, 절연막(502)의 두께, 게이트 금속막(503)의 두께 및 전체 소자의 길이는 조절가능하다. 이 구조의 윗부분에는 통상 나노선의 VLS 성장에 사용된 촉매 금속이 남아 있기 때문에 드레인 접촉을 위하여 사용할 수도 있으며, 이 금속 양이 부족한 경우에는 증착에 의하여 이 금속부의 길이를 증가시킬 수도 있다. 게이트의 연결선은 성장된 동축 수직형 트랜지스터를 둘러싸고 있는 알루미늄 산화막에 형성할 수도 있으며, 연결선이 패터닝된 후 알루미늄을 다시 성장하여 다층 구조를 이룰 수도 있다. 드레인에 대한 연결은 게이트 연결선이 확립된 후 실리콘 막 또는 알루미늄 산화막을 재차 증착한 후 이 위에 연결한다. 화합물 반도체 나노선이 알루미늄 산화막 구멍 내에 성장된 경우, 실리콘 나노선과 유사한 방법으로 전극의 부착이 가능하므로 발광소자 또는 수광소자 어레이의 제작 또한 가능하다.
이상 본 발명의 바람직한 실시예들은 본 발명을 예시한 것에 불과하며 이러한 예시들로부터 다양하게 변형될 수 있고 여러가지 형태를 취할 수 있다. 그러므로 본 발명은 상세한 설명에서 언급된 특별한 형태로 한정되는 것으로 이해되어서는 아니되며, 첨부된 청구범위에 의해 정의되는 본 발명의 기술사상과 그 범위 내에 있는 모든 변형물, 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은, 최근 성장 방법이 개발된 반도체 나노선을 원하는 지점에 성장함으로써 동축 수직형트랜지스터 또는 수광 또는 발광 소자 등과 같은 반도체 나노 소자를 원하는 위치에 알루미늄 산화막 마스크를 이용하여 성장하는 새로운 형태의 집적 개념을 제시하고 있다.
또한, 본 발명에서 사용된 공정 방법의 일부는 기존의 평면형 CMOS 공정과 동시에 사용이 가능하여, 현재 사용되는 CMOS 공정의 개선을 위하여서도 사용될 수 있는데, 이는 본 발명의 전체 순서를 따르지 않고 일부의 공정을 CMOS 공정에 도입함으로써, 소자의 집적도를 높이는 데 기여할 것으로 예측된다.
또한, 본 발명에 의하면 수직으로 FET 소자 등을 배열할 수 있으므로, 수평으로 CMOS를 배열하는 공정 방법보다 집적도를 10 내지 100 배 높이는 것도 가능할 것이라고 예측되며, 따라서, 반도체 나노선을 성장한 후, 잘라내어, 기계적, 유체역학적, 친수성 소수성 등을 이용하여 집적함으로써 시간과 비용의 한계로 인하여 실용성이 없는 종래 기술에 비하여, 공정 과정에서 이미 기판 위에 원하는 지점에 수직형 동축 전계효과트랜지스터를 성장함으로써, 배열하는 나노선의 응용뿐만 아니라 소자에의 응용이 보다 용이하다.
따라서, 본 발명에 의하면 전계효과트랜지스터뿐만 아니라, 광발광 또는 광수광 소자를 원하는 위치에 성장하는 것이 가능하여 광소자 집적에도 응용될 수 있으며, 나아가서 현재의 50-80 나노미터 디자인 룰을 줄여 10-30 나노미터 디자인 룰을 개발하는데 응용될 수도 있다.

Claims (16)

  1. 실리콘 기판 위의 원하는 위치에 구덩이를 패터닝하는 단계;
    상기 구덩이의 바닥에 금속을 증착하는 단계;
    상기 실리콘 기판 위에 알루미늄 막을 증착하는 단계;
    상기 알루미늄 막을 양극산화시킴으로써 상기 원하는 위치에 상기 금속이 노출되도록 원통형 구멍이 형성된 알루미늄 산화막을 형성하는 단계; 및
    상기 원통형 구멍을 통해 수직형 나노선을 성장시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 나노선 성장방법.
  2. 제 1 항에 있어서,
    상기 수직형 나노선을 성장시키는 단계는 상기 금속을 촉매 물질로 하여 VLS 성장시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 나노선 성장방법.
  3. 제 1 항에 있어서,
    상기 수직형 나노선은 실리콘 또는 화합물 반도체 재질로 이루어지는 것을 특징으로 하는 나노선 성장방법.
  4. 제 1 항에 있어서,
    상기 구덩이의 깊이는 10 내지 100nm이고 반경은 100nm이하인 것을 특징으로 하는 나노선 성장 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 나노선의 직경은 100nm 이내인 것을 특징으로 하는 나노선 성장 방법.
  7. 제 1 항에 있어서,
    상기 알루미늄 막의 두께는 0.2 내지 2㎛인 것을 특징으로 하는 나노선 성장 방법.
  8. 제 1 항에 의하여 성장된 상기 수직형 나노선 주위의 적어도 일부에 동축 절연막을 성장하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 나노 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 원통형 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 나노 소 자 제조 방법.
  10. 제 8 항에 있어서,
    상기 원통형 절연막 주위의 적어도 일부에 동축 금속을 성장하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 나노 소자 제조 방법.
  11. 삭제
  12. 제 8 항에 있어서,
    상기 알루미늄 산화막에 게이트 연결선을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 나노 소자 제조방법.
  13. 삭제
  14. 삭제
  15. 실리콘 기판 위의 원하는 위치에 구덩이를 패터닝하는 단계;
    상기 구덩이의 바닥에 금속을 증착하는 단계;
    상기 실리콘 기판 위에 알루미늄 막을 증착하는 단계; 및
    상기 알루미늄 막을 양극산화시킴으로써 상기 원하는 위치에 상기 금속이 노출되도록 원통형 구멍이 형성된 알루미늄 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 나노공 형성방법.
  16. 삭제
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KR101199211B1 (ko) 2009-06-10 2012-11-07 성균관대학교산학협력단 매트릭스 구조의 공극들 배열을 갖는 양극 산화물을 이용한 수직형 나노와이어 성장방법
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