KR20140095007A - 수직 나노와이어를 포함하는 반도체 구조를 형성하는 방법 - Google Patents

수직 나노와이어를 포함하는 반도체 구조를 형성하는 방법 Download PDF

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Abstract

본 방법은 기판 및 상기 기판 위의 나노와이어를 포함하는 반도체 구조를 제공하는 단계를 포함한다. 나노와이어는 제1 반도체 물질을 포함하며 기판의 제1 방향으로 연장한다. 물질층이 기판 위에 형성된다. 물질층은 나노와이어를 환형으로 둘러싼다. 나노와이어의 제1 파트는 물질층에 대해 선택적으로 제거된다. 나노와이어의 제2 파트는 제거되지 않는다. 반도체 구조가 나노와이어의 위치에 리세스를 가지도록 기판으로부터 먼 쪽의 나노와이어의 제2 파트의 말단부는 물질층의 표면보다 기판에 더 가까이 있다. 나노와이어의 말단부는 리세스의 바닥에서 노출된다. 리세스는 제2 반도체 물질로 충전된다. 제2 반도체 물질은 제1 반도체 물질과는 상이하게 도핑된다.

Description

수직 나노와이어를 포함하는 반도체 구조를 형성하는 방법{METHOD OF FORMING A SEMICONDUCTOR STRUCTURE INCLUDING A VERTICAL NANOWIRE}
일반적으로, 본 개시는 집적 회로 분야에 관한 것이며, 보다 구체적으로, 수직 나노와이어들을 포함하는 집적 회로에 관한 것이다.
집적 회로는 전형적으로, 특히 전계 효과 트랜지스터들을 포함하는 다수의 회로 소자들을 포함한다. 전계 효과 트랜지스터에는, 게이트 전극과 채널 영역 사이에 전기적 절연을 제공하는 게이트 절연층에 의해 채널 영역으로부터 분리될 수 있는 게이트 전극이 제공된다. 채널 영역에 인접하여, 소스 영역 및 드레인 영역이 제공된다.
채널 영역, 소스 영역 및 드레인 영역은 반도체 물질로 형성될 수 있고, 여기서 채널 영역의 도핑은 소스 영역 및 드레인 영역의 도핑과는 상이하다. 게이트 전극에 인가된 전기 전압에 따라, 전계 효과 트랜지스터는 온-상태와 오프-상태 사이에서 전환될 수 있다.
전계 효과 트랜지스터들은, 소스 영역, 채널 영역 및 드레인 영역이 반도체 기판 내에 형성되거나 기판 위에 제공된 반도체 물질의 층 내에 형성되는, 평면 전계 효과 트랜지스터들일 수 있다. 소스 영역, 채널 영역 및 드레인 영역은 기판의 두께 방향인 수직 방향에 실질적으로 직각인 기판의 수평 방향을 따라 배열된다. 채널 영역 위에, 게이트 전극이 형성되고, 게이트 전극을 채널 영역으로부터 전기적으로 절연시키기 위하여 게이트 전극과 채널 영역 사이에 게이트 절연층이 제공될 수 있다.
전계 효과 트랜지스터들의 동작 속도를 증가시키기 위하여, 그리고 전계 효과 트랜지스터들을 포함하는 집적 회로들의 더 높은 집적 밀도(density of integration)를 제공하기 위하여, 전계 효과 트랜지스터들의 사이즈의 감소가 요구될 수 있다. 평면 전계 효과 트랜지스터의 사이즈가 감소되면, 트랜지스터의 소스 영역과 드레인 영역 사이의 거리에 대응하는 게이트 길이가 또한 감소된다. 이는 전계 효과 트랜지스터의 증가된 누설 전류 및 악화된 서브-스레시홀드 슬로프(sub-threshold slope)를 포함하는 단 채널 효과(short channel effects)를 야기할 수 있다.
평면 전계 효과 트랜지스터들이 집적 회로에 채용될 때 발생할 수 있는 일부 성능 문제들을 해결하기 위하여, 평면 전계 효과 트랜지스터들 대신에, FinFET 또는 삼중-게이트(tri-gate) 트랜지스터들 각각을 사용하는 것이 제안되어 왔다. FinFET 및 삼중-게이트 트랜지스터들에서, 채널 영역 및/또는 소스 및 드레인 영역들, 또는 소스 및 드레인 영역들의 부분들이 핀(fin)들 내에 형성되는바, 상기 핀들은 위에 트랜지스터들이 형성되어 있는 기판의 수평 방향을 따라 연장하는 신장된(elongated) 반도체 소자들이다. 게이트 전극은 핀들의 양 면(two sides)에 형성될 수 있고, 삼중-게이트 트랜지스터들의 경우에는, 게이트 전극이 핀들의 삼 면(three sides)에 형성되도록, 게이트 전극이 핀들의 최상부(top) 위에 또한 형성될 수 있다.
따라서, FinFET 또는 삼중-게이트 트랜지스터의 게이트 전극에 인가되는 전기 전압이 채널 영역의 양 면 또는 삼 면에 각각 제공되며, 이는 채널 영역의 제어성(controllability)을 개선할 수 있다. 그러나, 평면 트랜지스터들과 유사하게, FinFET 및 삼중 트랜지스터들에서, 소스, 채널 및 드레인 영역들이 기판의 수평 방향을 따라 배열되어, 소스 및 드레인 영역들에 전기적 컨택들을 제공하기 위한, 그리고 게이트 길이를 위한, 상대적으로 많은 양의 공간을 필요로 한다.
상술된 상황을 고려하여, 위에서 언급된 문제들 중 일부 또는 전부를 극복하거나 적어도 감소시키는 방법들이 제공된다. 특히, 본 개시는, 위에 트랜지스터들이 형성되어 있는 기판의 수직 방향을 따라 소스, 채널, 및 드레인 영역이 배열되는 전계 효과 트랜지스터들을 형성하기 위하여 채용될 수 있는 방법들을 제공한다. 이는, 트랜지스터들의 게이트 길이의 스케일링을 요구함이 없이, 기판의 수평 방향들에서 전계 효과 트랜지스터들의 연장(extension)의 감소를 가능하게 할 수 있다. 또한, 본 개시는 개선된 채널 제어성을 갖는 전계 효과 트랜지스터들의 형성을 가능하게 할 수 있는 방법들을 제공한다.
하기에서는 본 발명의 몇몇 양상들에 대한 기본적인 이해를 제공하기 위하여 본 발명의 간략화된 요약을 제시한다. 본 요약은 본 발명의 포괄적인 개요가 아니다. 본 요약은 본 발명의 키 또는 주요 요소들을 식별하기 위하여 그리고 본 발명의 범위를 획정하기 위하여 의도된 것이 아니다. 본 요약의 유일한 목적은 추후에 논의되는 더 상세한 설명에 대한 서문으로서 간략화된 형태로 몇몇 개념들을 제시하기 위한 것이다.
본원에 개시된 예시적인 방법은 반도체 구조를 제공하는 단계를 포함한다. 반도체 구조는 기판 및 기판 위에 제공된 나노와이어를 포함한다. 나노와이어는 제1 반도체 물질을 포함하며 기판의 수직 방향으로 연장한다. 나노와이어를 환형으로 둘러싸는(annularly enclosing) 물질층이 기판 위에 형성된다. 나노와이어의 제1 파트는 물질층에 대해 선택적으로 제거된다. 나노와이어의 제2 파트는 제거되지 않는다. 반도체 구조가 나노와이어의 위치에 리세스를 가지도록, 기판으로부터 먼 쪽의 나노와이어의 제2 파트의 말단부(distal end)는 물질층의 표면보다 기판에 더 가까이 있다. 나노와이어의 말단부는 상기 리세스의 바닥(bottom)에서 노출된다. 리세스는 제2 반도체 물질로 충전된다. 제2 반도체 물질은 제1 반도체 물질 e과는 상이하게 도핑된다.
본원에 개시된 추가의 예시적인 방법은 기판, 기판 위의 유전체층, 및 유전체층 위의 제1 반도체층을 포함하는 절연체-위-반도체(semiconductor-on-insulator) 구조를 제공하는 단계를 포함한다. 제1 반도체층의 두께가 감소된다. 제1 반도체층의 두께를 감소시킨 후, 제2 반도체층이 상기 제1 반도체층 위에 에피텍셜하게(epitaxially) 증착된다. 제2 반도체층은 제1 반도체층 위에 제공된 제1 부분 및 제2 반도체층의 제1 부분 위에 제공된 제2 부분을 포함한다. 제2 반도체층의 제1 부분의 도핑은 제2 반도체층의 제2 부분의 도핑과는 상이하다. 제2 반도체층의 제2 부분은 패턴화된다. 패터닝은 기판의 수직 방향으로 연장하는 나노와이어를 형성한다. 나노와이어에 인접해 있으며 상기 나노와이어에 의해 덮이지 않은 반도체층의 제1 부분의 파트는 상기 반도체 구조 내에 남아 있다.
본 개시는 첨부의 도면들과 함께 하기의 설명을 참조로 이해될 수 있으며, 도면들에서 유사한 참조 부호들은 유사한 요소들을 식별한다.
도 1은 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 단면도를 도시한다.
도 2는 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 단면도를 도시한다.
도 3a 및 도 3b는 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 도면들을 도시하며, 도 3a는 개략적인 평면도를 도시하고, 도 3b는 개략적인 단면도를 도시한다.
도 4는 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 단면도를 도시한다.
도 5는 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 단면도를 도시한다.
도 6a 및 도 6b는 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 도면들을 도시하며, 도 6a는 개략적인 평면도를 도시하고, 도 6b는 개략적인 단면도를 도시한다.
도 7은 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 단면도를 도시한다.
도 8은 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 단면도를 도시한다.
도 9는 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 단면도를 도시한다. 그리고,
도 10a 내지 도 10c는 본 개시에 따른 방법의 단계에서 반도체 구조의 개략적인 도면들을 도시하며, 도 10a는 개략적인 평면도를 도시하고, 도 10b 및 10c는 개략적인 단면도를 도시한다.
본원에 개시된 내용이 다양한 수정들 및 대안적인 형태들을 허용하지만, 본원의 구체적인 실시예들이 도면들에 예로서 도시되고 여기에서 상세히 설명된다. 그러나, 구체적인 실시예들에 대한 본원의 설명은 본 발명을 개시된 특정 형태들로 제한하려 의도된 것이 아니라, 오히려 반대로, 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범주 내에 속하는 모든 수정들, 등가들, 및 대안들을 포함하도록 의도된 것이다.
본 발명의 다양한 예시적인 실시예들이 하기에서 설명된다. 명료성을 위하여, 실제 구현의 모든 피쳐들이 본 명세서에서 설명되지는 않는다. 물론, 임의의 그러한 실제 실시예의 개발 시에, 시스템 관련 제약 및 비즈니스 관련 제약의 준수와 같은, 구현마다 달라질 개발자의 구체적인 목적들을 달성하기 위하여, 다양한 구현-특정(implementation-specific) 결정들이 이루어져야만 한다는 것이 자명할 것이다. 더욱이, 그러한 개발 노력이 복잡하고 시간 소모적일 수 있지만 그럼에도 불구하고 본 개시의 이익을 갖는 당업자에게는 일상적인 일일 것임이 자명할 것이다.
하기의 실시예들은 당업자로 하여금 본 발명을 만들고 사용할 수 있게하기에 충분히 자세히 설명된다. 본 개시에 근거하여 다른 실시예들이 자명할 것이고, 본 개시의 범주로부터 벗어남이 없이 시스템, 구조, 프로세스 또는 기계적 변경들이 이루어질 수 있다는 것이 이해될 것이다. 하기의 설명에서는, 본 개시에 대한 완전한 이해를 제공하기 위하여 다양한 구체적인 세부사항들이 주어진다. 그러나, 본 개시의 실시예들이 이 구체적인 세부사항들 없이 시행될 수 있다는 것이 자명할 것이다. 본 개시를 모호하게하지 않기 위하여, 몇몇 잘 알려진 회로들, 시스템 구성들, 구조 구성들 및 프로세스 단계들은 상세히 개시되지 않는다.
도 1은 실시예에 따른 방법의 단계에서 반도체 구조(100)의 개략적인 단면도를 보여준다. 반도체 구조(100)는 반도체 물질, 예를 들어 실리콘으로 형성될 수 있는 기판(101)을 포함한다. 기판(101)은 두께 방향(130)(도 1의 도면 평면에서 수직) 또는 수직 방향 각각을 가진다. 수직 방향(130)에서의 기판의 연장은, 서로에 대해 그리고 기판(101)의 수직 방향(130)에 대해 직각인 제1 수평 방향(128)과 제2 수평 방향(129)에서의 기판의 연장보다 작을 수 있다.
도면들에서, 도면 평면에 직각인 방향들은 화살표들로서 도시되고, 뷰어를 향해 가리키는 방향은 점을 갖는 원으로서 도시되며, 뷰어로부터 멀어지게 가리키는 방향은 "x"를 갖는 원으로서 도시된다.
기판(101)은 기판(101)의 수직 방향(130)에 실질적으로 직각인 최상부 표면과 바닥 표면을 가질 수 있다. 기판(101)은 디스크 또는 플레이트의 형상을 가질 수 있다.
반도체 구조(100)는 반도체층(103) 및 유전체층(102)을 더 포함한다. 유전체층(102)은 반도체층(103)과 기판(101) 사이에 제공된다. 유전체층(102)은 반도체층(103)을 기판(101)으로부터 분리하고, 반도체층(103)과 기판(101) 사이에 전기적 절연을 제공한다. 유전체층(102)은 실리콘 이산화물, 실리콘 산화질화물 및/또는 실리콘 질화물을 포함할 수 있고, 반도체층(103)은, 실리콘, 실리콘/게르마늄, 실리콘 탄화물 및/또는 III-V 반도체(예컨대, 갈륨 아세나이드)와 같은 반도체 물질을 포함할 수 있다. 반도체층(103)은 실질적으로 도핑되어 있지 않을 수 있다. 기판(101), 유전체층(102) 및 반도체층(103)이 절연체-위-반도체(SOI) 구조를 형성한다.
반도체 구조(100)는 트렌치 격리 구조(104)를 더 포함한다. 트렌치 격리 구조(104)는 얕은(shallow) 트렌치 격리 구조일 수 있다. 트렌치 격리 구조(104)는 도 1에 도시된 반도체층(103)의 부분을 둘러쌀 수 있고, 반도체층(103)의 둘러싸인 부분과 도 1에 도시되지 않은 반도체층(103)의 다른 부분들과의 사이에 전기적 절연을 제공할 수 있다.
반도체 구조(100)의 형성은, 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼를 제공하는 단계를 포함할 수 있는, 절연체-위-반도체 구조를 형성하기 위한 기법들을 적용하는 것을 포함할 수 있다. 제1 반도체 웨이퍼는 기판(101)의 반도체 물질을 포함하고 제2 반도체 웨이퍼는 반도체층(103)의 반도체 물질을 포함한다. 웨이퍼들 중 하나, 또는 두 웨이퍼들 모두가 그 위에 형성된 유전체층(102)의 유전체 물질의 층을 가질 수 있다. 웨이퍼들은 서로 본딩될 수 있으며, 여기서 유전체층(102)은 웨이퍼들 사이에 위치된다. 이후, 반도체층(103)의 반도체 물질을 포함하는 제2 웨이퍼가 벽개(cleave)될 수 있다. 그후, 실질적으로 평탄한 반도체층(103)의 표면을 제공하기 위하여 연마 공정, 예를 들어, 화학 기계적 연마(CMP)가 수행될 수 있다.
절연체-위-반도체 구조를 형성한 후, 포토리쏘그래피, 식각, 산화 및/또는 증착을 포함하는 얕은 트렌치 격리를 형성하기 위한 공정들에 의해, 트렌치 격리 구조(104)가 형성될 수 있다.
도 1에 도시된 구성에서, 반도체층(103)은 약 10 nm(울트라-씬 바디 절연체-위-반도체 웨이퍼(UTB-SOI-웨이퍼)에서 반도체층의 두께에 대응함) 내지 약 100 nm(보통의 절연체-위-반도체 웨이퍼에서 반도체층의 두께에 대응함) 범위 내의 두께를 가질 수 있다.
도 2는 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 단면도를 도시한다. 반도체층(103)의 두께(수직 방향(130)에서 반도체층(103)의 연장)가 감소될 수 있다. 반도체층(103)의 두께의 감소 후, 반도체층(103)은 약 5-10 nm 범위의 두께를 가질 수 있다.
반도체층(103)의 두께의 감소는 트렌치 격리 구조(104)의 물질에 대해 반도체층(103)의 반도체 물질을 선택적으로 제거하도록 된 식각 공정을 포함할 수 있다. 제2 물질에 대한 제1 물질의 선택적 식각에서, 두 물질들 모두는, 제2 물질보다 큰 식각 속도(etch rate)로 제1 물질을 제거하도록 된 식각제(etchant)에 노출된다. 물질의 식각 속도는 물질이 식각제에 노출될 때 시간 단위 당 제거되는 물질층 부분의 두께를 특정하며, 여기서 두께는 물질의 표면에 직각인 방향으로 측정된다.
반도체층(103)의 두께를 감소시키기 위해 사용되는 식각 공정은 건식 식각(dry etch) 공정, 예를 들어, 트렌치 격리 구조(104)의 물질에 대해 반도체층(103)의 물질을 선택적으로 제거하도록 된 반응성 이온 식각(RIE) 공정일 수 있다. 예를 들어, 반도체층(103)이 실리콘을 포함하고 트렌치 격리 구조(104)가 실리콘 이산화물을 포함하는 실시예들에서, 식각 공정은 반응성 이온 식각 공정일 수 있으며 여기서 CF4를 포함하는 식각 가스가 사용된다. 반도체층(103)의 두께가 식각 공정에 의해 감소될 필요는 없다. 대안적으로 또는 추가적으로, 화학 기계적 연마 공정이 사용될 수 있다. 화학 기계적 연마에서, 반도체 구조(100)가 연마 패드에 대해 이동되고, 반도체 구조(100)와 연마 패드 사이의 계면(interface)에 슬러리가 공급된다. 반도체 구조(100)의 표면 위의 물질들, 특히 반도체층(103)의 물질은, 반도체층(103)의 물질과 슬러리 내의 화학적 화합물들 사이의 화학적 반응들에 의해, 그리고/또는 반도체층(103)의 물질과 연마 패드 사이의 기계적 상호작용들에 의해 제거된다. 화학 기계적 연마 공정에서, 트렌치 격리 구조의 두께가 감소되도록, 트렌치 격리 구조(104)의 파트가 또한 제거될 수 있다.
반도체층(103)의 두께의 감소 후, 반도체층(103) 위에 반도체층(105)을 에피텍셜하게 증착하기 위해 에피텍셜 성장 공정이 수행될 수 있다. 반도체층(105)의 에피텍셜 증착으로 인하여, 반도체층(105)의 반도체 물질은 반도체층(103)의 반도체 물질의 결정질 구조에 적응할 수 있다. 따라서, 실질적으로 단일-결정질(single crystalline) 구조의 반도체층(105)이 얻어질 수 있다.
에피텍셜 성장 공정은 반도체층(103) 위에 반도체 물질을 선택적으로 증착하도록 될 수 있으며, 여기서 트렌치 격리 구조(104)의 노출된 표면 부분들 위에는 반도체 물질이 실질적으로 증착되지 않고/않거나 단지 적은 양의 반도체 물질이 트렌치 격리 구조(104)의 노출된 표면 부분들 위에 증착된다.
몇몇 실시예들에서, 위에 반도체 물질이 증착되지 않을 반도체 구조(100)의 부분들(도 1에 도시되지 않음)이, 반도체층(105)이 증착되는 동안, 마스크, 예를 들어 실리콘 질화물 또는 실리콘 이산화물을 포함하는 하드마스크에 의해 덮일 수 있다. 에피텍셜 성장 공정의 선택성(selectivity)으로 인하여, 마스크 위에 반도체 물질이 실질적으로 증착되지 않거나 단지 적은 양의 반도체 물질이 증착된다. 더욱이, 도 2에 도시된 반도체 구조(100)의 부분은 반도체 구조의 다른 부분들에 반도체 물질을 증착하기 위한 선택적 에피텍셜 성장 공정이 수행되는 동안에 마스크에 의해 덮일 수 있다.
따라서, 반도체 구조(100)의 서로 다른 부분들에, 서로 다른 반도체 물질들 및/또는 서로 다르게 도핑된 반도체 물질이 제공될 수 있다. 서로 다르게 도핑된 반도체 물질들은 반도체 구조(100)의 부분들에 N-채널 트랜지스터들 및 P-채널 트랜지스터들을 형성하기 위하여 사용될 수 있다.
선택적 에피?셜 성장 공정은 화학적 증기 증착 공정 또는 플라즈마 인핸스드 화학적 증기 증착 공정일 수 있으며, 반응물 가스의 조성 및 압력, 반응물 가스 내에서 생성된 전기적 방전의 파워(power)와 같은 증착 공정의 파라미터들이, 반도체층(103) 위에 반도체 물질의 선택적 증착이 얻어지도록 적응된다.
예를 들어, 반도체층들(103, 105)이 실리콘을 포함하는 실시예들에서, 반도체층(103) 위에 반도체층(105)을 형성하기 위해 사용되는 선택적 에피텍셜 성장 공정은 화학적 증기 증착 공정 또는 플라즈마 인핸스드 화학적 증기 증착 공정일 수 있고, 여기서 실리콘 및 염소를 포함하는 화학적 화합물(예를 들어, SiCl4, SiHCl3 및/또는 SiH2Cl2)을 포함하는 식각 가스가 사용된다. 대안적으로, 식각 가스는 실리콘을 포함하는 화학적 화합물(예를 들어, SiH4)과 염화물(chloride)을 포함하는 질료(substance)(예를 들어, HCl 및/또는 Cl2)의 혼합물을 포함할 수 있다.
염소는 트렌치 격리 구조(104) 및/또는 마스크의 표면 위에서 실리콘 원자들과 화학적으로 반응할 수 있고, 여기서 실리콘 원자들이 제거되도록, 표면에 결속되지 않은 가스상 반응 산물(gaseous reaction product)들이 형성된다. 반도체층(103) 위에 이미 증착된 실리콘 위 및/또는 반도체층(103)의 표면 위에 증착된 실리콘 원자들은 더 낮은 정도로 염소와 반응하고, 따라서 반도체층(103)의 표면 위에서 실리콘의 성장이 얻어진다.
선택적 에피텍셜 성장 공정이 화학적 증기 증착 공정 또는 플라즈마 인핸스드 화학적 증기 증착 공정일 필요는 없다. 대안적으로, 분자 빔 에피택시(MBE:molecular beam epitaxy) 또는 금속 유기 화학적 증기 증착(MOCVD:metal organic cghemical vapor deposition)이 사용될 수 있다.
반도체층(105)은 부분들(106, 107)을 포함할 수 있고, 부분(106)의 도핑은 부분(107)의 도핑과 상이하다. 부분(106)은 반도체층(105)의 부분(107)과 반도체층(103)과의 사이에 제공될 수 있고, P-도핑 또는 N-도핑될 수 있다. 몇몇 실시예들에서, 반도체층(105)의 부분(106)은 비소(As)와 같은 N-형 도판트, 또는 보론(B)와 같은 P-형 도판트를 포함할 수 있다. 도판트의 농도는 약 1015 cm-3 내지 각각의 도판트의 약 고체 용해도 한계치(solid solubility limit)(대략 1021 cm-3일 수 있음)의 범위 내에 있을 수 있는 바, 예를 들어, 약1020 cm-3일 수 있다. 부분(106) 위에 제공되는 반도체층(105)의 부분(107)은 실질적으로 도핑되지 않을 수 있거나 부분(107)이 반도체층(105)의 부분(106)의 도핑에 대해 역으로 도핑될 수 있다. 반도체층(105)의 부분(107)이 부분(106)의 도핑에 대해 역으로 도핑되는 실시예들에서, 부분(106)이 N-도핑되면 부분(107)은 P-도핑될 수 있고, 부분(106)이 P-도핑되면 부분(107)이 N-도핑될 수 있다.
하기에서 더 상세히 설명될 바와 같이, 트랜지스터가 반도체 구조(100) 내에 형성될 수 있으며, 여기서 트랜지스터의 드레인 영역이 반도체층(105)의 부분(106)으로부터 형성되고, 채널 영역이 부분(107)으로부터 형성된다. 형성될 트랜지스터가 N-형 트랜지스터인 실시예들에서, 반도체층(105)의 부분(106)은 N-도핑될 수 있고, 형성될 트랜지스터가 P-채널 트랜지스터인 실시예들에서, 반도체층(105)의 부분(106)은 P-도핑될 수 있다.
기판(101)의 수직 방향(130)(도 2의 도면 평면에 수직)으로 측정된 반도체층(105)의 부분(106)의 두께는 제1 반도체층(103)의 두께를 감소시킨 후에 얻어지는 반도체층(103)의 감소된 두께보다 클 수 있다.
몇몇 실시예들에서, 반도체층(105)의 부분(106)의 두께는 반도체층(103)의 감소된 두께의 5 배보다 크고/크거나 반도체층(103)의 감소된 두께의 10 배보다 클 수 있다. 예를 들어, 반도체층(103)의 감소된 두께가 약 5-10 nm의 범위 내에 있을 수 있고, 반도체층(105)의 부분(106)이 약 50-60 nm 범위의 두께를 가질 수 있다.
따라서, 유전체층(102)에 가까이 위치되는, 반도체 구조(100) 내에 형성된 트랜지스터의 드레인 영역이 얻어질 수 있다. 반도체층(103)의 두께 감소 후 반도체 구조(100)에 남아있는 반도체층(103)의 부분의 상대적으로 낮은 두께는, 트랜지스터의 전기적 특성들에 단지 적은 영향을 갖거나 실질적으로 전혀 영향을 갖지 않으면서도, 실질적으로 단일-결정질 반도체층(105) 구조를 제공하기에 충분할 수 있다.
반도체층(105)의 부분(107)의 두께는 반도체층(105)의 부분(106)의 두께보다 크고/크거나 부분(106)의 두께의 두 배보다 클 수 있다. 몇몇 실시예들에서, 반도체층(105)의 부분(107)은 약 130-150 nm의 범위의 두께(예를 들어 약 140 nm의 두께)를 가질 수 있다.
반도체층의 부분(107)의 두께는 반도체 구조(100) 내에 형성될 트랜지스터의 소스 스페이서의 두께와 게이트 길이의 합보다 클 수 있다. 실시예에서, 게이트 길이는 대략 26 nm (22nm-Node)일 수 있고, 소스 스페이서의 두께는 대략 20 nm일 수 있고 추가적인 공차(tolerance)를 제공하기 위하여 반도체층(105)의 부분(107)의 두께는 대략 140 nm일 수 있다. 게이트 길이 및 소스 스페이서는 하기에서 설명될 것이다.
반도체층(105)의 부분들(106, 107)의 도핑은, 증착 공정 동안에 반도체층(105)의 물질을 인시츄(in situ) 도핑함으로써 제공될 수 있다. 이러한 목적으로, 반도체층의 물질의 증착 동안에 도판트 또는 도판트를 포함하는 화학적 화합물이 공급될 수 있고, 따라서 도판트가 반도체층(105) 내에 포함된다. 반도체층(105)의 실질적으로 도핑되지 않은 부분(107)을 형성하기 위하여, 부분(107)의 형성 동안에 도판트 또는 도판트를 포함하는 화학적 화합물의 공급이 생략될 수 있다.
도 3a 및 3b는 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 도면들을 도시한다. 도 3a는 개략적인 평면도를 도시하고, 도 3b는, 도 1 및 2에 도시된 단면도들에 대응하는 도 3a의 선 A-A에 따른 개략적인 단면도를 도시한다.
트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분의 제1 패터닝이 수행된다. 제1 패터닝 공정에서, 더미 구조(108)가 반도체층(105) 위에 형성된다. 더미 구조(108)는 실리콘 질화물을 포함할 수 있다. 대안적으로, 더미 구조(108)는 실리콘 이산화물 또는 실리콘 산화질화물을 포함할 수 있다. 더미 구조(108)는 신장된 형상을 가질 수 있으며, 여기서 제1 수평 방향(128)(도 3a의 도면에 수평)에서의 더미 구조(108)의 연장이 제2 수평 방향(129)(도 3a의 도면에 수직)에서의 더미 구조(108)의 연장보다 크다.
제1 수평 방향(128)에서, 더미 구조(108)는 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분에 걸쳐 연장할 수 있고/있거나 더미 구조(108)의 단부(end)들이 트렌치 격리 구조(104)와 오버랩할 수 있다. 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분의 파트가 더미 구조(108)에 의해 덮이지 않도록, 제2 수평 방향(129)에서의 더미 구조(108)의 연장이 제2 수평 방향(129)에서의 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분의 연장보다 작을 수 있다.
더미 구조(108)가 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분의 중심에 위치될 필요는 없다. 도 3a 및 도 3b에 도시된 바와 같이, 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분의 더 큰 파트가, 더미 구조(108)의 제2 측(도 3a의 도면에서 더미 구조(108)의 위 및 도 3b의 도면에서 더미 구조(108)의 좌측)보다 더미 구조(108)의 제1 측(도 3a의 도면에서 더미 구조(108)의 아래 및 도 3b의 도면에서 더미 구조(108)의 우측)에 위치될 수 있다.
하기에서 상세히 설명될 바와 같이, 반도체 구조(100) 내에 형성될 트랜지스터의 드레인 컨택 비아는 더미 구조(108)의 제1 측의 반도체 구조(100)의 파트에 제공될 수 있다. 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분의 중심에 더미 구조(108)를 제공하지 않음으로써, 중심에의 배열에 비해 드레인 컨택 비아를 형성하기 위한 더 많은 공간이 제공될 수 있다.
더미 구조(108)를 형성하기 위하여, 더미 구조(108)의 물질의 층(예를 들어, 실리콘 질화물, 실리콘 이산화물, 또는 실리콘 산화질화물의 층)이 증착 공정에 의해(예를 들어, 화학적 증기 증착 또는 플라즈마 인핸스드 화학적 증기 증착에 의해) 증착될 수 있다. 그후, 더미 구조(108)의 물질의 층이 패터닝될 수 있다.
더미 구조(108)의 물질의 층의 패터닝은 포토리쏘그래피 공정을 포함할 수 있다. 몇몇 실시예들에서, 제2 수평 방향(129)에서의 더미 구조(108)의 폭은 더미 구조(108)의 형성 시에 채용된 포토리쏘그래피 공정의 해상도(resolution)에 실질적으로 대응할 수 있다. 예를 들어, 제2 수평 방향(129)에서의 더미 구조(108)의 폭은 포토리쏘그래피 공정의 해상도의 두 배보다 작을 수 있다. 제2 수평 방향(129)에서의 더미 구조(108)의 폭은 약 30-40 nm의 범위 내에 있을 수 있다.
다른 실시예들에서, 제2 수평 방향(129)에서의 더미 구조(108)의 폭은 더미 구조(108)를 형성하기 위하여 사용된 포토리쏘그래피 공정의 해상도보다 작을 수 있다. 그러한 실시예들에서, 더미 구조(108)는 제2 수평 방향(129)에서 더 큰 폭(예를 들어, 포토리쏘그래피 공정의 해상도에 실질적으로 대응하는 폭)을 가지고 먼저 형성될 수 있고, 식각 공정이 이후 제2 수평 방향(129)에서 더미 구조(108)의 폭을 감소시키기 위하여 수행될 수 있다. 대안적으로, 복수의 패터닝 공정들이 더미 구조(108)를 형성하기 위하여 채용될 수 있다.
더미 구조(108)의 형성 후, 스페이서들(109, 110, 111, 112)이 더미 구조(108)에 인접하게 형성될 수 있다. 스페이서들(110, 112)은 더미 구조(108)와 실질적으로 동일한 물질로 형성될 수 있다. 스페이서들(109, 111)는 더미 구조(108) 및 스페이서들(110, 112)의 물질에 대해 선택적으로 식각될 수 있는 물질로 형성될 수 있다.
더미 구조(108) 및 스페이서들(110, 112)이 실리콘 질화물로 형성되는 실시예들에서, 스페이서들(109, 111)은 실리콘 이산화물 또는 실리콘 산화질화물을 포함할 수 있다. 더미 구조(108) 및 스페이서들(110, 112)이 실리콘 이산화물로 형성되는 실시예들에서, 스페이서들(109, 111)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있고, 더미 구조(108) 및 스페이서들(110, 112)이 실리콘 산화질화물로 형성되는 실시예들에서, 스페이서들(109, 111)은 실리콘 질화물 또는 실리콘 이산화물을 포함할 수 있다.
스페이서들(109, 110, 111, 112) 각각은 반도체 구조(100) 위에 각각의 스페이서의 물질의 층을 등방성으로(isotropically) 증착하고 이후 이방성(anisotropic) 식각 공정을 수행함으로써 형성될 수 있다.
이방성 식각 공정에서, 반도체 구조(100)의 실질적으로 수평인 부분들 위의(예를 들어, 반도체층(105)의 표면, 더미 구조(108)의 최상부 표면, 그리고 트렌치 격리 구조(104)의 최상부 표면 위의) 스페이서의 물질의 층의 부분들은, 더미 구조(108)의 측벽들 및/또는 이미 형성된 스페이서들의 측벽들과 같은 반도체 구조(100)의 경사진(inclined) 부분들 위의 층의 부분들보다 더 큰 식각 속도로 제거된다.
이방성 식각 공정은, 더미 구조(108) 또는 스페이서들(109 내지 112) 중 다른 하나일 수 있는 반도체 구조(100) 위의 다른 물질들에 대해, 특히, 반도체층(105)의 반도체 물질 및/또는 형성될 스페이서에 인접한 피쳐의 물질에 대해, 형성되는 스페이서의 물질을 선택적으로 제거하도록 될 수 있다.
이방성 식각 공정은 반도체 구조(100)의 실질적으로 수평인 부분들 위의 스페이서의 물질의 층의 부분들이 제거되자마자 정지될 수 있다. 식각 공정의 이방성으로 인하여, 반도체 구조(100)의 경사진 부분들 위의 물질층의 부분들은 제거되지 않고 스페이서들(109, 110, 111, 112) 중 하나를 형성한다.
도 4는 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 단면도를 도시한다. 더미 구조(108) 및 스페이서들(109, 110, 111, 112)의 형성 후, 반도체 구조(100)의 평탄화가 수행될 수 있다. 평탄화는 화학 기계적 연마 공정을 포함할 수 있다.
일부 실시예들에서, 더미 구조(108) 및 스페이서들(109-112)의 형성 후 그리고 평탄화 전에, 스페이서들(109, 111)과 실질적으로 동일한 물질의 희생층(sacrificial layer)(미도시)이 반도체 구조(100) 위에 형성될 수 있다. 희생층은 평탄화 공정 동안에 반도체층(105) 및 트렌치 격리 구조(104)를 보호하는 것을 도울 수 있고, 하기에서 상세히 설명될 바와 같이, 제조 공정에서 추후에 제거될 수 있다. 다른 실시예들에서, 희생층이 생략될 수 있다.
평탄화 시에, 더미 구조(108) 및 스페이서들(109-112)이 수직 방향(130)에서 실질적으로 동일한 두께를 얻고 더미 구조(108) 및 스페이서들(109-112) 각각이 반도체 구조(100)의 표면에서 노출되도록, 더미 구조(108) 및 스페이서들(109-112)의 부분들이 제거될 수 있다. 상술된 것과 같은 희생층이 사용되는 실시예들에서, 평탄화 시에, 더미 구조(108) 및 스페이서들(109-112)의 최상부 위의 희생층의 부분이 제거될 수 있으나, 반면 반도체층(105) 바로 위의 희생층의 부분은 반도체 구조(100) 위에 남아있을 수 있다.
평탄화 공정 후, 더미 구조(108) 및 스페이서들(110, 112)에 의해 덮여 있는 부분들을 제외하고 반도체층(105)을 노출시키기 위해 스페이서들(109, 111) 및 선택적 희생층이 제거될 수 있다. 이 피쳐들은, 도 3a 및 도 3b와 도 4를 비교함으로써 볼 수 있는 바와 같이, 제1 수평 방향(128)을 따라 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분에 걸쳐 연장하는 마스크들을 형성한다. 마스크들의 폭들은 더미 구조(108) 및 스페이서들(110, 112)의 폭들에 대응한다. 스페이서들(109, 111)의 위치들에, 마스크들 사이의 갭들이 제공되며, 여기서 갭들의 폭은 스페이서들(109, 111)의 폭들에 대응한다.
도 5는 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 단면도를 도시한다. 더미 구조(108) 및 스페이서들(110, 112)(도 4 참조)에 의해 제공된 마스크들에 의해 덮이지 않은 반도체층(105)의 부분들을 부분적으로 제거하기 위하여 식각 공정이 수행될 수 있다. 식각 공정은 더미 구조(108), 스페이서들(110, 112) 및 트렌치 격리 구조(104)의 물질들에 대해 반도체층(105)의 물질을 선택적으로 제거하도록 될 수 있다. 반도체층(105)이 실리콘을 포함하고 더미 구조(108), 스페이서들(110, 112) 및 트렌치 격리 구조(104)가 실리콘 이산화물, 실리콘 산화질화물 및/또는 실리콘 질화물을 포함하는 실시예들에서, 식각 공정은 실리콘 이산화물, 실리콘 산화질화물 및/또는 실리콘 질화물에 대해 실리콘을 선택적으로 식각하도록 될 수 있다.
식각 공정은, 식각 공정 후에 반도체 구조(100) 내에 남아있는 더미 구조(108) 및 스페이서들(110, 112) 아래의 반도체층(105)의 부분들이 수직 방향(130)을 따라 연장하는 실질적으로 수직인 측벽들을 갖는 신장된 반도체 돌출부들을 형성하도록, 더미 구조(108) 및 스페이서들(110, 112)의 아래에 있는 반도체층(105)의 부분들이 실질적으로 식각되지 않는 이방성 식각 공정일 수 있다.
더미 구조(108) 및 스페이서들(110, 112)에 의해 덮이지 않은 반도체층(105)의 부분들은 식각 공정에서 완전히 제거되지 않는다. 대신에, 식각 공정이 더미 구조(108) 및 스페이서들(110, 112)에 의해 덮이지 않은 반도체층(105)의 부분(107)의 파트들을 실질적으로 완전히 제거하도록 될 수 있지만, 반도체층(105)의 부분(106)의 적어도 파트들은 트렌치 격리 구조(104)에 의해 둘러싸인 반도체 구조(100)의 실질적으로 전체 영역 내에 남아 있을 수 있다. 더욱이, 반도체층(103)이 반도체 구조(100) 내에 남아 있을 수 있다.
식각 공정 후, 반도체층(105)의 부분(107)의 파트들을 포함하는 신장된 반도체 돌출부들은 제1 수평 방향(128)을 따라 반도체 구조(100)에 걸쳐 연장한다. 식각 공정에서, 신장된 반도체 돌출부들이 반도체층(105)의 부분(106)의 파트들을 포함하도록, 그리고 신장된 반도체 돌출부들 각각 내의 반도체층(105)의 서로 다르게 도핑된 부분들(106, 107) 사이에 천이(transition)가 존재하도록, 반도체층(105)의 반도체 물질이 반도체층(105)의 부분(107)의 두께보다 더 큰 깊이까지 식각될 수 있다.
제2 수평 방향(129)에서의 신장된 반도체 돌출부들의 폭은 더미 구조(108) 및 스페이서들(110, 112)의 폭에 실질적으로 대응한다. 신장된 반도체 돌출부들 사이에, 스페이서들(109, 111)의 폭에 실질적으로 대응하는 폭을 가진 홈(groove)들이 존재한다. 따라서, 더미 구조(108) 및 스페이서들(109-112)의 대응하는 폭들을 선택함으로써 신장된 반도체 돌출부들의 폭 및 신장된 반도체 돌출부들 사이의 공간이 제어될 수 있다.
몇몇 실시예들에서, 모든 신장된 반도체 돌출부들이 실질적으로 동일한 폭을 가지도록, 스페이서들(110, 112)의 폭이 더미 구조(108)의 폭과 실질적으로 동일할 수 있다. 다른 실시예들에서, 더미 구조(108) 아래에 형성된 신장된 반도체 돌출부가 스페이서들(110, 112) 아래에 형성된 신장된 반도체 돌출부들보다 넓도록, 스페이서들(110, 112)의 폭이 더미 구조(108)의 폭보다 작을 수 있다.
스페이서들(109-112)의 폭은 스페이서들(109-112)의 형성시 등방성으로 증착되는 물질층들의 두께들 및 스페이서들(109-112)의 형성시 수행된 식각 공정의 이방성의 정도에 의존한다. 따라서, 스페이서들(109-112)의 폭이 포토리쏘그래피 공정의 특성들에 의해 제한되지 않고, 따라서 스페이서들(110, 112) 아래에 형성된 신장된 반도체 돌출부들의 폭들 및 신장된 반도체 돌출부들 사이의 거리가 더미 구조(108)의 형성 시에 채용된 포토리쏘그래피 공정의 해상도보다 작을 수 있다. 몇몇 실시예들에서, 스페이서들(109-112)은 약 5-20 nm의 범위의 폭을 가질 수 있다.
식각 공정 후, 제1 패터닝 공정에서 마스크로서 사용되었던 더미 구조(108) 및 스페이서들(110, 112)이 제거될 수 있다. 이는 반도체층(105) 및 트렌치 격리 구조(104)의 물질들에 대해 더미 구조(108) 및 스페이서들(110, 112)의 물질을 선택적으로 제거하도록 된 식각 공정에 의해 행해질 수 있다. 더미 구조(108) 및 스페이서들(110, 112)이 실리콘 질화물을 포함하는 실시예들에서, 트렌치 격리 구조(104)는 실리콘 이산화물을 포함하고 반도체층(105)은 실리콘을 포함하고, 식각 공정은 실리콘 및 실리콘 이산화물에 대해 실리콘 질화물을 선택적으로 제거하도록 될 수 있다.
더미 구조(108) 및 스페이서들(110, 112)의 제거 후, 반도체층(105)으로부터 형성된 신장된 반도체 돌출부들 사이의 홈들 및 신장된 반도체 돌출부들과 트렌치 격리 구조(104) 사이의 공간이 충전 물질(113)로 충전될 수 있다. 몇몇 실시예들에서, 이는 반도체 구조(100) 위에 충전 물질(113)의 층을 증착함으로써 행해질 수 있다. 이후, 실질적으로 평면인 반도체 구조 표면을 제공하기 위하여 그리고 신장된 반도체 돌출부들을 노출시키기 위하여 그리고/또는 트렌치 격리 구조들(104)을 노출시키기 위하여, 평탄화 공정, 예를 들어, 화학 기계적 연마 공정이 수행될 수 있다.
본 개시는 상술된 바와 같이 더미 구조(108) 및 스페이서들(110, 112)이 식각 공정에 의해 제거되는 실시예들로 한정되는 것이 아니다. 대안적으로, 더미 구조(108) 및 스페이서들(110, 112)이 충전 물질(113)의 증착 중에 반도체 구조(100) 위에 남아 있을 수 있고 후속적인 화학 기계적 연마 공정 동안에 제거될 수 있다.
도 6a 및 도 6b는 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 도면들을 도시한다. 도 6a는 개략적인 평면도를 도시하고, 도 6b는, 도 1, 2, 3b, 4 및 5에 도시된 단면들에 대응하는 도 6a에 도시된 선(A-A)을 따른 개략적인 단면도를 도시한다.
기판(101)의 수직 방향(130)으로 연장하는 복수의 나노와이어들(114)을 형성하기 위하여 트렌치 격리 구조(104)에 의해 둘러싸인 반도체층(105)의 부분의 제2 패터닝 공정이 수행된다. 수직 방향(130)에서의 나노와이어들(114)의 길이는 기판(101)의 제1 수평 방향(128) 및 제2 수평 방향(129)에서의 나노와이어들(114)의 폭들보다 클 수 있다. 몇몇 실시예들에서, 수직 방향(130)에서의 나노와이어들(114)의 길이는 제1 수평 방향(128) 및/또는 제2 수평 방향(129)에서의 나노와이어들(114)의 폭들의 2 배를 초과, 3 배를 초과, 5 배를 초과 그리고/또는 10 배를 초과할 수 있다.
반도체층(105)의 부분(106)은 나노와이어들(114) 사이에서 노출될 수 있으며, 여기서 나노와이어들(114) 사이의 갭들 및 나노와이어들(114)과 트렌치 격리 구조(104) 사이의 공간 내에는 반도체층(105)의 부분(107)(도 4 참조)의 잔여물들이 전혀 남지 않는다. 나노와이어들(114)은 반도체층(105)의 부분(107)으로부터의 물질로 형성된 상부 부분(upper portion)을 포함할 수 있다. 나노와이어들(114) 각각이 반도체층(105)의 부분(106)의 물질로부터 형성된 하부 부분을 포함하도록, 기판(100)의 수직 방향(130)에서의 나노와이어들(114)의 길이가 반도체층(105)의 부분(107)의 두께보다 클 수 있다.
따라서, 나노와이어들(114) 각각에서, 반도체층(105)의 부분(106)의 도핑에 대응하는 제1 도핑과 반도체층(105)의 부분(107)의 도핑에 대응하는 제2 도핑 사이의 천이가 제공될 수 있다. 특히, 나노와이어들(114) 각각이, P-도핑된 또는 N-도핑된 영역 각각과 실질적으로 도핑되지 않은 영역 사이의 천이를 포함할 수 있고, 여기서 실질적으로 도핑되지 않은 영역이 P-도핑 또는 N-도핑 영역보다, 기판(101)까지 더 먼 거리에 제공된다. 대안적으로, 부분(107)이 부분(106)의 도핑에 역으로 도핑되는 반도체층(105)으로부터 나노와이어들이 형성되면, 나노와이어들(114) 각각이 PN 천이를 포함할 수 있다.
제2 패터닝 공정에서, 더미 구조(108)(도 3a-3b)와 유사한 더미 구조가 반도체 구조(100) 위에 형성될 수 있다. 더미 구조(108)와 유사하게, 이 제2 더미 구조는 신장된 형상을 가질 수 있으며, 여기서 제2 더미 구조의 폭은 제2 더미 구조의 형성을 위해 채용된 포토리쏘그래피 공정의 해상도와 실질적으로 동일하거나 그보다 약간 더 크다. 제2 더미 구조의 형성 후에 제2 더미 구조의 폭이 감소되는, 그리고/또는 복수의 패터닝 공정들이 제2 더미 구조의 형성을 위해 채용되는 실시예들에서, 제2 더미 구조의 폭은 포토리쏘그래피 공정의 해상도보다 작을 수 있다.
그러나, 기판(101)에 대한 제2 더미 구조의 배열은 더미 구조(108)의 배열과 상이하다. 반면, 상술한 바와 같이, 더미 구조(108)의 길이 방향은 제1 수평 방향(128)을 따라 연장하고, 제2 더미 구조의 길이 방향은 제2 수평 방향(129)을 따라 연장할 수 있다. 따라서, 제2 더미 구조가 제2 수평 방향(129)에서 트렌치 격리 구조에 의해 둘러싸인 반도체 구조(100)의 부분에 걸쳐 연장하고, 제2 더미 구조의 폭이 제1 수평 방향(128)을 따라 연장한다. 따라서, 더미 구조(108)와 비교하여, 제2 더미 구조의 배열이 대략 90 도의 각도로 회전된다.
제2 패터닝 공정의 추가의 피쳐들은 도 3a 내지 도 5를 참조로 위에서 설명된 제1 패터닝 공정에 대응할 수 있다. 특히, 스페이서 요소들 및/또는 희생 물질층이 제2 더미 구조에 인접하게 형성될 수 있고, 평탄화가 수행될 수 있고, 스페이서들 중 몇몇 및/또는 선택적 희생층이 제2 더미 구조 및 하나 이상의 다른 스페이서들의 물질에 대해 선택적으로 식각될 수 있고, 그리고 제2 더미 구조, 반도체 구조(100) 위에 남아있는 스페이서들 및/또는 트렌치 격리 구조(104)의 물질들에 대해 반도체층(105)의 물질을 선택적으로 식각하기 위한 식각 공정이 수행될 수 있다. 식각 공정의 깊이는 제1 패터닝 공정에서 채용된 식각 공정의 깊이와 대략 동일할 수 있다.
따라서, 나노와이어들(114)은, 두 패터닝 공정들 동안에, 반도체층(105)의 물질이 식각될 때 반도체 구조(100) 위에 남아있는 스페이서들 중 각 하나 및/또는 각각의 더미 구조에 의해 반도체층(105)이 덮이는 위치들에서 형성된다.
제2 더미 구조가 트렌치 격리 구조(104)에 의해 둘러싸인 반도체 구조(100)의 부분의 중심에 배열될 필요는 없다. 따라서, 반도체 구조(100) 내에 형성될 트랜지스터의 게이트 전극에 전기적 컨택을 제공하는 게이트 컨택 비아를 제공하기 위한 공간이 나노와이어들(114)의 일 측(side)에 제공될 수 있다. 예를 들어, 게이트 컨택 비아를 제공하기 위한 공간은 도 6a에 도시된 평면도의 우측에 위치될 수 있다.
본 개시가, 제1 및 제2 패터닝 공정에서 반도체층(105)의 물질이 식각될 때 제1 더미 구조(108) 및 제2 더미 구조가 반도체 구조(100) 위에 남아 있는 실시예들로 한정되는 것은 아니다. 대안적으로, 패터닝 공정들 중 하나에서, 또는 두 패터닝 공정들 모두에서, 더미 구조가 제거될 수 있고, 더미 구조와는 상이한 물질로 형성된 더미 구조에 인접한 스페이서들(예를 들어, 스페이서들(109, 111))이 반도체 구조(100) 위에 남아 있을 수 있으며 반도체층(105)의 물질이 식각될 때 마스크로서 사용될 수 있다.
예를 들어, 제1 패터닝 공정에서, 더미 구조(108)가 제거될 수 있고 스페이서들(109, 111)이 식각 마스크로서 사용될 수 있고, 제2 패터닝 공정이 상술된 바와 같이 수행될 수 있다. 따라서, 도 6a에 도시된 구성과는 상이하게, 나노와이어들(114)의 4 개의 행들(나노와이어들의 행들은 제1 수평 방향(128)을 따라 정렬되어 있음)만이 형성될 수 있다.
추가의 실시예들에서, 스페이서들(109 내지 112)과 유사한 더 많거나 더 적은 개수의 스페이서들이 상이한 개수의 나노와이어들을 제공하기 위하여 형성될 수 있다.
도 7은 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 단면도를 도시한다. 나노와이어들(114)의 형성 후, 드레인 스페이서(115)가 형성될 수 있다. 드레인 스페이서(115)는 상대적으로 낮은 유전 상수를 가진 유전체 물질(예를 들어, 실리콘 이산화물)로 형성될 수 있다. 대안적으로, 드레인 스페이서(115)가 실리콘 이산화물 또는 실리콘 산화질화물로 형성될 수 있다. 드레인 스페이서(115)의 형성은 이방성 증착 공정을 포함할 수 있다. 이방성 증착 공정에서, 드레인 스페이서 물질의 층이 반도체 구조(100) 위에 증착되며, 여기서 반도체 구조(100)의 실질적으로 수평인 부분들 위에서 드레인 스페이서 물질의 증착 속도는 반도체 구조(100)의 경사진 부분들 위에서의 드레인 스페이서 물질의 증착 속도보다 크다.
반도체 구조(100)의 실질적으로 수평인 부분들은 나노와이어들(114) 사이에서 그리고 나노와이어들(114)과 트렌치 격리 구조(104) 사이의 공간에서 노출된 반도체층(105)의 부분(106)의 표면, 및 나노와이어들(114)과 트렌치 격리 구조(104)의 최상부 표면들을 포함한다. 반도체 구조(100)의 경사진 부분들은 나노와이어들(114) 및 트렌치 격리 구조(104)의 측벽들을 포함한다.
이방성 증착 공정에서 형성된 드레인 스페이서 물질의 층은 경사진 부분들 위에서보다 반도체 구조(100)의 수평 부분들 위에서 더 큰 두께를 가지며, 이 두께는 반도체 구조(100)의 각각의 부분의 표면에 실질적으로 직각인 방향에서 측정된다. 특히, 나노와이어들(114) 사이의 반도체층(105)의 노출된 부분(106)의 표면 위의 드레인 스페이서 물질의 층의 부분은 나노와이어들(114)의 측벽들 위의 드레인 스페이서 물질의 층의 부분보다 큰 두께를 가진다.
드레인 스페이서 물질의 층을 형성하기 위하여 사용되는 이방성 증착 공정은 고 농도 플라즈마 화학적 증기 증착 공정일 수 있다. 드레인 스페이서(115)가 실리콘 이산화물을 포함하는 실시예들에서, 고 농도 플라즈마 화학적 증기 증착 공정에서, 실란 (SiH4), 산소(O2) 및 노블 가스(예를 들어, 아르곤(Ar) 또는 헬륨(He))를 포함하는 반응물 가스(reactant gas)가 사용될 수 있다. 이온들이 형성되도록 반응물 가스 내의 산소 분자들 및 노블 가스 원자들이 고 농도 플라즈마 소스에 의해 여기될 수 있다.
반도체 구조(100) 및/또는 반도체 구조(100) 부근의 전극에 인가된 바이어스 전압은 반도체 구조(100)의 표면을 향해 이온들을 끌어 당긴다(pulling). 산소 이온들이 실란과 반응하여 반도체 구조(100) 위에 증착되는 실리콘 이산화물을 형성하고, 한편 노블 가스 이온들은 동시에, 증착된 물질을 스퍼터링(sputtering away)한다. 물질이 스퍼터링되는 속도는 트렌치 격리 구조(104) 및/또는 나노와이어들(114)의 에지들 부근에서 특히 높을 수 있다.
플라즈마 농도, 바이어스 전압, 반응물 가스의 조성, 압력 및 온도와 같은 고 농도 플라즈마 화학적 증기 증착 공정의 파라미터들은 반도체 구조(100) 위의 실리콘 이산화물의 네트 증착(net deposition)이 발생하도록 적응될 수 있고, 반면 증착된 물질의 동시적인 스퍼터링은 트렌치 격리 구조(104) 및/또는 나노와이어들(114)의 에지들에서 오버행(overhang)들의 형성을 방지한다. 따라서, 나노와이어들(114) 사이의 갭들 및 나노와이어들(114)과 트렌치 격리 구조(104) 사이의 공간 내의 물질의 증착이 실질적으로 보이드(void)들의 형성 없이 얻어질 수 있다.
드레인 스페이서 물질의 층의 이방성 증착 후, 예를 들어 건식 식각 공정일 수 있는 등방성 식각 공정이 수행될 수 있다. 등방성 식각 공정에서, 반도체 구조(100)의 경사진 표면 부분들 위의 드레인 스페이서 물질의 층의 부분들의 식각 속도는 반도체 구조(100)의 표면의 실질적으로 수평인 부분들 위의 드레인 스페이서 물질의 층의 부분들의 식각 속도와 실질적으로 동일할 수 있다.
등방성 식각 공정에서, 나노와이어들(114)의 최상부 표면들 및/또는 트렌치 격리 구조(104)의 최상부 표면 위의 드레인 스페이서 물질의 층의 부분들은, 등방성 식각 공정에서 사용되는 식각제에 의해, 나노와이어들(114) 사이에서 노출된 반도체층(105)의 부분(106)의 표면 위의 드레인 스페이서 물질의 층의 부분들보다 더 많이 영향받을 수 있다. 식각제는 나노와이어들(114) 및 트렌치 격리 구조(104)의 최상부 위의 드레인 스페이서 물질의 층의 부분들의 최상부 표면 및 측부 표면들과 상호작용할 수 있다. 이와는 반대로, 나노와이어들(114) 사이의 반도체층(105)의 부분(106) 위의 드레인 스페이서 물질의 층의 부분들에는 그러한 측부 표면들이 존재하지 않는다. 수평 방향들(128, 139)에서 나노와이어들(114) 및 트렌치 격리 구조(104)의 상대적으로 적은 연장으로 인하여, 나노와이어들(114) 및 트렌치 격리 구조(104)의 최상부 위의 드레인 스페이서 물질의 층의 부분들의 측부 표면들의 면적들이 최상부 표면들의 면적과 거의 동일한 규모(the same order of magnitude)일 수 있다. 따라서, 나노와이어들(114) 사이 및 나노와이어들(114)과 트렌치 격리 구조(104) 사이의 공간 내의 부분들에서보다 나노와이어들(114) 및 트렌치 격리 구조(104)의 최상부 표면에서 드레인 스페이서 물질의 보다 빠른 제거가 얻어질 수 있다.
등방성 식각 공정은 드레인 스페이서 물질의 층이 실질적으로 나노와이어들(114) 사이 및 나노와이어들(114)과 트렌치 격리 구조 사이의 공간 내의 반도체층(105)의 부분(106)의 표면 위에만 존재할 때까지 수행될 수 있다. 드레인 스페이서 물질의 층의 나머지 부분들이, 도 7에 도시된 것과 같이 드레인 스페이서(115)를 형성한다. 드레인 스페이서(115)는 반도체층(105)의 부분(106)의 표면을 덮을 수 있으며, 여기서 나노와이어들(114)이 드레인 스페이서(115) 내의 개구들을 통해 연장하고, 나노와이어들(114)의 측부 표면들 및 최상부 표면들이 노출된다. 따라서, 드레인 스페이서(115)가 나노와이어들(114) 각각을 환형으로 둘러싼다.
드레인 스페이서(115)의 형성 후, 게이트 절연층(116)이 나노와이어들(114)의 노출된 표면들 위에 형성될 수 있다. 나노와이어들(114)이 실리콘을 포함하는 실시예들에서, 게이트 절연층(116)은 실리콘 이산화물을 포함할 수 있고 열 산화 공정(thermal oxidation process)에 의해 형성될 수 있다. 몇몇 실시예들에서, 게이트 절연층(116)은 약 2 nm의 두께를 가진 실리콘 이산화물층일 수 있고 산소 및/또는 수분(water)을 포함하는 가스와 같은 산화 대기 내에서 약 850℃의 온도로 약 20 초 동안 수행되는 열 산화 공정에 의해 형성될 수 있다. 다른 실시예들에서, 게이트 절연층(116)은, 예를 들어 하프늄 이산화물과 같은 고-k(high-k) 물질을 포함할 수 있고, 고-k 물질로 형성된 게이트 절연층을 포함하는 평면 전계 효과 트랜지스터들의 형성 시에 채용되는 기법들과 유사하게 반도체 표면 위에 고-k 게이트 절연층을 형성하기 위한 기법들에 의해 형성될 수 있다.
도 8은 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 단면도를 도시한다. 게이트 절연층(116)의 형성 후, 게이트 전극(117)이 반도체 구조(100) 위에 형성될 수 있다.
게이트 전극(117)은 금속을 포함할 수 있다. 게이트 전극(117)의 금속은 게이트 전극(117)의 일 함수(work function)를 나노와이어들(114)의 반도체 물질의 일 함수에 적응시키도록 선택될 수 있다. 게이트 전극(117)의 물질은 반도체 구조(100) 내에 형성될 트랜지스터가 P-채널 트랜지스터인지 또는 N-채널 트랜지스터인지 여부에 의존할 수 있다. N-채널 트랜지스터가 형성되며 반도체층(105)의 부분(106)이 N-타입 도판트를 포함하는 실시예들에서, 게이트 전극(117)의 금속은 La, LaN 또는 TiN을 포함할 수 있다. P-채널 트랜지스터가 형성되며 반도체층(105)의 부분(106)이 P-도핑되는 실시예들에서, 게이트 전극(117)의 금속은 Al, AlN 또는 TiN을 포함할 수 있다. 추가의 실시예들에서, 게이트 전극(117)은 반도체 물질, 예를 들어, 폴리실리콘으로 형성될 수 있다.
드레인 스페이서(115)와 유사하게, 반도체 구조(100) 위에 게이트 전극(117)의 물질의 층을 이방성으로 증착하고, 나노와이어들(114)과 트렌치 격리 구조(104)의 측벽들 및 최상부 표면들 위의 게이트 전극(117)의 물질의 층의 부분들을 제거하기 위하여 등방성 식각 공정을 수행함으로써, 게이트 전극(117)이 형성될 수 있다. 게이트 전극(117)이 드레인 스페이서(115)의 표면을 덮으며, 여기서 나노와이어들(114)과 게이트 절연층(116)이 게이트 전극(117) 내의 개구들을 통해 연장한다. 따라서, 게이트 전극(117)이 나노와이어들(114) 각각을 환형으로 둘러싼다.
게이트 전극(117)의 형성 후, 게이트 전극(117)에 의해 덮이지 않은 게이트 절연층(116)의 부분들이 식각 공정에 의해 제거될 수 있다. 게이트 절연층(116)이 실리콘 이산화물을 포함하는 실시예들에서, 이는 반도체 구조(100)가 희석된 불화수소산(hydrofluoric acid)에 노출되는 습식 식각 세정 공정에 의해 행해질 수 있다.
그후, 소스 스페이서(118)가 형성될 수 있다. 드레인 스페이서(115)와 유사하게, 소스 스페이서(118)는 실리콘 이산화물로 형성될 수 있고, 소스 스페이서(118)를 형성하기 위한 기법들이 드레인 스페이서(115)의 형성 시에 채용되는 기법들에 대응할 수 있다. 특히, 소스 스페이서(118)의 형성은 소스 스페이서(118)의 물질의 층의 이방성 증착 및 등방성 식각 공정을 포함할 수 있다. 이방성 증착 공정은 고 밀도 플라즈마 화학적 증기 증착 공정일 수 있고 등방성 식각 공정은 건식 식각 공정일 수 있다.
소스 스페이서(118)의 두께가 드레인 스페이서(115)의 두께와 실질적으로 동일할 필요는 없다. 몇몇 실시예들에서, 소스 스페이서(118)는 드레인 스페이서(115)보다 큰 두께를 가질 수 있다. 따라서, 나노와이어들(114)의 소스 측에, 반도체 구조(100) 내에 형성될 트랜지스터의 소스 컨택을 형성하기 위한 더 많은 공간이 제공될 수 있다. 예를 들어, 몇몇 실시예들에서, 소스 스페이서(118)의 두께는 드레인 스페이서(115)의 두께의 약 두 배일 수 있다.
도 9는 제조 공정의 다음 단계에서 반도체 구조(100)의 개략적인 단면도를 도시한다. 소스 스페이서(118)의 형성 후, 소스 스페이서(118) 및 트렌치 격리 구조(104)의 물질들에 대해 나노와이어들(114)의 물질을 선택적으로 제거하도록 된 식각 공정이 수행될 수 있다. 소스 스페이서(118) 및 트렌치 격리 구조(104)가 실리콘 이산화물을 포함하고 나노와이어들(114)이 실리콘을 포함하는 실시예들에서, 식각 공정은 실리콘 이산화물에 대해 실리콘을 선택적으로 식각하도록 된 등방성 식각 공정일 수 있다.
식각 공정에서, 나노와이어들(114) 각각의 파트가 제거된다. 나노와이어들(114) 각각의 다른 파트는 반도체 구조(100) 내에 남아 있다. 도 9에서, 참조 번호 119는 식각 공정 후에 반도체 구조(100) 내에 남아 있는 나노와이어들(114)의 파트들의 말단부들을 표시한다. 식각 공정 후에 반도체 구조(100) 내에 남아 있는 나노와이어들(114)의 파트들의 말단부들(119)은 소스 스페이서(118)의 수평의 최상부 표면보다 기판(101)에 더 가까이 있을 수 있다. 따라서, 식각 공정 후에, 나노와이어들(114) 각각의 위치에 리세스가 제공되며, 여기서 나노와이어들(114)의 말단부들(119)이 리세스들의 바닥들에서 노출되고 리세스들의 측벽들이 소스 스페이서(118)에 의해 형성된다.
식각 공정 후에, 리세스들이 반도체 물질(120)로 충전될 수 있다. 반도체 물질(120)은 나노와이어들(114)과 동일한 반도체 물질을 포함할 수 있다. 예를 들어, 나노와이어들(114)이 실리콘을 포함하는 실시예들에서, 반도체 물질(120)이 또한 실리콘을 포함할 수 있다. 그러나, 반도체 물질(120)의 도핑은 반도체층(105)의 부분(107)으로부터 형성된 반도체 물질(120)에 인접한 나노와이어들(114)의 부분들의 도핑과는 상이할 수 있다.
반도체 물질(120)의 도판트의 타입은 반도체층(105)의 부분(106)의 도판트의 타입과 동일할 수 있다. 특히, N-채널 트랜지스터가 반도체 구조(100) 내에 형성되며 반도체층(105)의 부분(106)이 N-타입 도판트를 포함하는 실시예들에서, 반도체 물질(120)은 N-도핑될 수 있다. P-채널 트랜지스터가 반도체 구조(100) 내에 형성되며 반도체층(105)의 부분(106)이 P-도핑되는 실시예들에서, 반도체 물질(120)은 P-타입 도판트를 포함할 수 있다. 반도체 물질(120)이 N-도핑되는 몇몇 실시예들에서, 반도체 물질(120)은 약 1015-1021 cm-3 (고체 용해도 한계치)의 범위 내의 도판트 농도, 예를 들어 약 1021 cm-3의 농도로 비소를 포함할 수 있다. 반도체 물질(120) 에서의 도판트 농도는 반도체층(105)의 부분(106)에서의 도판트 농도보다 클 수 있다. 반도체층(105)의 부분(106)은 더 높은 써멀 버짓을 수신할 수 있고, 상기 부분(106)의 도판트들은 반도체층(105)의 부분(107) 내로 더 많은 확산을 보여줄 수 있다.
하기에서 상세히 설명될 바와 같이, 반도체 구조(100) 내에 형성될 트랜지스터의 드레인 영역은 반도체층(105)의 부분(106)으로부터 형성될 수 있고, 채널 영역은 부분(107)으로부터 형성될 수 있고, 소스 영역은 반도체 물질(120)로부터 형성될 수 있다. 반도체층(105)의 부분(106) 내에 더 낮은 도판트 농도를 제공하는 것은 채널 영역에서 도판트들의 플로팅을 방지하거나 적어도 감소시키는 것을 도울 수 있다.
더 낮은 써멀 버짓을 갖는 소스 영역들은 최고의 소스 저항(best source resistance)을 수신하기 위하여 1021 cm-3(고체 용해도 한계치)의 도핑으로 생산될 수 있다. 상대적으로 두꺼운 반도체층(105)의 부분(106)(상기 부분(106)으로부터 드레인 영역이 형성됨)을 제공함으로써, 낮은 드레인 저항이 제공될 수 있다.
반도체 물질(120)이 P-도핑되는 실시예들에서, 반도체 물질(120)은 약 1019 - 1021 cm-3 범위의 농도, 예를 들어, 약 1020 cm-3의 농도로 보론을 포함할 수 있다.
반도체 물질(120)은, 반도체층(105)의 형성의 맥락에서 상술된 바와 같이, 선택적 에피택셜 성장 공정, 예를 들어, 화학적 증기 증착 공정, 플라즈마 인핸스드 화학적 증기 증착 공정, 분자 빔 에피택시 공정 또는 금속 유기 화학적 증착 공정에 의해 증착될 수 있다. 따라서, 반도체 물질(120)의 증착 시에, 소스 스페이서(118)와 트렌치 격리 구조(104)의 표면 위에 실질적으로 반도체 물질이 증착되지 않거나 적은 양의 반도체 물질만이 증착된다. 반도체 물질(120)은 약 5-15 nm 범위의 두께, 예를 들어, 약 10 nm의 두께를 가질 수 있다.
반도체 물질(120)은 인시츄 도핑될 수 있다. 이를 위하여, 도판트 또는 도판트를 포함하는 화학적 화합물이 반도체 물질(120)의 증착 동안에 공급될 수 있다.
반도체 물질(120)의 증착 후에, 어닐링 공정이 수행될 수 있다. 어닐링 공정은 반도체 물질(120) 내의 도판트들을 활성화할 수 있다. 더욱이, 어닐링 공정은 반도체 물질(120)로부터 도판트들의 일부 확산을 야기할 수 있으며, 따라서, 반도체 물질(120)과 반도체층(105)의 부분(107)으로부터 형성된 나노와이어들(114)의 인접한 부분들의 도핑 사이에 보다 매끄러운 천이가 달성된다.
어닐링 공정은 급속 열 어닐링(RTA) 공정과 레이저 스파이크 어닐링(LSA) 공정의 조합을 채용할 수 있으며, 여기서 급속 열 어닐링 공정은 약 920 ℃의 온도에서 약 5 초 동안 수행될 수 있고, 레이저 스파이크 어닐링 공정은 약 1225 ℃의 온도에서 약 0.002 초 동안 수행될 수 있다.
도 10a, 10b, 및 10c는 제조 공정의 다음 단계에서 반도체 구조(100)의 개략도들을 도시한다. 도 10a는 개략적인 평면도를 도시한다. 도 10b는, 도 1, 2, 3b, 4, 5, 6b, 7, 8 및 9의 단면도들에 대응하는, 선 A-A를 따른 반도체 구조(100)의 개략적인 단면도를 도시한다. 도 10c는 선 B-B를 따른 개략적인 단면도를 도시한다. 따라서, 도 10c는 도 10b의 단면의 평면에 수직인 평면을 따라 반도체 구조(100)의 단면도를 도시한다.
반도체 물질(120)의 증착 후에, 소스 컨택층(123)이 형성될 수 있다. 소스 컨택층(123)은 실리사이드를 포함할 수 있다. 소스 컨택층(123)을 형성하기 위하여, 실리콘층, 예를 들어, 폴리실리콘층이 반도체 구조(100) 위에 형성될 수 있다. 그후, 금속층, 예를 들어, 니켈, 텅스텐 및/또는 티타늄의 층이 실리콘층 위에 증착될 수 있다. 그후, 금속과 실리콘 사이의 화학적 반응을 개시하기 위하여 어닐링 공정, 예를 들어, 급속 열 어닐링 공정이 수행될 수 있다. 화학적 반응에서, 실리사이드가 형성된다. 반도체 구조(100) 위에 증착된 실리콘층의 물질에 부가하여, 반도체 물질(120)의 파트가 또한 금속과 반응하여 실리사이드를 형성할 수 있다. 따라서, 실리사이드와 도핑된 반도체 물질 사이의 계면은, 반도체 물질(120)의 증착 직후에 얻어지는 반도체 물질(120)의 표면보다 기판(101)에 더 가까이 제공될 수 있다. 그러나, 반응하지 않은 도핑된 반도체 물질(120)의 부분이 나노와이어들(114) 위에 남아 있을 수 있으며, 따라서, 나노와이어들(114)의 말단부들(119)에서, 서로 다르게 도핑된 반도체 물질들 사이에 천이가 존재한다.
실리사이드를 형성하기 위하여 어닐링 공정이 수행된 후, 과잉 금속(excess metal)이 세정 공정에 의해 제거될 수 있다.
소스 컨택층(123)의 형성 후에, 반도체 구조(100)는 트랜지스터(131)를 포함한다. 나노와이어들(114) 아래의 반도체층(105)의 부분(106)이 트랜지스터(131)의 드레인을 형성한다. 반도체층(105)의 부분(107)으로부터 형성된 나노와이어들(114)의 부분들이 트랜지스터(131)의 체널 영역을 제공하고 트랜지스터(131)의 소스가 반도체 물질(120)과 소스 컨택층(123)에 의해 제공된다.
트랜지스터(131)는 전기적으로 전도성인 온-상태와, 게이트 전극(117)에 전기 전압을 인가함으로써 상대적으로 낮은 전기 전도성만을 갖는 오프-상태 사이에서 전환될 수 있다. 게이트 전극(117)은 게이트 절연층(116)에 의해 나노와이어들(114)의 채널 영역으로부터 전기적으로 절연되고, 드레인 스페이서(115) 및 소스 스페이서(118)에 의해 각각 드레인 영역 및 소스 영역으로부터 격리된다. 트랜지스터(131)의 채널 영역이 나노와이어들(114) 내에 제공되므로, 게이트 전극(117)이 나노와이어들(114)을 환형으로 둘러싸고, 게이트 전극(117)이 체널 영역 주위 전체로 연장하며, 이는 게이트 전극(117)에 전압을 인가함으로써 얻을 수 있는 채널의 제어성을 개선할 수 있다.
더욱이, 트랜지스터(131)에서, 드레인 영역(106), 반도체 물질(120) 형태로 제공된 소스 및 나노와이어들(114) 내의 채널 영역, 및 소스 컨택층(123)은 수직 방향(130)을 따라 배열된다. 트랜지스터(131)의 게이트 길이는 게이트 전극(117)의 두께에 실질적으로 대응할 수 있다. 수평 방향들(128, 129)에서의 트랜지스터(131)의 연장을 감소시키기 위하여, 트랜지스터(131)의 게이트 길이의 스케일링은 필요하지 않다. 수평 방향들(128, 129)에서의 트랜지스터(131)의 연장은 나노와이어들(114)의 직경 및 피치에 의해서만 제한될 수 있다.
트랜지스터(131)의 드레인 내의 도핑된 반도체 물질과 트랜지스터(131)의 채널 내의 실질적으로 도핑되지 않은 또는 역으로 도핑된 반도체 물질 사이의 계면은, 반도체층(105)의 부분들(106, 107) 사이의 계면에 의해 제공된다. 트랜지스터(131)의 소스 내의 도핑된 반도체 물질과 채널 영역 내의 실질적으로 도핑되지 않은 또는 역으로 도핑된 반도체 물질 사이의 계면은, 반도체 물질(120)과 나노와이어들(114) 사이의 계면에 의해 제공된다.
게이트 전극(117)에 대한 트랜지스터(131)의 소스 영역과 채널 영역 사이의 계면의 위치는 소스 스페이서(118)의 두께 및 상기 소스 스페이서(118)의 형성 후 수행되는 나노와이어들(114)의 식각 시에 제거되는 반도체 물질의 양을 선택함으로써 제어될 수 있다. 따라서, 채널 영역과 소스 영역 사이의 계면의 위치가 비교적 정밀하게 제어될 수 있다.
소스 컨택층(123)의 형성 후, 소스 컨택층(123), 소스 스페이서(118), 게이트 전극(117) 및 드레인 스페이서(115)가 반도체 구조(100)의 영역(132) 내에서 제거될 수 있으며, 따라서 트랜지스터(131)의 드레인을 형성하는 반도체층(105)의 부분(106)이 영역(132) 내에서 노출된다. 영역(133) 내에서, 소스 컨택층(123) 및 소스 스페이서(118)가 제거될 수 있고, 따라서 게이트 전극(117)이 영역(133) 내에서 노출된다. 영역들(132, 133)은 트렌치 격리 구조(104)에 인접하게 위치될 수 있다. 도 10a에서, 트렌치 격리 구조(104)의 위치는 대시선들(121, 122)로 개략적으로 표시된다. 영역들(132, 133) 내의 물질의 제거는 포토리쏘그래피 및 식각 기법에 의해 수행될 수 있다.
그후, 층간 유전체(124)가 반도체 구조(100) 위에 증착될 수 있다. 몇몇 실시예들에서, 층간 유전체(124)는 실리콘 이산화물을 포함할 수 있고, 화학적 증기 증착 또는 플라즈마-인핸스드 화학적 증기 증착 공정에 의해 증착될 수 있다. 선택적으로, 층간 유전체(124)의 증착 후, 층간 유전체(124)의 표면을 평탄화하기 위하여 화학 기계적 연마 공정이 수행될 수 있다.
그후, 트랜지스터(131)의 소스, 드레인, 및 게이트에 전기적 컨택을 제공하기 위하여, 소스 컨택 비아(125)가 소스 컨택층(123) 위에 형성될 수 있고, 드레인 컨택 비아(126)가 반도체 구조(100)의 영역(132) 내에 형성될 수 있고, 그리고 게이트 컨택 비아(127)가 반도체 구조(100)의 영역(133) 내에 형성될 수 있다. 컨택 비아들(125, 126, 127)은 전기적으로 전도성인 물질, 예를 들어 텅스텐으로 충전될 수 있다. 컨택 비아들(125, 126, 127)은 포토리쏘그래피, 식각 및 증착 공정에 의해 형성될 수 있다.
본 발명이 상이하게, 그러나 본원의 가르침의 이익을 갖는 당업자에게 자명한 등가의 방식들로 수정 및 시행될 수 있으므로, 위에 개시된 구체적인 실시예들은 단지 예시적인 것이다. 예를 들어, 위에서 설명된 공정 단계들이 상이한 순서로 수행될 수 있다. 또한, 하기의 청구항들에 기술된 것을 제외하고 본원에 도시된 구성 및 설계의 세부사항들에는 제한의 의도가 없다. 따라서, 위에 개시된 구체적인 실시예들이 변경되거나 수정될 수 있고 모든 그러한 변형들이 본 발명의 범주 및 정신 내에 있다는 것이 명백하다. 따라서, 본원에서 보호받고자 하는 것은 하기의 청구항들에 기술된 것과 같다.

Claims (20)

  1. 기판 및 상기 기판 위의 나노와이어를 포함하는 반도체 구조를 제공하는 단계와, 상기 나노와이어는 제1 반도체 물질을 포함하고 상기 기판의 수직 방향으로 연장하며;
    상기 기판 위에 물질층을 형성하는 단계와, 상기 물질층은 상기 나노와이어를 환형으로 둘러싸며(annularly enclosing);
    상기 물질층에 대해 상기 나노와이어의 제1 파트를 선택적으로 제거하는 단계와, 상기 나노와이어의 제2 파트는 제거되지 않으며, 상기 반도체 구조가 상기 나노와이어의 위치에 리세스를 가지도록 상기 기판으로부터 먼 쪽의 상기 나노와이어의 상기 제2 파트의 말단부(distal end)는 상기 물질층의 표면보다 상기 기판에 더 가까이 있고, 상기 나노와이어의 말단부는 상기 리세스의 바닥에서 노출되며; 그리고
    상기 리세스를 제2 반도체 물질로 충전하는 단계를 포함하고, 상기 제2 반도체 물질은 상기 제1 반도체 물질과는 상이하게 도핑되는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서,
    상기 반도체 구조는,
    상기 나노와이어를 환형으로 둘러싸는 게이트 전극; 및
    상기 나노와이어와 상기 게이트 전극 사이의 게이트 절연층을 더 포함하고,
    상기 물질층은 전기 절연성 물질을 포함하며 상기 게이트 전극 위에 형성되는 것을 특징으로 하는 방법.
  3. 제2 항에 있어서,
    상기 반도체 구조는 상기 나노와이어를 환형으로 둘러싸는 전기 절연성 제1 스페이서를 더 포함하고, 상기 제1 스페이서는 상기 나노와이어 아래에 제공된 반도체층과 상기 게이트 전극 사이에 제공되고, 상기 물질층은 상기 나노와이어를 환형으로 둘러싸는 제2 전기 절연성 스페이서를 형성하는 것을 특징으로 하는 방법.
  4. 제1 항에 있어서,
    상기 물질층을 형성하는 단계는, 상기 물질층의 물질을 이방성으로(anisotropically) 증착하는 단계 및 상기 나노와이어의 측벽들 위의 상기 물질층의 물질의 부분을 제거하도록 등방성 식각(isotropic etch) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제1 항에 있어서,
    상기 나노와이어의 상기 제1 파트를 제거하는 단계는, 상기 물질층의 물질에 대해 상기 제1 반도체 물질을 선택적으로 제거하는 등방성 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1 항에 있어서,
    상기 리세스를 충전하는 단계는 증착 공정을 수행하는 단계를 포함하며, 상기 제2 반도체 물질은 상기 증착 공정 동안에 인시츄(in situ) 도핑되는 것을 특징으로 하는 방법.
  7. 기판, 상기 기판 위의 유전체층, 및 상기 유전체층 위의 제1 반도체층을 포함하는 절연체-위-반도체(semiconductor-on-insulator) 구조를 제공하는 단계와;
    상기 제1 반도체층의 두께를 감소시키는 단계와;
    상기 제1 반도체층의 두께를 감소시키는 단계 후에, 상기 제1 반도체층 위에 제2 반도체층을 에피텍셜하게(epitaxially) 증착하는 단계와, 상기 제2 반도체층은 상기 제1 반도체층 위의 제1 부분 및 상기 제2 반도체층의 제1 부분 위의 제2 부분을 포함하고, 상기 제2 반도체층의 제1 부분의 도핑은 상기 제2 반도체층의 제2 부분의 도핑과는 상이하며; 그리고
    상기 제2 반도체층의 상기 제2 부분을 패터닝하는 단계를 포함하고, 상기 패터닝하는 단계는 상기 기판의 수직 방향으로 연장하는 나노와이어를 형성하며, 상기 나노와이어에 인접해 있으며 상기 나노와이어에 의해 덮이지 않은 상기 반도체층의 상기 제1 부분의 파트는 상기 반도체 구조 내에 남아 있는 것을 특징으로 하는 방법.
  8. 제7 항에 있어서,
    상기 제2 반도체층의 상기 제1 부분의 두께는 상기 제1 반도체층의 감소된 두께, 상기 제1 반도체층의 감소된 두께의 5 배, 및 상기 제1 반도체층의 감소된 두께의 10 배 중 적어도 하나보다 큰 것을 특징으로 하는 방법.
  9. 제8 항에 있어서,
    상기 제2 반도체층의 상기 제2 부분의 두께는 상기 제2 반도체층의 상기 제1 부분의 두께 및 상기 제2 반도체층의 상기 제1 부분의 두께의 2 배 중 적어도 하나보다 큰 것을 특징으로 하는 방법.
  10. 제7 항에 있어서,
    상기 제2 반도체층의 상기 제1 부분은 P-도핑된 것 및 N-도핑된 것 중 하나이고, 상기 제1 반도체층 및 상기 제2 반도체층의 상기 제2 부분은 실질적으로 도핑되지 않은 것을 특징으로 하는 방법.
  11. 제7 항에 있어서,
    상기 나노와이어를 환형으로 둘러싸는 제1 스페이서를 형성하는 단계를 더 포함하고, 상기 제1 스페이서는 전기 절연성 물질을 포함하는 것을 특징으로 하는 방법.
  12. 제11 항에 있어서,
    상기 제1 스페이서에 의해 덮이지 않은 상기 나노와이어의 부분 위에 게이트 절연층을 형성하는 단계와; 그리고
    상기 게이트 절연층의 형성 후에, 상기 제1 스페이서 위에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 게이트 전극은 상기 나노와이어를 환형으로 둘러싸는 것을 특징으로 하는 방법.
  13. 제12 항에 있어서,
    상기 게이트 전극의 형성 후에 상기 게이트 전극에 의해 덮이지 않은 상기 게이트 절연층의 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제12 항에 있어서,
    상기 게이트 전극 위에 제2 스페이서를 형성하는 단계를 더 포함하고, 상기 제2 스페이서는 상기 나노와이어를 환형으로 둘러싸며, 상기 제2 스페이서는 전기 절연성 물질을 포함하는 것을 특징으로 하는 방법.
  15. 제14 항에 있어서,
    상기 제2 스페이서에 대해 상기 나노와이어의 제1 파트를 선택적으로 제거하는 단계를 더 포함하고, 상기 나노와이어의 제2 파트는 제거되지 않으며, 상기 나노와이어의 위치에 리세스가 제공되도록 상기 기판으로부터 먼 쪽의 상기 나노와이어의 상기 제2 파트의 말단부가 상기 제2 스페이서의 표면보다 상기 기판에 더 가까이 있고, 상기 나노와이어의 말단부가 상기 리세스의 바닥에서 노출되는 것을 특징으로 하는 방법.
  16. 제15 항에 있어서,
    상기 리세스를 반도체 물질로 충전하는 단계를 더 포함하고, 상기 반도체 물질은 상기 제2 반도체층의 상기 제1 부분과 동일한 타입의 도판트로 도핑되는 것을 특징으로 하는 방법.
  17. 제16 항에 있어서,
    상기 리세스를 상기 반도체 물질로 충전하는 단계 후에, 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제17 항에 있어서,
    상기 어닐링 공정은 급속 열 어닐(rapid thermal anneal) 및 레이저 스파이크 어닐(laser spike anneal) 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  19. 제17 항에 있어서,
    상기 반도체 물질로 충전된 상기 리세스에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제7 항에 있어서,
    상기 반도체층의 상기 제2 부분의 패터닝 시에, 상기 제1 반도체층의 연속적인 부분(contiguous portion) 위에 복수의 나노와이어들이 형성되고, 하나의 전계 효과 트랜지스터의 채널 영역이 상기 복수의 나노와이어들로부터 형성되며, 상기 제1 반도체층의 상기 연속적인 부분은 상기 전계 효과 트랜지스터의 소스 및 드레인 중 하나를 제공하는 것을 특징으로 하는 방법.
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