KR20200049614A - 채널들로서의 스태킹된 반도체층들을 갖는 트랜지스터들 - Google Patents

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KR20200049614A
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밍-화 유
젱-웨이 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 형성하는 방법은, 반도체 기판의 일부분 위에 제 1 p형 반도체층을 퇴적하는 단계, 제 1 p형 반도체층 위에 반도체층 - 반도체층에는 p형 불순물들이 없음 - 을 퇴적하는 단계, 반도체층의 제 1 부분 바로 위에 게이트 스택을 형성하는 단계, 및 반도체층 내로 연장되는 트렌치를 형성하기 위해 반도체층의 제 2 부분을 에칭하는 단계를 포함한다. 적어도 p형 반도체층의 표면이 트렌치에 노출된다. 트렌치 내에 소스/드레인 영역이 형성된다. 소스/드레인 영역은 n형이다.

Description

채널들로서의 스태킹된 반도체층들을 갖는 트랜지스터들{TRANSISTORS WITH STACKED SEMICONDUCTOR LAYERS AS CHANNELS}
본 출원은 다음의 가출원된 미국 특허 출원: 2018년 10월 26일에 출원되고, "채널들로서의 스태킹된 반도체층들을 갖는 트랜지스터들"로 명칭된 출원 제 62/751,094 호의 이익을 주장하며, 이로써 이 출원은 참조로서 본원에 포함된다.
집적 회로들의 진보로, 트랜지스터들과 같은 집적 회로 디바이스들의 밀도가 점점 더 높아지고 있으며, 디바이스들이 점점 더 작아지고 있다. 이는 집적 회로 디바이스들의 성능에 대한 더 많은 부담이 큰 필요조건을 제공한다. 예를 들어, 누설 전류가 더 작아질 필요가 있고, 구동 전류가 더 높아질 필요가 있다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9, 도 10a, 도 10b, 도 11, 도 12a, 및 도 12b는 일부 실시예들에 따른 트랜지스터들의 형성에서의 사시도들 및 단면도들을 예시한다.
도 13은 일부 실시예들에 따른 트랜지스터를 형성하기 위한 프로세스 흐름을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따른 트랜지스터 및 그 형성 방법이 제공된다. 트랜지스터의 형성에서의 중간 스테이지들이 일부 실시예들에 따라 예시된다. 일부 실시예들의 일부 변형예들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 본 개시의 일부 실시예들에 따르면, 트랜지스터는, 소스 영역과 드레인 영역 사이의 누설이 감소되도록, 대응하는 트랜지스터의 채널 영역을 형성하기 위해 사용되는, 스태킹된 실리콘층(들) 및 [실리콘 붕소(silicon boron; SiB)층(들)과 같은] p형(p-type) 반도체층들을 포함한다. 본 개시의 개념을 설명하기 위해 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)의 형성이 예시로서 사용된다는 점이 이해되어야 한다. 본 개시의 실시예들은 평면형 트랜지스터들, 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터들 등과 같은 다른 유형들의 트랜지스터들에 쉽게 적용가능하다. 또한, n형(n-type) 트랜지스터들이 본 실시예들의 예시들에서 논의되지만, p형 트랜지스터들이 또한 본 개시의 개념들을 적용함으로써 형성될 수 있다는 점이 이해되어야 한다. p형 트랜지스터들은, n형 트랜지스터들의 스태킹된 반도체층들 내의 p형 반도체층들이 n형 반도체층들로 대체되고, p웰(p-well) 영역이 n웰(n-well) 영역으로 대체되며, n형 소스/드레인 영역들이 p형 소스/드레인 영역들로 대체된다는 점을 제외하고는, n형 트랜지스터들과 유사할 수 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9, 도 10a, 도 10b, 도 11, 도 12a, 및 도 12b는 일부 실시예들에 따른 n형 트랜지스터들의 형성에서의 사시도들 및 단면도들을 예시한다. 대응하는 프로세스들은 또한, 도 13에 도시된 바와 같이 프로세스 흐름(200)에 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 [예를 들어, p형 또는 n형 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체 기판, 반도체 온 절연체(Semiconductor-On-Insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부분일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료층이다. 절연체층은, 예를 들어 매립 산화물(Buried Oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬화물(antimonide)을 포함하는 화합물(compound) 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
또한 도 1을 참조하면, 기판(20) 내에 웰 영역(22)이 형성된다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 웰 영역(22)은, 붕소, 인듐 등일 수 있는 p형 불순물을 주입하는 것을 통해 형성되는 p형 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상면까지 연장될 수 있다. p형 불순물 농도는 약 1017 cm-3 내지 약 1018 cm-3 사이의 범위 내와 같이, 1018 cm-3 이하일 수 있다.
도 2를 참조하면, 기판(20)의 상면으로부터 기판(20) 내로 연장되도록 격리 영역들(24)이 형성된다. 격리 영역들(24)은 대안적으로, 이후부터 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들로 지칭된다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(204)로서 예시된다. 이웃하는 STI 영역들(24) 간의 기판(20)의 부분들은 반도체 스트립들(26)로 지칭된다. STI 영역들(24)을 형성하기 위해, 패드 산화물층(28) 및 하드 마스크층(30)이 반도체 기판(20) 상에 형성되고, 이어서 패터닝된다. 패드 산화물층(28)은 실리콘 산화물을 포함하는 박막일 수 있다. 본 개시의 일부 실시예들에 따르면, 패드 산화물층(28)은 열 산화 프로세스에서 형성되고, 반도체 기판(20)의 상면층이 산화된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크층(30) 사이의 접착층으로서 역할한다. 패드 산화물층(28)은 또한 하드 마스크층(30)을 에칭하는 것에 대한 에칭 정지층으로서 역할할 수 있다. 본 개시의 일부 실시예들에 따르면, 하드 마스크층(30)은, 예를 들어 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여, 실리콘 질화물로 형성된다. 본 개시의 다른 실시예들에 따르면, 하드 마스크층(30)은 실리콘의 열 질화(thermal nitridation), 또는 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다. 포토 레지스트(도시 생략)이 하드 마스크층(30) 상에 형성되고 이어서 패터닝된다. 하드 마스크층(30)은 이어서 도 2에 도시된 바와 같은 하드 마스크들(30)을 형성하기 위해, 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 패터닝된다.
다음으로, 패터닝된 마스크층(30)은 패드 산화물층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 유전체 재료(들)로 기판(20) 내의 결과적인 트렌치들을 충전하는 것이 이어진다. 유전체 재료들의 과잉 부분들을 제거하기 위해 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 재료(들)의 남아있는 부분들이 STI 영역들(24)이다. STI 영역들(24)은, 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 선형 유전체(liner dielectric)(도시 생략)를 포함할 수 있다. 선형 유전체는 또한, 예를 들어 원자 층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 기상 증착(CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물층, 실리콘 질화물층 등일 수 있다. STI 영역들(24)은 또한 선형 산화물 위의 유전체 재료를 포함할 수 있고, 유전체 재료는 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating) 등을 사용하여 형성될 수 있다. 선형 유전체 위의 유전체 재료는 일부 실시예들에 따르면 실리콘 산화물을 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 웰 영역(22)의 하부들이 STI 영역들(24)의 하면들보다 낮고, 따라서 반도체 스트립들(26)이 웰 영역(22)의 일부분들이며, 웰 영역(22)을 형성하기 위해 p형 불순물로 도핑된다.
후속 프로세스에서, 패드 산화물층(28) 및 하드 마스크층(30)이 제거된다. 다음으로, 도 3에 도시된 바와 같이, 이웃하는 STI 영역들(24) 사이에 트렌치들(32)이 형성되도록 반도체 스트립들(26)이 리세싱된다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(206)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 리세싱은 건식 에칭을 통해 수행된다. 건식 에칭은 HBr, Cl2, O2, 및 CF2 등의 혼합물, HBr, Cl2, 및 O2의 혼합물, HBr, Cl2, 및 O2의 혼합물, 또는 C2F6, CF4, SO2 등으로부터 선택되는 에칭 가스를 사용하여 수행될 수 있다. 대안적인 실시예들에 따르면, 에칭은 습식 에칭 방법을 사용하여 수행되고, 습식 에칭 방법에서 KOH, TMAH(tetramethylammonium hydroxide), CH3COOH, NH4OH, H2O2, IPA(Isopropanol), HF, HNO3, 및 H2O의 용액 등이 에천트로서 사용된다. 일부 실시예들에 따르면, 트렌치들(32)의 하부들은 STI 영역들(24)의 하면들보다 높다.
도 4a는, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG)을 통해 형성되는, 스태킹된 반도체층들(34)의 형성을 예시한다. 스태킹된 반도체층들(34)은 도 3에 도시된 바와 같이 트렌치들(32) 내에 형성된다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(208)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 스태킹된 반도체층들(34)은 적어도 2개의, 또한 가능하다면 더 많은 실리콘층들 및 적어도 하나의, 또한 가능하다면 더 많은 (SiB층들과 같은) p형 에피택시층들을 포함하는 복수의 스태킹된 층들을 포함하고, 이들은 도 4b를 참조하여 상세히 논의된다. 에피택셜방식으로(epitaxially) 성장되는 반도체층들은 STI 영역들(24)의 상면들보다 높은 레벨까지 성장될 수 있다. 후속 프로세스에서, 성장된 반도체 재료들의 과잉 부분들을 제거하기 위해 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되어, 도 4a 및 도 4b에 도시된 구조물을 초래한다.
도 4b는, 스태킹된 반도체층들(34)의 세부사항들이 예시된 점을 제외하고는, 도 4a 내의 기준 단면(4B-4B)을 예시한다. 본 개시의 일부 실시예들에 따르면, 실리콘층(34A)이 에피택셜방식으로 먼저 성장된다. 실리콘층(34A)의 두께는 약 1 nm 내지 약 5 nm 사이의 범위 내에 있을 수 있다. 본 개시의 일부 실시예들에 따르면, 실리콘층(34A)은, 의도적으로 p형 불순물로도 도핑되지 않고 의도적으로 n형 불순물로도 도핑되지 않는 진성층(intrinsic layer)이다. 본 개시의 대안적인 실시예들에 따르면, 실리콘층(34A)은, 그 위에 있는 p형 반도체층(34B)의 p형 불순물 농도보다 적어도 1차(one order), 2차, 또는 그 이상 낮은 불순물 농도로, 붕소, 인듐과 같은 p형 불순물로 도핑된다. 따라서, 실리콘층(34A)은, p형 불순물로 도핑되면, 약 1017 cm-3보다 낮은, 또는 약 1016 cm-3보다 낮은, 또는 그 이하의 불순물 농도를 가질 수 있다. 다른 실시예들에 따르면, 실리콘층(34A)은, 임의의 p형 불순물 또는 n형 불순물로 도핑되지 않은(또는 경도핑된) 진성층들일 수 있는 실리콘 게르마늄, 실리콘 탄소 등과 같은 다른 반도체 재료들로 형성될 수 있다.
p형 에피택시 반도체층(34B)이 실리콘층(34A) 상에 에피택셜방식으로 성장된다. 본 개시의 일부 실시예들에 따르면, p형 반도체층(34B)은 실리콘, 및 붕소, 인듐 등과 같은 p형 불순물을 포함한다. 예를 들어, p형 반도체층(34B)은 실리콘 붕소(SiB)층일 수 있다. p형 불순물은 p형 반도체층(34B)의 에피택시의 진행으로 인시추(in-situ) 도핑된다. p형 반도체층(34B) 내의 p형 불순물 농도는 너무 높을 수 없는데, 이는 p형 불순물이 그 아래에 있는 실리콘층(34A) 및 그 위에 있는 실리콘층(34C) 내로 바람직하지 않게 확산되게 할 수 있기 때문이며, 이는 바람직하지 않게 누설 방지 능력이 손상되게 한다. 예를 들어, p형 반도체층(34B) 내의 p형 불순물 농도는 약 5x1020 cm-3보다 낮거나, 약 1x1019 cm-3보다 낮을 수 있다. p형 반도체층(34B) 내의 p형 불순물 농도는 또한 너무 낮을 수 없는데, 이는 p형 반도체층(34B) 내의 p형 불순물이 정공(hole)들을 생성하기 때문이며, p형 불순물 농도가 너무 낮으면, 생성된 정공들의 개수가 너무 적고, 이는 다시 바람직하지 않게 누설 방지 능력이 손상되게 한다. 예를 들어, p형 반도체층(34B) 내의 p형 불순물 농도는 약 5x1017 cm-3 내지 약 5x1020 cm-3 사이의 범위 내에 있을 수 있고, 약 1x1018 cm-3 내지 약 1x1019 cm-3 사이의 범위 내에 있을 수 있다. 일부 실시예들에 따르면, p형 반도체층(34B)에는 게르마늄, 탄소 등이 없다. 대안적인 실시예들에 따르면, p형 반도체층(34B)은 실리콘, 및 게르마늄, 탄소 등으로부터 선택되는 원소를 포함한다. p형 반도체층(34B)의 두께는 약 1 nm 내지 약 15 nm 사이의 범위 내에 있을 수 있다.
p형 반도체층(34B) 위에, 다른 실리콘층(34C)이 에피택셜방식으로 성장된다. 본 개시의 일부 실시예들에 따르면, 실리콘층(34B)은, 의도적으로 p형 불순물로도 도핑되지 않고 의도적으로 n형 불순물로도 도핑되지 않는 진성층이다. 본 개시의 대안적인 실시예들에 따르면, 실리콘층(34C)은, 그 아래에 있는 p형 에피택시 반도체층(34B)의 p형 불순물 농도보다 적어도 1차, 2차, 또는 그 이상 낮은 불순물 농도로, 붕소, 인듐과 같은 p형 불순물로 도핑된다. 따라서, 실리콘층(34C)은, p형 불순물로 도핑되면, 약 1017 cm-3보다 낮은, 또는 약 1016 cm-3보다 낮은, 또는 그 이하의 불순물 농도를 가질 수 있다. 추가적인 에피택시 반도체층들(34D 및 34E)이 실리콘층(34C) 위에 형성되는지 또는 형성되지 않는지의 여부에 따라, 실리콘층(34C)의 두께는 약 14 nm 내지 약 51 nm 사이의 큰 범위 내에 있을 수 있다.
본 개시의 일부 실시예들에 따르면, 에피택시 프로세스는 실리콘층(34C)의 형성 후에 마무리되고, 실리콘층(34C) 위에 추가적인 반도체층이 에피택셜방식으로 성장되지 않는다. 본 개시의 대안적인 실시예들에 따르면, 실리콘층(34C) 위에 p형 에피택시 반도체층(34D)이 또한 성장되고, p형 에피택시 반도체층(34D) 위에 추가적인 반도체층이 에피택셜방식으로 성장되지 않는다. 본 개시의 다른 대안적인 실시예들에 따르면, 실리콘층(34C) 위에 p형 에피택시 반도체층(34D)이 성장되고, p형 에피택시 반도체층(34D) 위에 실리콘층(34E)이 또한 성장된다. 따라서, p형 에피택시 반도체층(34D) 및 실리콘층(34E)은 이들이 형성될 수 있거나 형성되지 않을 수 있음을 나타내기 위해 점선들을 사용하여 예시된다.
p형 에피택시 반도체층(34D)은 (형성된다면) 실리콘층(34C) 상에 에피택셜방식으로 성장된다. 본 개시의 일부 실시예들에 따르면, p형 에피택시 반도체층(34D)은 실리콘, 및 붕소, 인듐 등과 같은 p형 불순물을 포함한다. 예를 들어, p형 에피택시 반도체층(34D)은 SiB층일 수 있다. p형 불순물은 p형 에피택시 반도체층(34D)의 에피택시의 진행으로 인시추 도핑된다. 유사하게, p형 반도체층(34D) 내의 p형 불순물 농도는 너무 높거나 너무 낮을 수 없다. 그렇지 않으면, p형 에피택시 반도체층의 전자 정공 결합 기능(electron-hole combining function)이 손상된다. 본 개시의 일부 실시예들에 따르면, p형 에피택시 반도체층(34D) 내의 p형 불순물 농도는 약 5x1017 cm-3 내지 약 5x1020 cm-3 사이의 범위 내에 있고, 약 1x1018 cm-3 내지 약 1x1019 cm-3 사이의 범위 내에 있을 수 있다. 일부 실시예들에 따르면, p형 반도체층(34D)에는 게르마늄, 탄소 등이 없다. p형 에피택시 반도체층(34D)의 두께는 약 1 nm 내지 약 15 nm 사이의 범위 내에 있을 수 있다.
p형 에피택시 반도체층(34D) 위에, 다른 실리콘층(34E)이 에피택셜방식으로 성장될 수 있거나, 실리콘층(34E)의 형성이 스킵될 수 있다. 본 개시의 일부 실시예들에 따르면, 실리콘층(34E)은, 의도적으로 p형 불순물로도 도핑되지 않고 의도적으로 n형 불순물로도 도핑되지 않는 진성층이다. 본 개시의 대안적인 실시예들에 따르면, 실리콘층(34E)은, 그 아래에 있는 p형 에피택시 반도체층들(34B 및 34D)의 p형 불순물 농도보다 적어도 1차, 2차, 또는 그 이상 낮은 불순물 농도로, 붕소, 인듐과 같은 p형 불순물로 도핑된다. 따라서, 실리콘층(34E)은, p형 불순물로 도핑되면, 약 1017 cm-3보다 낮은, 또는 약 1016 cm-3보다 낮은, 또는 그 이하의 불순물 농도를 가질 수 있다. 실리콘층(34E)은 (형성된다면) 평탄화 프로세스(도 4a)를 받기 위한, 그리고 그 아래에 있는 p형 에피택시 반도체층(34D)을 평탄화를 받는 것으로부터 보호하기 위한 버퍼층으로서 사용될 수 있다. 실리콘층(34E)의 두께는 작을 수 있고, p형 에피택시 반도체층(34D)을 적절한 프로세스 마진으로 평탄화되는 것으로부터 보호할 수 있는 한, 가능한 한 작게 제어될 수 있다. 본 개시의 일부 실시예들에 따르면, 실리콘층(34E)의 두께는 약 1 nm 내지 약 5 nm 사이의 범위 내에 있다.
다음으로, 도 5a를 참조하면, 스태킹된 반도체층들(34)의 적어도 상단부들이 이웃하는 STI 영역들(24)의 상면들보다 높게 돌출되도록 STI 영역들(24)이 리세싱된다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(210)로서 예시된다. 또한, STI 영역들(24)은 예시된 바와 같은 평면, 볼록한 상면, [접시(dishing)과 같은] 오목한 상면, 또는 이들의 조합을 가질 수 있다. STI 영역들(24)의 상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역들(24)은, STI 영역들(24)을 공격하지만 반도체층들(34)을 공격하지 않는 에천트를 사용하는 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 습식 에칭이 사용되면, 에천트는 희석된 불화수소(dilute hydrofluoric; dHF)산을 포함할 수 있다. 건식 에칭이 사용되면, NF3 가스 및 NH3 가스의 혼합물 또는 HF 가스 및 NH3 가스의 혼합물이 사용될 수 있다. STI 영역들(24)의 상면들보다 높은 반도체 재료의 부분들은 돌출 핀들(36)로 지칭된다.
도 5b는, 스태킹된 반도체층들(34)의 세부사항들이 예시된 점을 제외하고는, 도 5a 내의 기준 단면(5B-5B)을 예시한다. STI 영역들(24)이 예시된 평면 내에 없기 때문에, STI 영역들(24)은 도 5b에 도시되지 않는다. STI 영역들(24)의 레벨을 보여주기 위해 STI 영역들(24)의 상면들(24A) 및 하면들(24B)의 레벨들이 예시된다. 본 개시의 일부 실시예들에 따르면, STI 영역들(24)의 상면들(24A)은, 실리콘층(34A)의 상면과 하면 사이의 중간 레벨에 있다. 대안적인 실시예들에 따르면, STI 영역들(24)의 상면들(24A)은 실리콘층(34A)의 상면과 동일한 높이에 있다. STI 영역들(24)의 상면들(24A)은 또한 실리콘층(34A)의 하면과 동일한 높이에 있거나 실리콘층(34A)의 하면보다 낮을 수 있다.
위에 예시된 실시예들에서, 임의의 적절한 방법에 의해 핀들이 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬 프로세스들을 결합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되도록 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들, 또는 맨드렐(mandrel)들이 이어서 핀들을 패터닝하기 위해 사용될 수 있다.
도 6a를 참조하면, 더미 게이트 스택들(38)이 (돌출) 핀들(36)의 상면들 및 측벽들 상에서 연장되도록 형성된다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(212)로서 예시된다. 더미 게이트 스택들(38)은 더미 게이트 유전체들(40), 및 더미 게이트 유전체들(40) 위의 더미 게이트 전극들(42)을 포함할 수 있다. 더미 게이트 전극들(42)은, 예를 들어 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택들(38) 각각은 또한 더미 게이트 전극들(42) 위의 하나의 (또는 복수의) 하드 마스크층(44)을 포함할 수 있다. 하드 마스크층들(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄소 질소 화합물(silicon carbo-nitride), 또는 이들의 다중층들로 형성될 수 있다. 더미 게이트 스택들(38)은 단일의 하나의 또는 복수의 돌출 핀들(36) 및 STI 영역들(24) 위를 가로지를 수 있다. 더미 게이트 스택들(38)은 또한 돌출 핀들(36)의 길이 방향들에 수직인 길이 방향들을 갖는다.
다음으로, 더미 게이트 스택들(38)의 측벽들에 게이트 스페이서들(46)이 형성된다. 개별적인 프로세스는 또한, 도 13에 도시된 프로세스 흐름에서 프로세스(212)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서들(46)은 실리콘 질화물, 실리콘 탄소 질소 화합물 등과 같은 유전체 재료(들)로 형성되고, 복수의 유전체층들을 포함하는 다중층 구조물 또는 단일층 구조물을 가질 수 있다. 도 6b는 도 6a 내의 기준 단면(6B-6B)을 예시한다. 층들(34D 및 34E)이 형성될 수 있거나 형성되지 않을 수 있기 때문에, 게이트 스택(38)이 실리콘층(34E), p형 에피택시 반도체층(34D), 또는 실리콘층(34C)의 상면과 접촉하는 하면을 가질 수 있다는 점이 이해되어야 한다.
이어서 더미 게이트 스택(38) 및 게이트 스페이서들(46)에 의해 커버되지 않은 스태킹된 반도체층들(34)의 부분들을 리세싱하기 위해 에칭 단계가 수행되어, 도 7a에 도시된 구조물을 초래한다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(214)로서 예시된다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택들(38) 및 게이트 스페이서들(46) 바로 아래에 있는 핀들(36)의 부분들이 보호되며, 에칭되지 않는다. 리세싱된 스태킹된 반도체층들(34)의 상면들은 일부 실시예들에 따르면 STI 영역들(24)의 상면들(24A)보다 낮을 수 있다. 이에 따라 리세스들(50)이 형성된다. 리세스들(50)은 더미 게이트 스택들(38)의 서로 반대측에 있는 측부들에 위치된 부분들, 및 돌출 핀들(36)의 남아있는 부분들 간의 부분들을 포함한다.
도 7b는 도 7a 내의 기준 단면(7B-7B)을 예시한다. 본 개시의 일부 실시예들에 따르면, 리세스들(50)의 하부들은 p형 반도체층(34B)의 하면 레벨에 있고, 따라서 리세스들(50)은 p형 반도체층(34B)을 관통한다. p형 반도체층(34B)의 남아있는 부분들의 측벽들이 리세스들(50)에 노출된다. 대안적인 실시예들에 따르면, 리세스들(50)의 하부들이 p형 에피택시 반도체층(34B)의 상면 레벨에 있고, p형 에피택시 반도체층(34B)의 상면이 노출된다. 다른 대안적인 실시예들에 따르면, 리세스들(50)의 하부들이 p형 에피택시 반도체층(34B)의 상면 레벨과 하면 레벨 사이의 레벨에 있다. 또한, 리세스들(50)의 하면들이 STI 영역들(24)의 상면들과 하면들 사이의 레벨에 있을 수 있다. 리세스들(50)의 하면들은 또한 STI 영역들(24)의 상면보다 높거나 낮을 수 있다. 점선들(52)은 리세스들(50)의 하면들의 가능한 위치들을 예시한다. 에피택시 반도체층들(34)보다 많은 결점(defect)들을 갖고 따라서 더 많은 접합 누설(junction leakage)을 유발할 수 있는 주입된 웰 영역(22)이 리세스들(50)에 노출되지 않고, 후속하여 형성되는 소스/드레인 영역들(54)(도 8)이 주입된 웰 영역(22)과 이격되도록 리세스들(50)이 실리콘층(34A)을 관통하지 않는 것이 바람직하다.
다음으로, 리세스들(50)로부터 선택적으로 성장되는 에피택시 영역들(54)을 형성하기 위해 에피택시 프로세스가 수행되어, 도 8 내의 구조물을 초래한다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(216)로서 예시된다. 일부 실시예들에 따르면, 에피택시 영역들(54)은 실리콘의 격자 상수(lattice constant)보다 작은 격자 상수를 가질 수 있는 SiP, SiCP, SiC 등을 포함한다. 본 개시의 일부 실시예들에 따르면, 인, 인듐, 안티몬 등과 같은 n형 불순물이 에피택시의 진행으로 에피택시 영역들(54)에 인시추 도핑된다. 에피택시 영역들(54)이 리세스들(50)을 완전히 충전한 후, 에피택시 영역들(54)이 수평으로 확장하기 시작하여, 패싯(facet)들이 형성될 수 있다. 이웃하는 에피택시 영역들(54)이 서로 병합(merging)되기 시작한다. 결과적으로, 통합된 에피택시 영역(54)이 형성된다. 소스/드레인 영역들(54)의 상면은 게이트 스페이서들(46)의 하면들보다 높을 수 있다.
보이드(void)들(에어 갭들)(56)이 생성될 수 있다. 본 개시의 일부 실시예들에 따르면, 에피택시 영역들(54)의 형성은, 에피택시 영역들(54)의 상면들이 여전히 물결형(wavy)(도 8)일 때, 또는 도 8에 도시된 바와 같은 에피택시 영역들(54) 상의 추가 성장에 의해 달성될 수 있는, 병합된 에피택시 영역들(54)의 상면들이 평평해졌을 때 마무리된다. 에피택시 영역들(54)의 형성 후, 에피택시 영역들(54) 내에 n형 불순물을 주입하기 위해 주입 프로세스가 수행되어, 소스/드레인 영역들을 형성할 수 있고, 에피택시 영역들(54)은 소스/드레인 영역들(54)로도 나타내어진다. n형 불순물이 인시추 결합된 대안적인 실시예들에 따르면, 주입 프로세스가 스킵된다.
도 10a는 접촉 에칭 정지층(Contact Etch Stop Layer; CESL)(58) 및 층간 유전체(Inter-Layer Dielectric; ILD)(60)의 형성 후의 구조물의 사시도를 예시한다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(218)로서 예시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질소 화합물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는, 예를 들어 FCVD, 스핀 온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성되는 유전체 재료를 포함할 수 있다. ILD(60)는, TEOS(Tetra Ethyl Ortho Silicate) 산화물, PECVD(Plasma-Enhanced CVD) 산화물(SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘 산화물 기반 재료일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. ILD(60), 더미 게이트 스택들(38), 및 게이트 스페이서들(46)의 상면들이 서로 동일한 높이가 되도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 10b는 도 10a 내의 기준 단면(10B-10B)을 예시한다. 도 10b에 도시된 바와 같이, 소스/드레인 영역들(54)은 적어도 p형 반도체층(34B)과 접촉하고 있다. 예를 들어, 소스/드레인 영역들(54)이 p형 반도체층(34B)을 관통하는지 또는 관통하지 않는지의 여부에 따라, 소스/드레인 영역들(54)은 p형 에피택시 반도체층(34B)의 상면 및/또는 측벽과 접촉하고 있을 수 있다. 소스/드레인 영역들(54)은 또한 실리콘층(34C)의 측벽들과 접촉하고 있고, 형성되었다면 p형 에피택시 반도체층(34D) 및 실리콘층(34E)의 측벽들과 접촉하고 있을 수 있다. 소스/드레인 영역들(54)은 실리콘층(34A)과 접촉하고 있을 수 있고, 실리콘층(34A) 내로 연장되거나 연장되지 않을 수 있다. 소스/드레인 영역들(54)이 실리콘층(34A) 내로 연장될 때, 소스/드레인 영역들(54)은 실리콘층(34A)을 관통하지 않을 수 있다.
일부 실시예들에 따르면, p형 반도체층(34B)은 소스/드레인 영역들(54)의 하부에 근접한다. 예를 들어, p형 반도체층(34B)의 상면의 깊이(D1)는 소스/드레인 영역들(54)의 깊이(D2)의 약 80 퍼센트보다 클 수 있고, 깊이들(D1 및 D2)은 게이트 스페이서들(46)의 하부로부터 측정된다. 비율(D1/D2)은 최대 100 퍼센트일 수 있고, 이는 소스/드레인 영역들(54)의 하면이 p형 반도체층(34B)의 상면과 접촉하고 있음을 의미한다. p형 에피택시 반도체층(34B)을 소스/드레인 영역들(54)의 하부에 근접하게 할당하는 것은, p형 에피택시 반도체층(34B)을 더 높은 위치에 할당하는 것보다, 각 트랜지스터의 DIBL(Drain-Induced Barrier Lowering) 성능을 향상시키는데 더 많은 효과가 있다.
다음으로, 하드 마스크층들(44), 더미 게이트 전극들(42), 및 더미 게이트 유전체들(40)을 포함하는 더미 게이트 스택들(38)이 금속 게이트들(66) 및 게이트 유전체들(64)을 포함하는 대체 게이트 스택들(68)(도 11)로 대체된다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(220)로서 예시된다. 대체 게이트 스택들(68)을 형성할 때, 도 10a 및 도 10b에 도시된 바와 같은 하드 마스크층들(44), 더미 게이트 전극들(42), 및 더미 게이트 유전체들(40)이 하나의 에칭 단계 또는 복수의 에칭 단계들에서 먼저 제거되어, 트렌치들/개구부들이 게이트 스페이서들(46) 간에 형성되게 하는 결과를 초래한다. 돌출 반도체 핀들(36)의 상면들 및 측벽들이 결과적인 트렌치들에 노출된다.
도 10b에서 알 수 있는 바와 같이, 더미 게이트 스택들(38)이 노출된 후, 스태킹된 반도체층들(34)이 결과적인 트렌치들에 노출된다. 일부 경우들에서, 더미 게이트 스택들(38)의 제거는 상부 실리콘층[(형성되었다면)34E, 또는 34E 및 34D가 형성되지 않았다면 34C]의 상면에서 정지되지 않을 수 있다. 이것이 발생하면 , 반도체층들(34) 내의 결과적인 리세스가 소스/드레인 영역들(54)을 향해 측방으로(laterally) 연장될 수 있고, 후속하여 형성되는 게이트 전극들(66)이 소스/드레인 영역들(54)에 전기적으로 쇼트되거나, 또는 이들 사이에 높은 누설 전류가 있을 수 있는 가능성이 있다. 이 효과는 디바이스 고장을 유발할 수 있는 금속 게이트 돌출(metal gate extrusion)로 지칭된다. 스태킹된 반도체층들(34)의 상면에 근접하게 형성된 p형 에피택시 반도체층(34D)은, 적절한 에천트가 사용될 때 p형 에피택시 반도체층(34D)의 에칭률(etching rate)이 실리콘층(34E)의 에칭률보다 낮기 때문에, 실리콘층(34E)이 에칭되어 관통(etched-through)되었다면 에칭 정지층으로서 역할할 수 있다.
더미 게이트 스택들(38)의 제거 후, 게이트 스페이서들(46) 간의 트렌치들 내로 연장되는 (대체) 게이트 유전체층들(64)이 형성된다. 본 개시의 일부 실시예들에 따르면, 게이트 유전체층들(64) 각각은, 대응하는 돌출 핀들(36)의 노출된 표면들과 접촉하는, 자신의 저부(lower part)로서의 계면층(Interfacial Layer; IL)을 포함한다. IL은, 돌출 핀들(36)의 열 산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성되는 실리콘 산화물층과 같은 산화물층을 포함할 수 있다. 게이트 유전체층(64)은 또한 IL 위에 형성된 하이 k(high-k) 유전체층을 포함할 수 있다. 하이 k 유전체층들은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 실리콘 질화물 등과 같은 하이 k 유전체 재료를 포함할 수 있다. 하이 k 유전체 재료의 유전 상수(k 값)는 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이 k 유전체층은 컨포멀층(conformal layer)으로서 형성되고, 돌출 핀들(36)의 측벽들 및 게이트 스페이서들(46)의 측벽들 상에서 연장된다. 본 개시의 일부 실시예들에 따르면, 하이 k 유전체층은 ALD 또는 CVD을 사용하여 형성된다.
도 11을 더 참조하면, 게이트 유전체들(64) 위에 게이트 전극들(66)이 형성되고, 게이트 전극들(66)은 도전성 서브층(sub-layer)들을 포함한다. 서브층들이 별도로 도시되지는 않지만, 서브층들은 서로 구별가능하다. 서브층들의 퇴적은 ALD 또는 CVD과 같은 컨포멀 퇴적 방법(들)을 사용하여 수행될 수 있다.
스태킹된 도전성층들은 확산 배리어층(diffusion barrier layer), 및 확산 배리어층 위의 하나의 (또는 그 이상의) 일함수층(work-function layer)을 포함할 수 있다. 확산 배리어층은, 실리콘으로 도핑될 수 있는 (또는 도핑되지 않을 수 있는) 티타늄 질화물(titanium nitride; TiN)로 형성될 수 있다. (개략적으로 도 12b에 66A로 마킹된) 일함수층은 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료들로 형성된 복수의 층들을 포함한다. 예를 들어, 일함수층(66A)은 티타늄 알루미늄(titanium aluminum; TiAl)층을 포함할 수 있다. 일함수층(들)의 퇴적 후, 다른 TiN층일 수 있는 배리어층이 형성된다.
퇴적된 게이트 유전체층들 및 도전성층들은 게이트 스페이서들(46) 간의 트렌치들 내로 연장되는 컨포멀층들로서 형성되고, ILD(60) 위의 일부 부분들을 포함한다. 다음으로, 게이트 스페이서들(46) 간의 남아있는 트렌치들을 충전하기 위해 금속성 재료가 퇴적된다. 금속성 재료는, 예를 들어 텅스텐 또는 코발트로 형성될 수 있다. 후속 단계에서, ILD(60) 위의 게이트 유전체층들, 도전성 서브층들, 및 금속성 재료의 부분들이 제거되도록, CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 단계가 수행된다. 결과적으로, 금속 게이트 전극들(66) 및 게이트 유전체들(64)이 형성된다. 게이트 전극들(66) 및 게이트 유전체들(64)은 조합하여 대체 게이트 스택들(68)로 지칭된다. 대체 게이트 스택들(68), 게이트 스페이서들(46), CESL(58), 및 ILD(60)의 상면들은 이때 실질적으로 동일 평면 상에 있을 수 있다.
도 11은 또한 일부 실시예들에 따른 하드 마스크들(70)의 형성을 예시한다. 하드 마스크들(70)의 형성은, 게이트 스페이서들(46) 간에 리세스들이 형성되도록 게이트 스택들(68)을 리세싱하기 위해 에칭을 수행하는 것, 리세스들을 유전체 재료로 충전하는 것, 및 이어서 유전체 재료의 과잉 부분들을 제거하기 위해 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함할 수 있다. 하드 마스크들(70)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 산소 탄소 질소 화합물(oxy-carbo-nitride) 등으로 형성될 수 있다.
도 12a는 소스/드레인 접촉 플러그들(72)의 형성을 예시한다. 개별적인 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(222)로서 예시된다. 소스/드레인 접촉 플러그들(72)의 형성은 ILD(60)를 그 아래에 있는 CESL(58)의 부분들을 노출시키기 위해 에칭하는 것, 및 이어서 에피택시 영역들(54)을 노출시키기 위해 CESL(58)의 노출된 부분들을 에칭하는 것을 포함한다. 후속 프로세스에서, (Ti층과 같은) 금속층이 퇴적되고 접촉 개구부들 내로 연장된다. 금속 질화물 캡핑층이 수행될 수 있다. 이어서 금속층을 소스/드레인 영역들(54)의 상부와 반응시켜 도 12a 및 도 12b에 도시된 바와 같은 규화물 영역들(74)을 형성하기 위해 어닐링 프로세스가 수행된다. 다음으로, 이전에 형성된 금속 질화물층이 제거되지 않고 남거나, 또는 이전에 형성된 금속 질화물층이 제거되며, (티타늄 질화물층과 같은) 새로운 금속 질화물층의 퇴적이 이어진다. 이어서 텅스텐, 코발트 등과 같은 충전 금속성 재료가 접촉 개구부들 내에 충전되고, 과잉 재료들을 제거하기 위한 평탄화가 이어져, 소스/드레인 접촉 플러그(72)를 초래한다. 이에 따라, 소스/드레인 접촉 플러그(72)는 금속층, 금속 질화물층, 및 충전 금속성 재료의 남아있는 부분들을 포함한다. 하드 마스크들(70) 각각의 일부분을 관통하여 게이트 전극들(66)과 접촉하도록 게이트 접촉 플러그들(도시 생략)이 또한 형성된다. 따라서 하나의 FinFET로서 병렬로 연결될 수 있는 FinFET들(78)이 형성된다.
도 12b는 도 12a 내의 기준 단면(12B-12B)을 예시한다. 도 12b에 도시된 바와 같이, FinFET(78)의 채널들로서 역할하는 스태킹된 반도체층들(34) 위에 게이트 스택들(68)이 있다. 전류가 스태킹된 반도체층들(34) 내에 흐를 수 있고, p형 에피택시 반도체층들(34B/34D) 및 실리콘층들(34A/34C/34E) 둘 다 내에 흐를 수 있다. 게이트 스택들(68)은, p형 에피택시 반도체층(34D) 및 실리콘층(34E)이 형성되거나 형성되지 않는지의 여부에 따라, 실리콘층(34C), p형 에피택시 반도체층(34D), 또는 실리콘층(34E)과 접촉하고 있을 수 있다.
본 개시의 실시예들은 일부 바람직한 특징들을 갖는다. p형 에피택시 반도체층을 소스/드레인 영역들의 하부 레벨에 근접한 레벨에 형성함으로써, 소스 영역과 드레인 영역들 사이에서 누설되는 누설 전자들이 p형 에피택시 반도체층의 정공들과 재결합될 수 있어, 누설이 감소되고, DIBL 성능이 향상된다. p형 에피택시 반도체층을 소스/드레인 영역들의 상부 레벨에 근접한 레벨에 형성함으로써, p형 에피택시 반도체층이 에칭 정지층으로서 역할할 수 있고, 금속 게이트 돌출을 방지하는 기능을 갖는다. 생산 수율이 향상된다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은, 반도체 기판의 일부분 위에 제 1 p형 반도체층을 퇴적하는 단계; 제 1 p형 반도체층 위에 제 1 반도체층 - 제 1 반도체층에는 p형 불순물들이 없음 - 을 퇴적하는 단계; 제 1 반도체층의 제 1 부분 바로 위에 게이트 스택을 형성하는 단계; 제 1 반도체층 내로 연장되는 트렌치를 형성하기 위해 제 1 반도체층의 제 2 부분을 에칭하는 단계 - 적어도 p형 반도체층의 표면이 트렌치에 노출됨 - ; 및 트렌치 내에 소스/드레인 영역 - 소스/드레인 영역은 n형임 - 을 형성하는 단계를 포함한다. 실시예에서, 방법은 반도체 기판의 일부분 위에 제 2 반도체층을 퇴적하는 단계를 더 포함하고, 제 2 반도체층에는 또한 p형 불순물들이 없으며, 제 2 반도체층은 제 1 p형 반도체층 아래에 있고 p형 반도체층과 접촉하고 있다. 실시예에서, 에칭하는 단계에서, 또한 제 1 p형 반도체층이 에칭되어 관통되고, 제 2 반도체층의 상면이 트렌치에 노출된다. 실시예에서, 트렌치의 하면은 제 2 반도체층의 하면보다 높다. 실시예에서, 에칭하는 단계는 제 1 p형 반도체층의 상면에서 정지된다. 실시예에서, 방법은 제 1 반도체층 위에 제 2 p형 반도체층을 퇴적하는 단계를 더 포함한다. 실시예에서, 방법은 제 2 p형 반도체층 위에 제 2 반도체층을 퇴적하는 단계를 더 포함하고, 제 2 반도체층에는 p형 불순물들이 없다. 실시예에서, 방법은 제 2 반도체층 위에 제 2 반도체층과 접촉하는 게이트 유전체를 형성하는 단계를 더 포함한다. 실시예에서, 방법은 제 2 반도체층 위의 더미 게이트 스택을 에칭하는 단계 - 제 2 반도체층이 에칭되어 관통되고, 에칭하는 단계는 제 2 p형 반도체층의 상면에서 정지됨 - 를 더 포함한다. 실시예에서, 또한 제 1 p형 반도체층에는 n형 불순물들이 없다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은, 반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계; 격리 영역들 간의 반도체 기판의 일부분을 제거하여 트렌치를 형성하기 위한 에칭 단계; 트렌치 내에 제 1 반도체층 - 제 1 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 1 에피택시를 수행하는 단계; 제 1 반도체층 위에 제 1 반도체층과 접촉하는 제 1 SiB층을 성장시키기 위해 제 2 에피택시를 수행하는 단계; 제 1 SiB층 위에 제 2 반도체층 - 제 2 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 3 에피택시를 수행하는 단계; 및 반도체 핀을 형성하기 위해 제 2 반도체층 및 제 1 SiB층의 일부분이 격리 영역들의 상면들보다 높도록, 격리 영역들을 리세싱하는 단계를 포함한다. 실시예에서, 격리 영역들을 리세싱하는 단계에서, 반도체 핀의 일부분을 형성하기 위해 제 1 반도체층의 제 1 부분이 격리 영역들의 상면들보다 높다. 실시예에서, 격리 영역들을 리세싱하는 단계에서, 제 1 반도체층의 제 2 부분은 격리 영역들의 상면들보다 낮다. 실시예에서, 방법은, 제 1 반도체층과 오버랩되는 게이트 스택을 형성하는 단계; 추가적인 트렌치를 형성하기 위해 게이트 스택을 에칭 마스크의 일부로서 사용하여 에칭 프로세스 - 에칭 프로세스에서, 제 2 반도체층이 에칭되어 관통되고, 제 1 SiB층의 표면이 추가적인 트렌치에 노출됨 - 를 수행하는 단계; 및 추가적인 트렌치 내에 소스/드레인 영역 - 소스/드레인 영역은 n형임 - 을 형성하는 단계를 더 포함한다. 실시예에서, 방법은, 제 2 반도체층 위에 제 2 SiB층을 성장시키기 위해 제 4 에피택시를 수행하는 단계; 및 제 2 SiB층 위에 제 3 반도체층 - 제 3 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 5 에피택시를 수행하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스는, 반도체 기판 내로 연장되는 격리 영역들; 격리 영역들 간의 반도체 핀으로서, 반도체 핀은 격리 영역들의 상면들보다 높고, 반도체 핀은, 제 1 반도체층 - 제 1 반도체층에는 p형 불순물들이 없음 - ; 및 제 1 반도체층 위에 있고 제 1 반도체층과 접촉하는 제 1 p형 반도체층을 포함하는 것인, 반도체 핀; 반도체 핀 상의 게이트 스택; 및 반도체 핀 내로 연장되는 소스/드레인 영역 - 소스/드레인 영역은 제 1 p형 반도체층과 접촉하고, 소스/드레인 영역은 n형 영역임 - 을 포함한다. 실시예에서, 소스/드레인 영역은, 제 1 p형 반도체층의 상면과 접촉하는 하면을 포함한다. 실시예에서, 소스/드레인 영역은 제 1 p형 반도체층을 관통하고, 소스/드레인 영역은 p형 반도체층의 측벽과 접촉한다. 실시예에서, 반도체 핀은, 제 1 p형 반도체층 위에 있고 제 1 p형 반도체층과 접촉하는 제 2 반도체층 - 제 2 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 더 포함한다. 실시예에서, 반도체 핀은, 제 2 반도체층 위에 있고 제 2 반도체층과 접촉하는 제 2 p형 반도체층; 및 제 2 p형 반도체층 위에 있고 제 2 p형 반도체층과 접촉하는 제 3 반도체층 - 제 3 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 더 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
반도체 기판의 일부분 위에 제 1 p형 반도체층을 퇴적하는 단계;
상기 제 1 p형 반도체층 위에 제 1 반도체층 - 상기 제 1 반도체층에는 p형 불순물들이 없음 - 을 퇴적하는 단계;
상기 제 1 반도체층의 제 1 부분 바로 위에 게이트 스택을 형성하는 단계;
상기 제 1 반도체층 내로 연장되는 트렌치를 형성하기 위해 상기 제 1 반도체층의 제 2 부분을 에칭하는 단계 - 적어도 상기 제 1 p형 반도체층의 표면이 상기 트렌치에 노출됨 - ; 및
상기 트렌치 내에 소스/드레인 영역 - 상기 소스/드레인 영역은 n형임 - 을 형성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 반도체 기판의 일부분 위에 제 2 반도체층을 퇴적하는 단계를 더 포함하고, 상기 제 2 반도체층에는 또한 p형 불순물들이 없으며, 상기 제 2 반도체층은 상기 제 1 p형 반도체층 아래에 있고 상기 제 1 p형 반도체층과 접촉하고 있는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 에칭하는 단계에서, 상기 제 1 p형 반도체층이 또한 에칭되어 관통되고(etched-through), 상기 제 2 반도체층의 상면이 상기 트렌치에 노출되는 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 트렌치의 하면은 상기 제 2 반도체층의 하면보다 높은 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 에칭하는 단계는 상기 제 1 p형 반도체층의 상면에서 정지되는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제 1 반도체층 위에 제 2 p형 반도체층을 퇴적하는 단계를 더 포함하는, 방법.
실시예 7. 실시예 6에 있어서, 상기 제 2 p형 반도체층 위에 제 2 반도체층을 퇴적하는 단계를 더 포함하고, 상기 제 2 반도체층에는 p형 불순물들이 없는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 제 2 반도체층 위에 상기 제 2 반도체층과 접촉하는 게이트 유전체를 형성하는 단계를 더 포함하는, 방법.
실시예 9. 실시예 7에 있어서, 상기 제 2 반도체층 위의 더미 게이트 스택을 에칭하는 단계 - 상기 제 2 반도체층이 에칭되어 관통되고, 상기 에칭하는 단계는 상기 제 2 p형 반도체층의 상면에서 정지됨 - 를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서, 또한 상기 제 1 p형 반도체층에는 n형 불순물들이 없는 것인, 방법.
실시예 11. 반도체 디바이스를 형성하는 방법에 있어서,
반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계;
상기 격리 영역들 간의 상기 반도체 기판의 일부분을 제거하여 트렌치를 형성하기 위한 에칭 단계;
상기 트렌치 내에 제 1 반도체층 - 상기 제 1 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 1 에피택시(epitaxy)를 수행하는 단계;
상기 제 1 반도체층 위에 상기 제 1 반도체층과 접촉하는 제 1 SiB(silicon boron)층을 성장시키기 위해 제 2 에피택시를 수행하는 단계;
상기 제 1 SiB층 위에 제 2 반도체층 - 상기 제 2 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 3 에피택시를 수행하는 단계; 및
반도체 핀을 형성하기 위해 상기 제 2 반도체층 및 상기 제 1 SiB층의 일부분이 상기 격리 영역들의 상면들보다 높도록, 상기 격리 영역들을 리세싱하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 12. 실시예 11에 있어서, 상기 격리 영역들을 리세싱하는 단계에서, 상기 반도체 핀의 일부분을 형성하기 위해 상기 제 1 반도체층의 제 1 부분이 상기 격리 영역들의 상면들보다 높은 것인, 방법.
실시예 13. 실시예 12에 있어서, 상기 격리 영역들을 리세싱하는 단계에서, 상기 제 1 반도체층의 제 2 부분은 상기 격리 영역들의 상면들보다 낮은 것인, 방법.
실시예 14. 실시예 11에 있어서,
상기 제 1 반도체층과 오버랩되는 게이트 스택을 형성하는 단계;
추가적인 트렌치를 형성하기 위해 상기 게이트 스택을 에칭 마스크의 일부로서 사용하여 에칭 프로세스 - 상기 에칭 프로세스에서, 상기 제 2 반도체층이 에칭되어 관통되고, 상기 제 1 SiB층의 표면이 상기 추가적인 트렌치에 노출됨 - 를 수행하는 단계; 및
상기 추가적인 트렌치 내에 소스/드레인 영역 - 상기 소스/드레인 영역은 n형임 - 을 형성하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 제 2 반도체층 위에 제 2 SiB층을 성장시키기 위해 제 4 에피택시를 수행하는 단계; 및
상기 제 2 SiB층 위에 제 3 반도체층 - 상기 제 3 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 5 에피택시를 수행하는 단계를 더 포함하는, 방법.
실시예 16. 반도체 디바이스에 있어서,
반도체 기판 내로 연장되는 격리 영역들;
상기 격리 영역들 간의 반도체 핀으로서, 상기 반도체 핀은 상기 격리 영역들의 상면들보다 높고, 상기 반도체 핀은,
제 1 반도체층 - 상기 제 1 반도체층에는 p형 불순물들이 없음 - ; 및
상기 제 1 반도체층 위에 있고 상기 제 1 반도체층과 접촉하는 제 1 p형 반도체층을 포함하는 것인, 상기 반도체 핀;
상기 반도체 핀 상의 게이트 스택; 및
상기 반도체 핀 내로 연장되는 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 제 1 p형 반도체층과 접촉하고, 상기 소스/드레인 영역은 n형 영역임 - 을 포함하는, 반도체 디바이스.
실시예 17. 실시예 16에 있어서, 상기 소스/드레인 영역은, 상기 제 1 p형 반도체층의 상면과 접촉하는 하면을 포함하는 것인, 반도체 디바이스.
실시예 18. 실시예 16에 있어서, 상기 소스/드레인 영역은 상기 제 1 p형 반도체층을 관통하고, 상기 소스/드레인 영역은 상기 제 1 p형 반도체층의 측벽과 접촉하는 것인, 반도체 디바이스.
실시예 19. 실시예 16에 있어서, 상기 반도체 핀은, 상기 제 1 p형 반도체층 위에 있고 상기 제 1 p형 반도체층과 접촉하는 제 2 반도체층 - 상기 제 2 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 더 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 반도체 핀은,
상기 제 2 반도체층 위에 있고 상기 제 2 반도체층과 접촉하는 제 2 p형 반도체층; 및
상기 제 2 p형 반도체층 위에 있고 상기 제 2 p형 반도체층과 접촉하는 제 3 반도체층 - 상기 제 3 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 더 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판의 일부분 위에 제 1 p형 반도체층을 퇴적하는 단계;
    상기 제 1 p형 반도체층 위에 제 1 반도체층 - 상기 제 1 반도체층에는 p형 불순물들이 없음 - 을 퇴적하는 단계;
    상기 제 1 반도체층의 제 1 부분 바로 위에 게이트 스택을 형성하는 단계;
    상기 제 1 반도체층 내로 연장되는 트렌치를 형성하기 위해 상기 제 1 반도체층의 제 2 부분을 에칭하는 단계 - 적어도 상기 제 1 p형 반도체층의 표면이 상기 트렌치에 노출됨 - ; 및
    상기 트렌치 내에 소스/드레인 영역 - 상기 소스/드레인 영역은 n형임 - 을 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판의 일부분 위에 제 2 반도체층을 퇴적하는 단계를 더 포함하고, 상기 제 2 반도체층에는 또한 p형 불순물들이 없으며, 상기 제 2 반도체층은 상기 제 1 p형 반도체층 아래에 있고 상기 제 1 p형 반도체층과 접촉하고 있는 것인, 방법.
  3. 제 2 항에 있어서, 상기 에칭하는 단계에서, 상기 제 1 p형 반도체층이 또한 에칭되어 관통되고(etched-through), 상기 제 2 반도체층의 상면이 상기 트렌치에 노출되는 것인, 방법.
  4. 제 1 항에 있어서, 상기 에칭하는 단계는 상기 제 1 p형 반도체층의 상면에서 정지되는 것인, 방법.
  5. 제 1 항에 있어서, 상기 제 1 반도체층 위에 제 2 p형 반도체층을 퇴적하는 단계를 더 포함하는, 방법.
  6. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계;
    상기 격리 영역들 간의 상기 반도체 기판의 일부분을 제거하여 트렌치를 형성하기 위한 에칭 단계;
    상기 트렌치 내에 제 1 반도체층 - 상기 제 1 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 1 에피택시(epitaxy)를 수행하는 단계;
    상기 제 1 반도체층 위에 상기 제 1 반도체층과 접촉하는 제 1 SiB(silicon boron)층을 성장시키기 위해 제 2 에피택시를 수행하는 단계;
    상기 제 1 SiB층 위에 제 2 반도체층 - 상기 제 2 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 성장시키기 위해 제 3 에피택시를 수행하는 단계; 및
    반도체 핀을 형성하기 위해 상기 제 2 반도체층 및 상기 제 1 SiB층의 일부분이 상기 격리 영역들의 상면들보다 높도록, 상기 격리 영역들을 리세싱하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  7. 반도체 디바이스에 있어서,
    반도체 기판 내로 연장되는 격리 영역들;
    상기 격리 영역들 간의 반도체 핀으로서, 상기 반도체 핀은 상기 격리 영역들의 상면들보다 높고, 상기 반도체 핀은,
    제 1 반도체층 - 상기 제 1 반도체층에는 p형 불순물들이 없음 - ; 및
    상기 제 1 반도체층 위에 있고 상기 제 1 반도체층과 접촉하는 제 1 p형 반도체층을 포함하는 것인, 상기 반도체 핀;
    상기 반도체 핀 상의 게이트 스택; 및
    상기 반도체 핀 내로 연장되는 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 제 1 p형 반도체층과 접촉하고, 상기 소스/드레인 영역은 n형 영역임 - 을 포함하는, 반도체 디바이스.
  8. 제 7 항에 있어서, 상기 소스/드레인 영역은, 상기 제 1 p형 반도체층의 상면과 접촉하는 하면을 포함하는 것인, 반도체 디바이스.
  9. 제 7 항에 있어서, 상기 소스/드레인 영역은 상기 제 1 p형 반도체층을 관통하고, 상기 소스/드레인 영역은 상기 제 1 p형 반도체층의 측벽과 접촉하는 것인, 반도체 디바이스.
  10. 제 7 항에 있어서, 상기 반도체 핀은, 상기 제 1 p형 반도체층 위에 있고 상기 제 1 p형 반도체층과 접촉하는 제 2 반도체층 - 상기 제 2 반도체층에는 p형 불순물들 및 n형 불순물들이 없음 - 을 더 포함하는 것인, 반도체 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
US20220336640A1 (en) * 2021-04-14 2022-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Undoped Region Under Source/Drain And Method Forming Same
US20220384611A1 (en) * 2021-05-27 2022-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric layer on semiconductor device and method of forming the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361382A (en) * 1991-05-20 1994-11-01 The Furukawa Electric Co., Ltd. Method of connecting optical waveguide and optical fiber
JP3532760B2 (ja) * 1998-04-01 2004-05-31 松下電器産業株式会社 放電ランプ点灯装置
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US7423310B2 (en) * 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
JP2007234861A (ja) * 2006-03-01 2007-09-13 Renesas Technology Corp 半導体装置の製造方法
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
WO2014018201A1 (en) 2012-07-27 2014-01-30 Intel Corporation Nanowire transistor devices and forming techniques
US9947773B2 (en) 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US9721955B2 (en) * 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
CN105448717A (zh) * 2014-06-26 2016-03-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9548362B2 (en) * 2014-10-10 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices with anti-punch through layers and methods of forming same
US9773786B2 (en) * 2015-04-30 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
US11264452B2 (en) * 2015-12-29 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Hetero-tunnel field-effect transistor (TFET) having a tunnel barrier formed directly above channel region, directly below first source/drain region and adjacent gate electrode
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
US10748935B2 (en) * 2018-06-29 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked vertically isolated MOSFET structure and method of forming the same
US10879238B2 (en) * 2018-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance finFET and method of fabricating thereof
US11037832B2 (en) * 2019-05-29 2021-06-15 International Business Machines Corporation Threshold voltage adjustment by inner spacer material selection
US11177344B2 (en) * 2019-09-25 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device with air gap spacer and fabrication methods thereof
US11088251B2 (en) * 2019-10-01 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain contacts for semiconductor devices and methods of forming
US20210202534A1 (en) * 2019-12-26 2021-07-01 Intel Corporation Gate-all-around integrated circuit structures having insulator substrate
US11264502B2 (en) * 2020-02-27 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11424338B2 (en) * 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11251073B2 (en) * 2020-04-01 2022-02-15 Taiwan Semiconductor Manufacturing Co. Selective deposition of barrier layer
US11121138B1 (en) * 2020-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance pickup cells for SRAM

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