KR101273007B1 - 전기적 절연을 제공하는 방법 및 전기적 절연을 포함하는 반도체 구조물 - Google Patents

전기적 절연을 제공하는 방법 및 전기적 절연을 포함하는 반도체 구조물 Download PDF

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Abstract

반도체 구조 내의 게이트들을 절연하는 방법들이 개시된다. 일 실시예에서, 실질적으로 수직인 측벽들을 갖는 핀(fin)들과 조합하여 스페이서(spacer) 재료를 사용하여 절연이 달성된다. 다른 실시예에서, 반도체 구조의 조립에 사용되는 다양한 재료의 식각 특성은 유효 게이트 길이("Leffective") 및 필드 게이트 산화물을 증가시키는 데 사용된다. 또 다른 실시예에서, V 형상 트렌치가 반도체 구조 내에 형성되어 Leffective 및 필드 게이트 산화물을 증가시킨다. 이러한 방법들에 의해 형성되는 반도체 구조들이 또한 개시된다.

Description

전기적 절연을 제공하는 방법 및 전기적 절연을 포함하는 반도체 구조물{METHODS OF PROVIDING ELECTRICAL ISOLATION AND SEMICONDUCTOR STRUCTURES INCLUDING SAME}
[우선권 주장]
본 출원은 2008년 6월 2일에 출원된 "METHODS OF PROVIDING ELECTRICAL ISOLATION AND SEMICONDUCTOR STRUCTURES INCLUDING SAME"이라는 명칭의 미국 특허 출원 제12/131,608호의 출원일의 이익을 청구한다.
본 발명의 실시예들은 반도체 구조의 제작과 관련된다. 구체적으로, 본 발명의 실시예들은 개선된 전기적 절연을 보이는 반도체 구조를 제작하는 방법들 및 상기 전기적 절연을 갖는 반도체 구조들과 관련된다.
집적 회로(Integrated Circuit; "IC") 디자이너들은 개별 피처(feature)들의 크기를 줄이고 반도체 기판 상의 인접하는 피처들 사이의 격리 거리를 줄임으로써 IC 내의 피처들의 집적 수준 또는 밀도를 높이기를 원한다. 피처 크기의 지속적인 감소는 포토리소그래피(photolithography)와 같은 피처들을 형성하는 데 사용되는 기법들에 대한 더 큰 요구를 낳는다. 이러한 집적 증가 경향은 또한 그에 따른 피처 치수의 감소를 수반하는데, 이는 피처들의 전기적 절연을 반도체 구조들 또는 반도체 소자들의 제작에 있어서 중요한 양상으로 만든다.
이러한 경향은 DRAM(Dynamic Random Access Memory) 메모리 소자들과 같은 메모리 소자들의 제조에 있어서 특별한 관련성을 갖는다. DRAM 셀과 같은 전형적인 메모리 셀은 트랜지스터 및 커패시터와 같은 메모리 저장 구조를 포함한다. 반도체 소자들은 전형적으로 다수의 DRAM 셀을 포함한다. DRAM 어레이 내의 개별적인 메모리 셀들의 치수가 줄어듦에 따라, 인접한 또는 이웃하는 게이트들이 가까워지고, DRAM 셀의 트랜지스터들과 같은 활성 영역들을 분리하기 위한 효율적이고 신뢰성 있는 절연 공정들에 대한 필요가 극적으로 증가한다. 1 마이크론 미만의 치수를 갖는 메모리 셀들 및 다른 소자들을 생산하기 위한 공지된 제작 공정들은 점차 비효율적이게 되었다. DRAM 셀의 트랜지스터들을 절연하는 하나의 방법은 DRAM 셀의 인접 활성 영역들 사이에 트렌치(trench)형 절연 영역을 형성하는 것이다. 트렌치형 절연 영역은 전형적으로 기판 내에 형성되고 이산화 실리콘(SiO2)와 같은 절연 재료로 채워진 트렌치 또는 공동(cavity)을 포함한다. 트렌치형 절연 영역은 전형적으로 이웃하는 트랜지스터들 사이에 형성된다. 그러나, 피처 크기들이 계속 감소함에 따라, 트랜지스터들의 전기적 동작이 더 어렵게 된다. 이러한 어려움에 대한 하나의 기여 요인은, 소형화로 인해 트랜지스터 채널의 폭이 지나치게 작아져 문턱 전압("Vt")이 게이트에 인가되지 않더라도 트랜지스터가 활성화되는 결과를 낳는 소위 "단 채널 효과"로 알려져 있다. 절연을 제공하는 다른 방법은 메모리 소자를 적절히 도핑(dope)하는 것이다. 그러나, 메모리 소자의 구조에 따라, 효과적인 도핑은 비용이 많이 들거나 가능하지 않을 수 있다.
동일한 수평 공간 내에 더 넓은 채널을 형성함으로써 종래의 트랜지스터의 단 채널 효과를 극복하기 위해 개발된 트랜지스터의 일례는 리세스형 액세스 소자(Recessed Access Device; RAD) 트랜지스터이다. RAD 트랜지스터의 일례는 반도체 기판 내의 트렌치 내에 부분적으로 형성된 트랜지스터 게이트(워드선(word line))을 포함한다. 채널 영역은 트렌치의 전체 표면을 따라 형성되는데, 이는 사실상 트랜지스터에 의해 요구되는 측방(lateral) 공간을 증가시키기 않고 더 넓은 채널을 제공한다.
메모리 소자 구조들 및 메모리 소자 구조들을 형성하는 방법들은 또한 Juengling의 미국 특허 제7,098,105호 및 Juengling의 미국 특허 출원 공개 제2006/0046407호에 기술되는데, 이들 각각은 본 출원의 출원인에게 양도되며 각각의 개시 내용은 본 명세서에 그 전체가 참조로서 포함된다. 메모리 소자 구조는 복수의 소스/드레인 영역을 둘러싸는 게이트선(gateline) 격자를 포함한다. 게이트선 재료는 게이트선 격자를 형성하고 소스/드레인 영역들은 게이트선 격자의 구획(segment)들에 의해 서로 이격된 반복되는 영역들을 갖는 어레이를 형성한다. 디지트선(digit line)들을 소스/드레인 영역들 중 일부와의 전기적 접속 위와 안에 형성하고, 복수의 커패시터를 소스/드레인 영역들 중 일부와의 전기적 접속 안에 형성함으로써 메모리 소자 구조가 DRAM 어레이 내에 포함된다. 메모리 소자 구조는 기판, 반도체 재료의 소위 "받침(pedestal)", "기둥(pillar)", 또는 "핀(fin)" 한 쌍, 받침들 사이에 위치한 게이트선 재료 및 게이트 유전체 재료를 포함한다. 받침들 중 하나는 디지트선에 대한 전기적 접속에 사용되는 소스/드레인 영역에 대응하고, 다른 받침은 커패시터에 대한 전기적 접속에 사용되는 소스/드레인 영역에 대응한다. 받침들 사이의 게이트선 재료는 트랜지스터 소자의 트랜지스터 게이트로서 작용하는데, 이는 받침들 중 하나와 연관된 소스/드레인 영역을 다른 받침과 연관된 소스/드레인 영역과 게이트 식으로(gatedly) 접속시킨다.
미국 특허 제7,098,105호 및 미국 특허 출원 공개 제2006/0046407호에 기술된 메모리 소자 구조들의 제작 중에, 식각(etch) 공정들이 기판 내에 개구들을 형성하는 데 사용된다. 이후 게이트선 재료가 개구들 내에 성막(deposit)된다. 더 큰 피처 치수에서, 식각 공정은 실질적으로 수직인 측벽들을 갖는 개구들을 형성할 수 있다. 그러나, 피처 치수가 감소함에 따라, 식각 공정은 실질적으로 수직인 측벽들을 갖는 개구들을 형성할 수 없다. 그 대신, 피처 치수가 계속 감소함에 따라, 미국 특허 제7,098,105호 및 미국 특허 출원 공개 제2006/0046407호에 기술된 제작 공정들은 도 1에 도시된 바처럼 경사진 측벽들(4)을 갖는 기판(6) 내에 받침들 또는 핀들(2)을 형성할 수 있다. 더 작은 치수를 갖는 피처들을 형성하는 경우에 기판(6)의 실질적으로 수직인 식각이 더 이상 불가능하므로, 경사진 측벽들을 갖는 개구들을 형성함으로써 핀들(2)의 경사진 측벽들(4)이 초래된다. 게이트들을 형성하기 위해 게이트선 재료(8)가 이러한 개구들 내에 등각으로(conformally) 성막되는 경우, 성막된 게이트선 재료(8)는 또한 경사진 측벽들을 갖는데, 이는 절연을 감소시키고 게이트들 사이의 단락(shorting)을 야기한다. 5° 내지 6°만큼 약간 경사진 측벽들을 갖는 핀들(2)은 절연 및 단락 문제를 야기할 수 있다.
따라서, 메모리 소자 구조들에서 사용하기 위해, 미국 특허 제7,098,105호 및 미국 특허 출원 공개 제2006/0046407호에 기술된 것들과 유사하지만, 개선된 절연을 보이고 단락 문제가 감소 또는 제거된 반도체 구조들을 생산하기 위한 제작 공정들을 개발하기 위한 필요가 본 기술 분야에 존재한다.
본 발명으로서 간주되는 것을 구체적으로 지적하고 명백하게 청구하는 청구항들로 본 명세서가 종결되지만, 본 발명의 장점들은 첨부된 도면들과 함께 본 발명의 아래의 설명을 읽는 것으로부터 보다 쉽게 확인될 수 있다.
도 1은 종래의 메모리 소자 구조의 단면도.
도 2 내지 9는 제작의 다양한 단계 동안의 본 발명의 반도체 구조들의 실시예들의 단면도.
도 10 내지 18은 제작의 다양한 단계 동안의 본 발명의 반도체 구조들의 실시예들의 단면도.
도 19 내지 21은 제작의 다양한 단계 동안의 본 발명의 반도체 구조들의 실시예들의 단면도.
피처들 사이의 개선된 절연을 보이는 반도체 구조들이 개시되며, 이러한 반도체 구조들을 형성하는 방법들 또한 개시된다. 일 실시예에서, 실질적으로 수직인 측벽들을 갖는 핀들과 조합하여 스페이서(spacer) 재료를 사용하여 절연이 달성된다. 다른 실시예에서, 반도체 구조의 제조에 사용되는 상이한 재료들의 식각 특성은 유효 게이트 길이("Leffective") 및 필드 게이트 산화물을 증가시키는 데 사용된다. 또 다른 실시예에서, V 형상 트렌치가 반도체 구조 내에 형성되어 Leffective 및 필드 게이트 산화물을 증가시킨다. 반도체 구조 내에 형성된 피처들은 절연 영역들, 게이트들, 또는 3차원 트랜지스터들을 포함할 수 있지만, 이에 한정되지 않는다. 피처들은 약 20 nm 내지 약 60 nm의 크기를 갖는다.
아래의 설명은 본 발명의 실시예들의 철저한 설명을 제공하기 위해 재료 유형, 식각 화학 물질 및 처리 조건과 같은 구체적인 세부 사항들을 제공한다. 그러나, 본 기술 분야의 당업자는 이러한 특정한 세부 사항들을 이용하지 않고 본 발명의 실시예들이 실시될 수 있음을 이해할 것이다. 사실, 본 발명의 실시예들은 업계에서 이용되는 종래의 제작 기법들 및 식각 기법들과 함께 실시될 수 있다. 또한, 아래에 제공되는 설명은 반도체 소자의 제조를 위한 완전한 공정 흐름을 형성하지 않으며, 아래에 기술된 반도체 구조들은 완전한 반도체 소자를 형성하지 않는다. 본 발명의 실시예들을 이해하는 데 필요한 공정 작업들 및 구조들만이 아래에 구체적으로 기술된다. 반도체 구조들로부터 완전한 반도체 소자들을 형성하기 위한 추가적인 작업들은 종래의 제작 기법들에 의해 수행될 수 있다. 또한, 본 명세서에 포함된 도해들은 비율에 맞게 그려지지 않았으며, 어떤 특정한 반도체 구조 또는 반도체 소자의 실제 도면들을 의미하지 않는다. 오히려, 도해들은 본 발명을 기술하는 데 이용되는 이상화된 표현들일 뿐이다. 또한, 도해들 사이에 공통되는 요소들은 동일한 숫자 표기를 유지할 수 있다.
본 명세서에 기술된 방법들은 RAD, FinFET, 안장형(saddle) FET, 나노와이어(nanowire), 3차원 트랜지스터와 같은 메모리 소자들에서 사용될 반도체 구조들뿐만 아니라, SRAM과 같은 정적 메모리, DRAM 형태의 동적 메모리, EDO(Extended Data Out) 메모리, EDO DRAM(Extended Data Out Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), SLDRAM(Synchronous Link Dynamic Random Access Memory), VRAM(Video Random Access Memory), RDRAM(Rambus Dynamic Random Access Memory), 플래시 메모리, 또는 본 기술 분야에 알려진 임의의 다른 메모리 유형의 소자들에서 사용되는 구조들과 같은 다른 3차원 구조들을 형성하는 데 사용될 수 있다. 더욱이, 상기 방법들은 또한 개선된 게이트 절연이 요구되는 다른 응용예들에서 사용될 수 있다. 이러한 구조들을 포함하는 반도체 소자들은 무선 장치들, 개인용 컴퓨터들, 또는 다른 전자 장치들에서 제한 없이 사용될 수 있다. 본 명세서에 기술된 방법들이 특정한 DRAM 소자 레이아웃(layout)들을 참조하여 예시되지만, 상기 방법들은 다른 설계들을 갖는 DRAM 소자들을 형성하는 데 사용될 수 있다.
일 실시예에서, 스페이서 재료는 기판 위에 놓인 재료들의 실질적으로 수직 방향의 식각과 조합하여 사용되어 기판 내에 또는 기판 상에 자기 정렬(self-aligned) 피처들을 형성한다. 본 명세서에서 사용되는 바처럼, "자기 정렬"이라는 용어는 다른 피처들의 기초가 되는 최초의 패턴을 형성하도록 단일 포토마스크(photomask)를 사용하는 것을 의미하고 포함한다. 그러므로, 반도체 기판 상에 형성되는 복수의 피처는 추가적인 마스킹 및 포토리소그래피 작업들을 사용하지 않고 정렬된다. 개선된 절연을 갖는 반도체 구조(134A)(도 8 참조)를 형성하기 위해, 복수의 재료가 도 2에 도시된 바처럼 기판(102) 상에 형성되고 패터닝(pattern)될 수 있다. 본 명세서에서 사용되는 바처럼, "기판"이라는 용어는 종래의 실리콘 기판 또는 반도체 재료의 층을 갖는 다른 벌크(bulk) 기판을 지칭한다. 본 명세서에서 사용되는 바처럼, "벌크 기판"이라는 용어는 실리콘 웨이퍼(wafer)뿐만 아니라, SOS(Silicon-On-Sapphire) 기판 및 SOG(Silicon-On-Glass) 기판과 같은 SOI(Silicon-On-Insulator) 기판, 기저 반도체 기초 상의 에피택셜(epitaxial) 실리콘층 및 실리콘-게르마늄, 게르마늄, 비화 갈륨, 질화 갈륨, 또는 인화 인듐과 같은 다른 반도체 또는 광전자 재료들 역시 포함한다. 비한정적인 예로서, 기판(102)은 폴리실리콘(polysilicon)과 같은 실리콘일 수 있다. 기판(102)은 바로 성막(as-deposited)(즉, 인-시튜(in-situ) 도핑)되거나 후속 공정 작업들 중에 하나 이상의 적합한 주입물(implant)로 도핑되는 것과 같이 전도성으로(conductively) 도핑될 수 있다. 비한정적인 예로서, 기판(102)은 단결정 실리콘 웨이퍼와 같이 진성으로(intrinsically) 도핑될 수 있다.
본 발명의 실시예들에 따른 구조들의 재료들은 스핀 코팅(spin coating), 블랭킷 코팅(blanket coating), CVD(Chemical Vapor Deposition), ALD("Atomic Layer Deposition, 플라즈마 향상(plasma enhanced) ALD, 또는 PVD(Physical Vapor Deposition)를 포함하지만 이에 한정되지 않는 임의의 적합한 성막 기법에 의해 기판(102) 상에 형성될 수 있다. 대안적으로, 재료들은 성장될 수 있다. 기판(102) 상에 형성될 특정한 재료의 성질에 따라, 재료를 성막 또는 성장시키기 위한 기법은 본 기술 분야의 당업자에 의해 선택될 수 있다. 재료들은 층들로서 기판(102) 상에 형성될 수 있지만, 재료들은 또한 다른 구성으로 형성될 수 있다.
산화물 재료(104)가 선택적으로 기판(102) 상에 성막될 수 있다. 산화물 재료(104)는 TEOS(tetraethylorthosilicate)와 같은 실리콘 산화물, 이산화 실리콘(SiO2), 또는 HDP(High Density Plasma) 산화물일 수 있다. 산화물 재료(104)는 기판(102) 상에 열적으로 성장될 수 있다. 비한정적인 예로서, 산화물 재료(104)는 약 33Å의 두께를 가질 수 있다. 비한정적인 예로서, 산화물 재료(104)는 SiO2이고 기판(102) 상에 열적으로 성장된다. 산화물 재료(104)가 도 2 내지 7에 도시되어 있지만, 산화물 재료(104)의 존재는 선택적이다. 존재하는 경우, 산화물 재료(104)는 응력 제거(stress relief)를 제공할 수 있다.
질화물 재료(106)가 산화물 재료(104) 상에 성막될 수 있다. 질화물 재료(106)는 질화 실리콘(Si3N4)를 포함하지만 이에 한정되지 않는, 고온에서 성막될 수 있는 임의의 질화물일 수 있다. 비한정적인 예로서, 질화물(106)은 약 150Å의 두께로 성막될 수 있다. 기판(102)이 아닌 산화물 재료(104) 상에 질화물 재료(106)를 형성하는 것은 질화물 재료(106)가 쉽게 제거되도록 할 수 있다. 기판(102) 상에 질화물 재료(106)를 형성하는 것은 전기적으로 활성인 계면 전하(interface charges)의 형성을 야기할 수 있으므로, 산화물 재료(104) 상에 질화물 재료(106)를 형성하는 것은 이러한 전하의 형성을 감소시킬 수 있다. 산화물 기둥 재료(108)가 질화물 재료(106) 상에 성막될 수 있다. 산화물 기둥 재료(108)는 산화물 재료(104)로서 사용되는 것으로 앞서 기술된 실리콘 산화물 재료들 중 하나일 수 있다. 그와같이, 산화물 재료(104) 및 산화물 기둥 재료(108)는 동일하거나 상이한 재료로부터 형성될 수 있다. 비한정적인 예로서, 산화물 기둥 재료(108)는 HDP 산화물이다. 식각 정지(etch stop) 재료(110)가 산화물 기둥 재료(108) 상에 형성될 수 있다. 식각 정지 재료(110)는 약 150Å 내지 약 1000Å의 두께로 성막될 수 있다. 약 500Å보다 큰 두께와 같은 더 큰 두께에서, 식각 정지 재료(110)는 위에 놓인 재료들의 CMP(Chemical Mechanical Planarization) 동안에 유효한 식각 정지층으로서 작용할 수 있다. 식각 정지 재료(110)는 질화물 재료(106)로서 사용되는 것으로 위에서 기술된 재료들 중 하나와 같은 질화물 재료일 수 있다. 그와같이, 질화물 재료(106) 및 식각 정지 재료(110)는 동일하거나 상이한 재료로부터 형성될 수 있다. 폴리실리콘 재료(112)가 식각 정지 재료(110) 위에 성막될 수 있다. 비한정적인 예로서, 폴리실리콘 재료(112)는 약 2000Å의 두께로 성막될 수 있다.
하드 마스크(hard mask) 재료(114)가 폴리실리콘 재료(112) 위에 성막될 수 있다. 하드 마스크 재료(114)는 탄소 함유 재료, DARC(Dielectric Antireflective Coating), 또는 BARC(Bottom Antireflective Coating) 재료일 수 있다. 비한정적인 예로서, 하드 마스크 재료(114)는 TC(Transparent Carbon), AC(Amorphous Carbon), TEOS, 다결정 실리콘(폴리실리콘), Si3N4, 산질화 실리콘(SiO3N4), 탄화 실리콘(SiC), SiO2, 또는 이들의 조합들일 수 있다. 비한정적인 예로서, 하드 마스크 재료(114)는 약 2000Å의 두께로 성막될 수 있다. 산화물 재료(104), 질화물 재료(106), 산화물 기둥 재료(108), 식각 정지 재료(110), 폴리실리콘 재료(112) 및 하드 마스크 재료(114)는 종래의 기법들에 의해 기판(102) 상에 형성될 수 있다.
포토레지스트(photoresist) 재료(도시되지 않음)가 종래의 포토리소그래피 기법들에 의해 하드 마스크 재료(114) 위에 성막되고, 패터닝되며, 현상(develop)될 수 있다. 도 2에 도시된 패턴을 생성하기 위해, 본 기술 분야에 알려진 바처럼, 대응하는 패턴을 갖는 레티클(reticle)(도시되지 않음)이 생성되어 포토레지스트 재료를 패터닝하는 데 사용될 수 있다. 포토레지스트 재료들 및 포토리소그래피 기법들이 본 기술 분야에 알려져 있으므로, 원하는 패턴을 생성하도록 포토레지스트 재료를 선택, 성막, 패터닝 및 현상하는 것은 본 명세서에서 상세히 논의되지 않는다. 포토레지스트 재료 내의 패턴은 실질적으로 같은 폭을 갖는 간격들과 선들을 포함할 수 있다. 간격들과 선들의 폭은 패턴을 형성하는 데 사용되는 포토리소그래피 기법에 의해 인쇄 가능한 최소 피처 크기("F")일 수 있다. 대안적으로, 간격들과 선들은 F보다 큰 피처 크기로 인쇄될 수 있다. 비한정적인 예로서, F는 약 66 nm이다. 포토레지스트 내의 패턴은 본 기술 분야에 알려진 바처럼 아래에 놓인 재료들을 식각함으로써 아래에 놓인 재료들로 전사(transfer)될 수 있다. 패턴은 제1 트렌치(116)를 형성하도록 하드 마스크 재료(114), 폴리실리콘 재료(112), 식각 정지 재료(110), 산화물 기둥 재료(108) 내로 전사될 수 있고, 질화물 재료(106) 내로 적어도 부분적으로 전사될 수 있다. 제1 트렌치(116)는 F의 피처 크기를 가질 수 있다.
패턴은 종래의 건식각 공정, 종래의 습식각 공정, 또는 이들의 조합들과 같은 종래의 식각 공장을 사용하여 아래에 놓인 재료들 내로 식각될 수 있다. 비한정적인 예로서, 건식각 화학 물질은 아래에 놓인 재료들을 식각하여 실질적으로 수직인 측벽들(117)을 갖는 제1 트렌치(116)를 생성하는 데 사용될 수 있다. 본 명세서에서 사용되는 바처럼, "실질적으로 수직인 측벽들"이라는 용어는 수직 방향에 대해 약 5° 미만의 경사각을 갖는 측벽들을 의미하고 포함한다. 그러므로, 식각 공정 후에 남아 있는 산화물 기둥 재료(108), 식각 정지 재료(110), 폴리실리콘 재료(112) 및 하드 마스크 재료(114)의 부분들은 실질적으로 수직인 측벽들을 가질 수 있다. 포토레지스트 재료 아래에 놓인 재료들 내로 패턴을 전사하도록 하나의 건식각 화학 물질이 사용될 수 있거나, 또는 포토레지스트 재료 아래에 놓인 재료들 각각을 개별적으로 식각하도록 복수의 건식각 화학 물질이 사용될 수 있다. 이러한 재료들을 식각하는 데 적합한 식각 화학 물질들은 본 기술 분야에 알려져 있고, 따라서 본 명세서에서 상세히 기술되지 않는다. 이러한 재료들 위에 놓인 포토레지스트 재료의 나머지 부분들은 본 기술 분야에 알려진 바처럼 제거될 수 있다.
스페이서 재료(119)가 도 3에 도시된 바처럼 제1 트렌치(116) 내로 등각으로 성막될 수 있다. 비한정적인 예로서, 스페이서 재료(119)는 폴리실리콘 또는 Si3N4와 같은 질화물일 수 있다. 스페이서 재료(119)는 제1 트렌치(116)의 폭을 F에서 F/2로 좁히도록 F/4의 두께로 등각으로 성막될 수 있다. 비한정적인 예로서, 스페이서 재료(119)는 약 100Å 내지 약 200Å의 두께로, 예컨대 약 150Å의 두께로 성막될 수 있다. 좁혀진 제1 트렌치(116')가 도 3에 도시된다. 비한정적인 예로서, 제1 트렌치(116)가 약 66 nm의 두께를 갖는 경우, 좁혀진 제1 트렌치(116')의 폭은 스페이서 재료(119)를 약 16.5 nm의 두께로 성막한 후에 약 33 nm로 감소된다. 스페이서 재료(119)의 등각 성막은 제1 트렌치(116')의 실질적으로 수직인 측벽들(117')을 유지할 수 있다.
좁혀진 제1 트렌치(116')의 깊이는 제1 트렌치(116")를 형성하도록 도 4에 도시된 바처럼 질화물 재료(106) 및 산화물 재료(104)를 통해 기판(102) 내로 연장될 수 있다. 좁혀진 제1 트렌치(116')의 깊이는 등방성 식각제를 사용하여 연장될 수 있다. 비한정적인 예로서, 제1 트렌치(116")는 질화물 재료(106), 산화물 재료(104) 및 기판(102)을 건식각함으로써 형성될 수 있다. 식각 중에 제1 트렌치(116")의 실질적으로 수직인 측벽들(117")이 유지될 수 있다. 그러므로, 기판(102) 내의 제1 트렌치(116")의 부분들은 또한 실질적으로 수직인 측벽들을 가질 수 있다. 이러한 재료들을 식각하는 것에 부가하여, 등방성 식각제는 또한 스페이서 재료(119)의 수평 부분들 및 폴리실리콘 재료(112)의 적어도 일부를 식각할 수 있다. 폴리실리콘 재료(112) 및 스페이서 재료(119)는 질화물 재료(106), 산화물 재료(104) 및 기판(102)이 식각되는 양과 실질적으로 같은 양만큼 식각될 수 있다. 식각 공정 중에, 스페이서 재료(119)는 폴리실리콘 재료(112), 식각 정지 재료(110), 산화물 기둥 재료(108) 및 질화물 재료(106)에 인접하여 남아 있을 수 있다.
비한정적인 예로서, 건식각제는 CF4 함유 플라즈마, CHF3 함유 플라즈마, CH2F2 함유 플라즈마, 또는 이들의 혼합물과 같은 플라즈마 식각일 수 있다. 제1 트렌치(116")의 깊이는 약 2000Å일 수 있다. 제1 트렌치(116") 내에 최종적으로 형성되는 피처들은 절연 영역들, 게이트들, 또는 3차원 트랜지스터들을 포함하지만 이에 한정되지 않을 수 있다. 비한정적인 예로서, 절연 산화물 영역들(132)이 제1 트렌치(116") 내에 형성된다(도 8 참조). 그러므로, 제1 트렌치(116")는 또한 본 명세서에서 절연 트렌치로 일컬어진다. 절연 산화물 영역들(132)은 반도체 구조(134A) 내에서 셀들을 다른 셀들로부터 절연시키고 행(row)들을 다른 행들로부터 절연시킨다. 아래에 기술되는 바처럼, 식각 공정 후에 남아 있는 폴리실리콘 재료(112), 식각 정지 재료(110), 산화물 기둥 재료(108), 질화물 재료(106) 및 산화물 재료(104)의 부분들 아래에 있는 기판(102)의 부분들은 반도체 구조(134A)의 핀들(130)에 대응할 수 있다(도 8 참조).
제1 트렌치(116")를 생성하는 데 사용되는 건식각은 도 4의 파선들에 의해 도시되는 바처럼 기판(102)의 부분들을 언더컷(undercut)할 수 있다. 편의상 후속 도면들에는 언더컷이 도시되지 않지만, 언더컷이 존재할 수 있다. 아래에 보다 상세히 논의되는 바처럼, 기판(102)의 이러한 언더컷은 바람직하게는 후속 처리 중에 제1 트렌치(116")(절연 트렌치들)와 제2 트렌치(122')(리세스형 액세스 디바이스 또는 "RAD" 트렌치들) 사이에 실리콘의 슬리버(sliver)가 형성되는 것을 방지할 수 있다. 본 명세서에서 사용되는 바처럼, "RAD 트렌치"라는 용어는 워드선이 최종적으로 형성될 기판(102) 내의 개구를 의미하고 포함한다. 제2 트렌치(122')가 도 7에 도시된다. 스페이서 재료(119)와 기판(102) 사이의 산화도 차이를 더 증가시키기 위해, 스페이서 재료(119)는 n형 또는 p형 불순물들로 도핑될 수 있다.
도 5에 도시된 바처럼, 제1 트렌치(116") 내에 충전(fill) 재료를 성막하기 전에 라이너(liner)(118)가 제1 트렌치(116") 내에 성막될 수 있다. 라이너(118)는 산화물 또는 질화물로부터 형성될 수 있고, 종래의 기법들에 의해 성막될 수 있다. 비한정적인 예로서, 라이너(118)는 TEOS와 같은 산화물로부터 형성된다. 라이너(118)는 제1 트렌치(116")의 측벽들과 접촉할 수 있다. 제1 트렌치(116")는 도 6에 도시된 바처럼 충전 재료(120)로 채워질 수 있다. 충전 재료(120)는 SOD(Spin-On-Dielectric), 이산화 실리콘, TEOS, 또는 HDP 산화물과 같은 유전체 재료일 수 있다. 제1 트렌치(116")는 충전 재료(120)의 블랭킷 성막과 같은 종래의 기법들에 의해 채워질 수 있다. 제1 트렌치(116")를 채우는 것에 부가하여, 유전체 재료가 스페이서 재료(119)와 폴리실리콘 재료(112) 위에 형성될 수 있다. 본 기술 분야에 알려진 바처럼, 충전 재료(120)는 STI(Shallow Trench Isolation) 영역들(도 8에 도시된 절연 산화물 영역들(132)에 대응함)을 형성하도록 밀도가 높여지고 붕소와 같은 불순물로 도핑될 수 있다. 도핑은 위에서 기술된 식각 작업들 중에 추가적인 처리 작업들로 수행되거나, 또는 위에서 기술된 식각 작업들 후에 수행되는 추가적인 처리 작업들로 수행될 수 있다. 도핑은 이온 주입 또는 확산을 포함하지만 이에 한정되지 않는 임의의 적합한 도핑 공정을 사용하여 수행될 수 있다. 비한정적인 예로서, 라이너(118)는 질화물 재료이고 충전 재료(120)는 SiO2이다.
라이너(118)와 스페이서 재료(119) 위로 연장되는 충전 재료(120)의 부분들을 제거하도록 예컨대 CMP(Chemical Mechanical Polishing)에 의해 충전 재료(120)가 평탄화될 수 있다. 그러므로, 라이너(118)와 스페이서 재료(119)의 상부 표면들이 노출될 수 있다. 스페이서 재료(119)는 습식각 또는 건식각에 의해 제거되어 질화물 재료(106), 산화물 기둥 재료(108), 식각 정지 재료(110) 및 폴리실리콘 재료(112)의 측방 표면들을 노출시킬 수 있다. 스페이서 재료(119)를 제거하는 것은 스페이서 재료(119)가 이전에 위치했던 곳에 틈새(gap) 또는 공극(void)을 생성한다. 비한정적인 예로서, 스페이서 재료(119)가 폴리실리콘으로부터 형성되는 경우, 스페이서 재료(119)는 TMAH(tetramethylammonium hydroxide)의 용액을 사용하여 식각될 수 있다. 그 대신, 스페이서 재료(119)가 질화물로부터 형성되는 경우, 스페이서 재료(119)는 건식각 화학 물질을 사용하여 제거될 수 있다. 스페이서 재료(119)의 제거 중에, 질화물 재료(106), 산화물 기둥 재료(108) 및 라이너(118)는 식각 정지층으로서 작용한다. 그러나, 제1 트렌치(116") 내의 충전 재료(120)의 부분들은 라이너(118)의 부분들이 충전 재료(120)의 상부 표면 위로 연장되도록 리세스될 수 있다. 스페이서 재료(119)의 제거는 기판(102) 내의 피처들의 임계 치수(Critical Dimension; CD)를 바꾸는 데 사용될 수 있는 트렌치{제1 트렌치(116)}를 제공한다.
스페이서 재료(119)를 제거함으로써 생성된 틈새는 틈새를 둘러싸는 재료들의 노출된 표면들에 식각제를 가함으로써 확대될 수 있다. 산화물 기둥 재료(108) 위에 놓인 폴리실리콘 재료(112)와 식각 정지 재료(110)는 예컨대 습식각제를 사용함으로써 식각될 수 있다. 습식각제는 또한 산화물 기둥 재료(108)와 질화물 재료(106)의 부분들을 측방으로 식각하여 도 6에 도시된 바처럼 제2 트렌치(122)와 산화물 기둥(124)을 생성할 수 있다. 제2 트렌치(122)는 산화물 기둥 재료(108) 내에, 그리고 질화물 재료(106) 내로 적어도 부분적으로 형성될 수 있다. 도 6은 위에서 기술된 복수의 공정 작업이 수행된 후의 결과적인 구조를 도시한다. 명확함을 위해, 폴리실리콘 재료(112), 식각 정지 재료(110), 산화물 기둥 재료(108) 및 질화물 재료(106)의 종전 위치들이 산화물 기둥(124A) 주위의 파선들로 표시된다. 라이너(118)와 질화물 재료(106)는 습식각제가 제1 트렌치(116") 내의 충전 재료(120)를 제거하고 기판(102)의 부분들을 제거하는 것을 방지할 수 있다. 비한정적인 예로서, 습식각제는 플루오르화 수소(HF)일 수 있다. 폴리실리콘 재료(112)와 식각 정지 재료(110)를 제거하고 산화물 기둥 재료(108)를 측방으로 식각하도록 하나의 습식각제가 사용될 수 있지만, 이러한 재료들을 개별적으로 제거하도록 복수의 식각제가 사용될 수 있다. 그 대신, 식각 정지 재료(110)에 비하여 산화물 기둥 재료(108) 및 질화물 재료(106)에 대해 선택적인 습식각제가 스페이서 재료(119)를 제거함으로써 생성된 틈새 내로 도입될 수 있다. 습식각제는 산화물 기둥 재료(108) 및 질화물 재료(106)를 언더컷할 수 있고, 그 동안에 식각 정지 재료(110)는 산화물 기둥(124B) 주위의 파선들로 표시된 바처럼 실질적으로 온전히 남아 있다. 식각 정지 재료(110)를 제거한 후에, 제2 트렌치(122)와 산화물 기둥(124)은 실질적으로 도 6에 도시된 바와 같다. 그 대신, 스페이서 재료(119)를 제거함으로써 생성된 틈새를 확대하도록 건식각제가 사용될 수 있다.
폴리실리콘 재료(112), 식각 정지 재료(110) 및 산화물 기둥 재료(108)와 질화물 재료(106)의 부분들의 제거가 앞서 기술된 바처럼 수행되는 동안에, 제2 트렌치(122) 및 산화물 기둥(124)을 생성하기 위한 추가적인 처리 작업들이 구상될 수 있다. 산화물 기둥(124)을 형성하는 데 사용되는 식각 조건은 산화물 기둥(124)의 실질적으로 수직인 측벽들(125)을 생성할 수 있다. 제2 트렌치(122)와 산화물 기둥(124) 각각은 F/2의 두께를 가질 수 있다. 제2 트렌치(122)의 폭은 기판(102) 내에 최종적으로 형성되는 게이트(129)의 폭에 대응할 수 있다(도 8 참조). 산화물 기둥(124)의 폭은 기판(102) 내에 최종적으로 형성되는 핀(130)의 폭에 대응할 수 있다(도 8 참조).
도 7에 도시된 바처럼, 산화물 기둥(124)은 제2 트렌치(122)의 깊이를 연장시켜 기판(102) 내에 제2 트렌치(122')를 형성하기 위한 하드 마스크로서 사용될 수 있다. 제2 트렌치(122')는 도 6 및 7에서 파선들을 사용하여 게이트 재료(128)로 부분적으로 채워진 것으로 도시된다. 산화물 기둥(124)은 실질적으로 수직인 측벽들(125)을 가지므로, 기판(102) 내의 제2 트렌치(122')의 측벽들은 또한 실질적으로 수직일 수 있다. 또한, 기판(102) 내에 최종적으로 형성되는 핀(130)에 대응하는(도 8 참조), 산화물 기둥(124) 아래의 기판(102)의 나머지 부분들은 실질적으로 수직인 측벽들을 가질 수 있다. 제2 트렌치(122')는 산화물 재료(106) 및 질화물 재료(104)의 노출된 부분들과 기판(102)을 건식각함으로써 형성될 수 있다. 이러한 식각 중에, 충전 재료(120), 라이너(118) 및 산화물 기둥(124)은 산화물 재료(106), 질화물 재료(104) 및 기판(102)이 식각되는 양과 실질적으로 같은 양만큼 식각될 수 있다. 그러므로, 충전 재료(120) 및 라이너(118)의 상부 표면은 산화물 기둥(124')의 나머지 부분의 상부 표면과 실질적으로 동일 평면에 있을 수 있다. 제2 트렌치(122')는 약 1200Å의 깊이를 가질 수 있다. 제2 트렌치(122')는 핀(130)의 양면에 위치한 RAD 트렌치에 대응할 수 있다. 제2 트렌치(122') 내에 형성된 피처들은 절연 영역들, 게이트들, 또는 3차원 트랜지스터들을 포함하지만 이에 한정되지 않을 수 있다. 비한정적인 예로서, 게이트들(129)은 제2 트렌치(122') 내에 형성된다(도 8 참조). SiO2와 같은 게이트 산화물(126)이 측벽들 및 제2 트렌치(122')의 하부 수평 표면을 따라 형성될 수 있다. 제2 트렌치(122')는 질화 티타늄과 같은 게이트 재료(128)로 채워질 수 있다. 라이너(118), 충전 재료(120) 및 산화물 기둥(124') 위에 놓인 게이트 재료(128)의 부분들은 예컨대 CMP 또는 다른 종래의 기법에 의해 제거될 수 있다. 또한, 제2 트렌치(122') 내에 남아 있는 게이트 재료(128)의 부분이 제거되어 게이트 산화물(126)의 상부 표면 아래의 게이트 재료(128)를 리세스시킬 수 있다. 비한정적인 예로서, 게이트 재료(128)는 게이트 산화물(126)의 상부 표면 아래로 약 150Å만큼 리세스될 수 있다. 게이트 재료(128)를 성막하고, 게이트 재료(128)의 부분들을 CMP에 의해 제거하며, 게이트 재료(128)의 부분들을 리세스하는 것이 위에서 기술된 바처럼 실행될 수 있는데, 한편으로 도 7에 도시된 구조를 생성하기 위한 다양한 다른 처리 작업이 구상될 수 있다.
기판(102) 위에 남아 있는 산화물 기둥(124'), 질화물 재료(106) 및 산화물 재료(104)가 제거될 수 있고, 질화물 재료(도시되지 않음)가 산화를 방지하도록 게이트 재료(128) 위에 성막되어 도 8에 도시된 바와 같은 반도체 구조(134A)를 생성할 수 있다. 산화물 기둥(124'), 질화물 재료(106) 및 산화물 재료(104)는 도 8에 도시된 반도체 구조(134A)를 형성하도록 종래의 기법들에 의해 제거될 수 있다. 반도체 구조(134A)는 적어도 하나의 게이트(129), 적어도 하나의 핀(130) 및 적어도 하나의 절연 산화물 영역(132)을 포함할 수 있다. DRAM과 같은 원하는 메모리 소자를 생성하도록, 반도체 구조(134A)는 본 기술 분야에 알려진 바와 같은 추가적인 처리를 받을 수 있다. 메모리 소자들의 형성은 본 기술 분야에 알려져 있으므로, 추가적인 처리는 본 명세서에서 상세히 기술되지 않는다. 본 기술 분야에 알려진 바처럼, 핀(130)의 부분들을 포함하는 기판(102)의 부분들에는 채널 및 소스/드레인 영역들을 생성하도록 적합한 도펀트(dopant)(들)이 주입될 수 있다. 기판(102)은 이온 주입 또는 확산과 같은 임의의 적합한 도핑 공정을 사용하여 도핑될 수 있다. 본 기술 분야에 알려진 바처럼, 기판(102)은 위에서 기술된 처리 작업들 중 하나 이상의 단계에서 도핑될 수 있다. 비한정적인 예로서, 핀들(130)의 도핑된 영역들과의 전기적 접속을 제공하도록 종래의 기법들에 의해 기판(102)의 확산 영역들이 형성될 수 있다. 주입 기법들이 본 기술 분야에 알려져 있으므로, 기판(102)의 도핑은 본 명세서에서 상세히 기술되지 않는다.
비한정적인 예로서, 반도체 구조(134A)는 양면 FinFET과 같은 두 개의 게이트(129)를 갖는 메모리 소자에서 사용될 수 있다. 게이트들(129)은 절연 산화물 영역들(132)에 의해 이웃하는 액세스 트랜지스터들로부터 절연되는 액세스 트랜지스터들을 제어할 수 있다. 게이트들(129) 사이의 금속/금속 절연이 절연 산화물 영역들(132)에 의해 제공되며, 한편으로 절연 산화물 영역들(132) 내로의 붕소 주입은 게이트들(129) 사이의 전기적 벌크 절연을 제공할 수 있다. 핀들(130)은 트랜지스터들의 부분들을 형성한다. 핀들(130)은 실질적으로 수직인 측벽들을 가지므로, 게이트 재료(128)가 제2 트렌치들(122') 내에 성막되어 게이트들(129)을 형성하는 경우, 게이트들(129)은 절연되고 인접한 게이트들(129) 사이의 단락이 실질적으로 감소 또는 제거된다. 위에서 기술된 것과 유사한 방법이 또한 추가적인 응용예들에서 사용될 수 있다. 비한정적인 예로서, 반도체 구조(134A)는 2-수직 트랜지스터 또는 1-커패시터 4F2 DRAM 셀을 생성하는 데 사용될 수 있다.
위에서 기술된 공정을 사용하여 반도체 구조(134A)를 형성함으로써 다수의 장점이 달성된다. 폴리실리콘 재료(112) 및 산화물 기둥 재료(108)의 실질적으로 수직 방향의 식각과 조합하여 스페이서 재료(119)를 사용함으로써, 기판(102) 내에 형성된 피처들은 자기 정렬될 수 있고 실질적으로 같은 폭을 가질 수 있다. 예컨대, 특정한 핀(130)의 양면 상의 게이트들(129)은 실질적으로 같은 폭을 가질 수 있다. 피처들이 자기 정렬되므로, 반도체 구조(134A)는 하나의 포토리소그래피 작업을 사용하여 형성될 수 있는데, 이는 비용 및 추가적인 포토리소그래피 작업들을 절감시킨다. 핀들(130)이 F의 폭을 가지므로, 본 명세서에 기술되는 공정은 또한 공정 중에 형성되는 반도체 구조들에게 추가적인 안정성을 제공한다. 대조적으로, 미국 특허 제7,098,105호 및 미국 특허 출원 공개 제2006/0046407호에 기술된 공정들에 의해 생성된 핀들은 ½F의 폭을 갖고, 따라서 구조적으로 덜 안정적일 수 있다. 또한, 측벽 보호가 사용되지 않으므로, 게이트 재료(128)는 게이트들(129) 내에서 더 큰 두께로 성막될 수 있다. 또한, 특정한 핀(130)의 양면 상의 게이트들(129)이 효과적으로 절연될 수 있다. 또한, 기판(102) 위에 놓인 재료들 내에 패턴을 형성하는 데 사용되는 레티클(reticle)은 미국 특허 제7,098,105호 및 미국 특허 출원 공개 제2006/0046407호에 기술된 공정들에서 사용되는 레티클과 동일할 수 있다. 그러므로, 위에서 기술된 공정을 수행하기 위해 새로운 레티클들이 제작될 필요가 없다.
위에서 언급된 공정의 추가적인 장점은, 상기 공정이 제1 트렌치(116")(절연 트렌치)와 제2 트렌치(122')(RAD 트렌치) 사이의 슬리버 형성을 제1 트렌치(116")와 제2 트렌치(122') 사이의 중첩(overlap)을 증가시킴으로써 방지할 수 있다는 점이다. 앞서 기술된 바처럼, 기판(102)을 (도 4에 파선들로 도시된 바처럼) 언더컷함으로써, 후속 처리 중에 제1 트렌치(116") 및 제2 트렌치(122')가 중첩되어, 트렌치들(116", 122') 사이에 실리콘의 슬리버가 형성되는 것을 방지할 수 있다. 그러므로, 제1 트렌치(116")(절연 트렌치) 및 제2 트렌치(122')(RAD 트렌치)가 도 9에 도시된 바처럼 각각 충전 재료(120) 및 게이트 재료(128)로 채워지는 경우, 각각의 트렌치들 내의 충전 재료(120) 및 게이트 재료(128)의 적어도 일부가 중첩된다.
다른 실시예에서, Vt가 동작 전압보다 높게 증가할 수 있도록 Leffective를 연장시키고 필드 게이트 산화물을 증가시킴으로써 반도체 구조(134B)(도 18 참조)의 게이트들(129) 사이에서 개선된 물리적 절연이 달성된다. 제2 포토리소그래피 또는 마스킹 작업을 사용하지 않고 게이트들(129) 사이의 절연이 달성될 수 있는데, 이는 현저한 비용 절감을 제공한다. 또한, 자기 정렬 피처들이 형성될 수 있다. 반도체 구조(134B)(도 18 참조)를 형성하기 위해, 도 10에 도시된 바처럼 기판(102)의 상부 표면 위에 놓인 하드 마스크 재료(114)를 갖는 기판(102)이 제공될 수 있다. 하드 마스크 재료(114)는 Si3N4와 같은 질화물일 수 있고, 종래의 기법들에 의해 기판(102) 상에 성막될 수 있다. 하드 마스크 재료(114)는 종래의 기법들에 의해 기판(102) 위에 형성될 수 있다. 포토레지스트 재료(도시되지 않음)가 종래의 포토리소그래피 기법들에 의해 하드 마스크 재료(114) 위에 성막되고, 패터닝되며, 현상될 수 있다. 도 11에 도시된 기판(102) 내에 패턴을 생성하기 위해, 본 기술 분야에 알려진 바처럼, 대응하는 패턴을 갖는 레티클(도시되지 않음)이 생성되어 포토레지스트 재료를 패터닝하는 데 사용될 수 있다. 포토레지스트 재료들 및 포토리소그래피 기법들이 본 기술 분야에 알려져 있으므로, 패턴을 생성하도록 포토레지스트 재료를 선택, 성막, 패터닝 및 현상하는 것은 본 명세서에서 상세히 논의되지 않는다. 포토레지스트 재료 내의 패턴은 하드 마스크 재료(114) 및 기판(102)으로 전사되어, 같은 폭을 갖는 선들 및 간격들의 패턴을 기판(102) 내에 생성할 수 있다. 비한정적인 예로서, 선들은 F 또는 F/2의 폭을 가질 수 있다. 패턴의 선들은 기판(102) 내에 핀들(130)을 형성할 수 있다. 핀들(130)은 그 위에 남아 있는 하드 마스크 재료(114)의 부분들을 가질 수 있다. 핀들(130)은 브롬화 수소(HBr) 기반 화학 물질과 같은 종래의 건식각 화학 물질을 사용하여 생성될 수 있다.
도 12에 도시된 바처럼, 희생(sacrificial) 재료(170)가 핀들(130) 위에 등각으로 성막될 수 있다. 희생 재료(170)를 성막하기 전에, 희생 산화물 재료(174)가 선택적으로 핀들(130) 위에 등각으로 성막될 수 있다. 존재하는 경우, 희생 산화물 재료(174)는 기판(102)과 희생 재료(170) 사이에 개선된 계면을 제공할 수 있다. 희생 재료(170)는 ALD 또는 다른 등각 성막 기법에 의해 성막될 수 있다. 희생 재료(170)로서 사용되는 재료는, 노출되는 산화물 재료들과 같은 다른 노출되는 재료들의 식각 특성에 대한 이것의 식각 특성에 기초하여 선택될 수 있다. 희생 재료(170)는 다른 노출되는 재료들에 대해 선택적으로 식각 가능할 수 있다. 본 명세서에서 사용되는 바처럼, 재료가 동일한 식각 화학 물질에 노출된 다른 재료보다 적어도 약 2배 큰 식각율(etch rate)을 보이는 경우, 그 재료는 "선택적으로 식각 가능"하다. 이상적으로, 이러한 재료는 동일한 식각 화학 물질에 노출된 다른 재료보다 적어도 약 10배 큰 식각율을 갖는다. 희생 재료(170)는 원하는 식각 선택도(etch selectivity)를 갖는 저가의 저품질 재료일 수 있다. 본 명세서에서 사용되는 바처럼, "저품질"이라는 용어는 불순물들을 갖는 적합한 재료를 의미하고 포함한다. 희생 재료(170)는 다른 노출된 재료들에 대한 이것의 식각 선택도에 기여하는 탄소 불순물들을 포함할 수 있다. 반도체 구조(134B)에 희생 재료(170)가 존재하지 않으므로, 희생 재료(170) 내의 이러한 불순물들의 존재는 반도체 구조(134B)를 포함하는 반도체 소자의 동작에 해가 되지 않는다. 희생 재료(170)는 낮은 성막 온도를 갖는 저밀도 산화물일 수 있다. 희생 재료(170)의 성막 온도는 약 50 ℃ 내지 약 150 ℃의 범위일 수 있고, 예컨대 약 75 ℃일 수 있다. 비한정적인 예로서, 희생 재료(170)는 SiO2이고 ALD에 의해 성막된다. 희생 재료(170)의 성막 기법 및 성막 온도를 제어함으로써, 원하는 식각 선택도를 갖는 희생 재료(170)가 핀들(130) 위에 형성될 수 있다. 성막된 희생 재료(170)의 낮은 성막 온도 및 낮은 밀도와 희생 재료(170) 내의 불순물들의 존재는 희생 재료(170)가 다른 노출된 산화물 재료들보다 빠른 속도로 제거될 수 있도록 한다. 희생 재료(170)가 성막되는 두께는 반도체 구조(134B)(도 18 참조) 내에 최종적으로 형성되는 게이트들(129)의 폭과 대략 같을 수 있다. 비한정적인 예로서, 희생 재료(170)가 ALD에 의해 핀들(130) 위에 F/2의 두께로 성막된다.
희생 재료(170)는 핀들(130)의 측벽들을 보호하고, 자기 정렬을 제공하며, 기판(102)의 후속 식각 중에 하드 마스크로서 작용할 수 있다. 도 13에 도시된 바처럼, 희생 재료(170)는 기판(102) 내에 제1 트렌치(116)(또는 절연 트렌치)를 식각하기 위한 하드 마스크로서 사용될 수 있다. 제1 트렌치(116)는 인접한 핀들(130) 사이에 형성되어 핀들(130)을 분리시킬 수 있다. 제1 트렌치(116)를 형성하기 위해, HBr/Cl2 플라즈마 식각 또는 플루오르화 탄소 플라즈마 식각과 같은 종래의 플라즈마 건식각을 사용하여 희생 재료(170), 희생 산화물 재료(174)(존재하는 경우) 및 기판(102)이 식각될 수 있다. 그 대신, 희생 재료(170) 및 희생 산화물 재료(174)(존재하는 경우)는 종래의 플라즈마 건식각을 사용하여 기판(102)과 별개로 식각될 수 있다. 제1 트렌치(116)의 깊이는 제1 트렌치(116) 내에 형성될 피처들에, 그리고 기판(102) 상에 형성된 물리적 절연 게이트들(129)(도 18 참조)에 대한 요건들에 좌우될 수 있다. 제1 트렌치(116)의 깊이는 본 기술 분야의 당업자에 의해 선택될 수 있고, 본 기술 분야에 알려진 바와 같은 식각 조건을 적절히 조절함으로써 달성될 수 있다. 플라즈마 건식각은 기판(102) 및 희생 재료(170)의 부분들을 제거할 수 있는데, 한편으로 희생 재료(170)의 수직 부분들이 도 13에 도시된 바처럼 핀들(130)의 측벽들 상에 남아 있을 수 있다. 아래에 기술되는 바처럼, 희생 재료(170)는 제2 트렌치(122)를 형성하기 위한 후속 처리 중에 제거될 수 있다.
제1 트렌치(116)는 도 14에 도시된 바처럼 충전 재료(120)로 채워질 수 있다. 충전 재료(120)는 또한 핀들(130) 위로 연장될 수 있다. 충전 재료(120)는 희생 재료(170)와 상이한 식각 특성을 갖는 유전체 재료일 수 있다. 그러므로, 희생 재료(170)는 충전 재료(120)에 대해 선택적으로 식각될 수 있다. 충전 재료(120)는 TEOS를 포함하지만 이에 한정되지 않는 고품질, 고밀도의 산화물 재료일 수 있다. 본 명세서에서 사용되는 바처럼, "고품질"이라는 용어는 실질적으로 불순물이 없는 재료를 의미하고 포함한다. 비한정적인 예로서, 충전 재료(120)는 Applied Materials 사(미국 캘리포니아주 산타클라라 소재)로부터 상업적으로 입수 가능한 Applied Producer HARP(High Aspect Ratio Process)에 의해 성막되는 TEOS일 수 있다. 산화물 재료는 희생 재료(170)보다 높은 온도에서 성막될 수 있다.
도 15에 도시된 바처럼, 충전 재료(120)는 예컨대 CMP에 의해 평탄화되어 하드 마스크 재료(114)의 상부 표면(176)을 노출시킬 수 있다. 충전 재료(120)의 부분들을 제거하는 것에 부가하여, 평탄화는 또한 하드 마스크 재료(114) 위에 놓인 희생 재료(170)의 부분들을 제거할 수 있다. 핀들(130)의 측벽들 상에 남아 있는 희생 재료(170) 및 희생 산화물 재료(174)(존재하는 경우)는 도 16에 도시된 바처럼 핀들(130)에 인접한 제2 트렌치(122)(또는 RAD 트렌치)를 형성하도록 선택적으로 제거될 수 있다. 희생 재료(170)는 충전 재료(120) 및 하드 마스크 재료(114)에 비하여 희생 재료(170)에 대해 선택적인 건식각 화학 물질 또는 습식각 화학 물질을 사용하여 제거될 수 있다. 그러므로, 제1 트렌치(116) 내의 충전 재료(120)는 실질적으로 온전히 남아 있을 수 있다. 식각 화학 물질은 충전 재료(120)에 비하여 희생 재료(170)에 대해 약 20:1보다 큰, 예컨대 약 100:1보다 큰 선택도를 가질 수 있다. 비한정적인 예로서, HF의 묽은 용액이 희생 재료(170)를 선택적으로 제거하는 데 사용될 수 있다. 그러나, 원하는 선택도를 갖는 다른 종래의 식각 화학 물질들이 또한 사용될 수 있다. 희생 재료(170)와 충전 재료(120) 사이의 식각 특성 차이를 사용함으로써, 희생 재료(170)가 제거되는 동안에 충전 재료(120)는 제1 트렌치(116) 내에 남아 있을 수 있다.
도 17에 도시된 바처럼, 종래의 기법들에 의해 게이트 산화물(126)이 제2 트렌치(122) 내에서 성장될 수 있고, 게이트 재료(128)가 게이트 산화물(126) 위에 성막될 수 있다. 게이트들(129) 및 절연 산화물 영역들(132)을 갖는 반도체 구조(134B)를 생성하도록, 충전 재료(120)의 상부 표면 위로 연장되는 게이트 재료(128)의 부분이 도 18에 도시된 바처럼 제거될 수 있다. 하드 마스크 재료(114)의 상부 표면을 노출시키기 위해, 게이트 재료(128)의 부분이 CMP와 같은 종래의 기법들에 의해 제거될 수 있다. 게이트 재료(128)는 종래의 습식각 또는 건식각 공정을 사용하여 원하는 깊이까지 더 리세스될 수 있다. 결과적인 게이트들(129)은 절연 산화물 영역들(132)에 의해 서로 효과적으로 절연될 수 있다. 위에서 기술된 바처럼 형성된 게이트들(129)의 Leffective는 종래의 게이트들보다 약 4배 또는 약 5배 길 수 있다. 반도체 구조(134B)는 원하는 메모리 소자를 생성하도록 추가적인 처리를 받을 수 있다. 이러한 처리는 본 기술 분야에 알려져 있고, 따라서 본 명세서에서 상세히 기술되지 않는다. 비한정적인 예로서, 반도체 구조(134B)는 다마신(damascene) 공정에서 사용될 수 있다. 다마신 공정들은 본 기술 분야에 알려져 있고, 따라서 본 명세서에서 상세히 논의되지 않는다. 후속 처리 중에, 핀들(130) 위에 남아 있는 하드 마스크 재료(114)가 제거될 수 있고, 이 시점에서 반도체 구조(134B)는 반도체 구조(134A)와 실질적으로 동일할 수 있다.
또 다른 실시예에서, 기판(102) 내에 V 형상 트렌치(184)(도 19 참조)를 형성함으로써, 반도체 구조(134D)(도 21 참조)의 게이트 재료(128)로부터 형성된 게이트들(도시되지 않음) 사이의 개선된 물리적 절연이 달성될 수 있다. 그러므로, 게이트들의 Leffective 및 필드 게이트 산화물이 증가될 수 있다. 제2의 포토리소그래피 또는 마스킹 작업을 사용하지 않고 게이트들 사이의 절연이 달성될 수 있는데, 이는 공정에 대해 현저한 비용 절감을 제공한다. 또한, 자기 정렬 피처들이 또한 형성될 수 있다. 이러한 실시예에서, 앞서 기술되고 도 10 내지 12에 도시된 바처럼, 핀들(130)이 기판(102) 내에 형성될 수 있고, 희생 산화물 재료(174)(존재하는 경우) 및 희생 재료(170)가 핀들(130) 위에 등각으로 성막될 수 있다. 희생 재료(170)는 도 19에 도시된 바처럼 기판(102) 내에 V 형상 트렌치(184)를 형성하기 위한 하드 마스크로서 사용될 수 있다. V 형상 트렌치(184)는 실질적으로 경사진 측벽들을 가질 수 있다. 대조적으로, 위에서 기술되고 도 13에 도시된 제1 트렌치(116)는 실질적으로 수직인 측벽들을 가질 수 있다. HBr/Cl2 플라즈마 식각 또는 플루오르화 탄소 플라즈마 식각과 같은 종래의 플라즈마 건식각을 사용하여 희생 재료(170), 희생 산화물 재료(174)(존재하는 경우) 및 기판(102)을 식각함으로써 V 형상 트렌치(184)가 형성될 수 있다. 그 대신, 희생 재료(170) 및 희생 산화물 재료(174)(존재하는 경우)는 종래의 플라즈마 건식각을 사용하여 기판(102)과 별개로 식각될 수 있다. 핀들(130) 위에 남아 있는 희생 재료(170)는 도 19에서 둥근 모서리들을 갖는 것으로 도시되어 있지만, 희생 재료(170)의 모서리들은 앞서 언급된 바처럼 직각일 수 있다. V 형상 트렌치(184)의 소위 "V자 모양"은 식각 화학 물질, 유량, 온도, 압력, 바이어스(bias), 또는 기판(102)의 방향과 같은 본 기술 분야에 알려진 바와 같은 식각 조건을 제어함으로써 생성될 수 있다. V 형상 트렌치(184)의 깊이는 V 형상 트렌치(184) 내에 형성될 피처들에, 그리고 게이트 재료(128)로부터 형성되는 물리적 절연 게이트들에 대한 요건들에 좌우될 수 있다. V 형상 트렌치(184)의 원하는 깊이는 본 기술 분야의 당업자에 의해 선택될 수 있고, 본 기술 분야에 알려진 바와 같은 식각 조건을 적절히 조절함으로써 달성될 수 있다.
V 형상 트렌치(184)를 형성한 후에, 희생 재료(170) 및 희생 산화물 재료(174)(존재하는 경우)는 도 20에 도시된 바처럼 제거되어 핀들(130)의 측벽들을 노출시킬 수 있다. 이러한 재료들은 종래의 기법들에 의해, 예컨대 기판(102) 및 하드 마스크 재료(114)에 비하여 희생 재료(170)에 대해 선택적인 건식각 화학 물질 또는 습식각 화학 물질을 사용함으로써 제거될 수 있다. V 형상 트렌치(184)는 이후 예컨대 게이트 산화물(126)로 채워져 반도체 구조(134C)를 형성할 수 있다. 게이트 산화물(126)은 V 형상 트렌치(184)를 실질적으로 채울 수 있는데, 한편으로 핀들(130) 사이의 간격들(178)은 실질적으로 게이트 산화물(126) 없이 남아 있을 수 있다. 이후 게이트 재료(128)가 도 21에 도시된 바처럼 핀들(130) 위에 등각으로 성막될 수 있다. 추가적인 희생 재료(180)가 게이트 재료(128) 위에 형성되어 반도체 구조(134D)를 형성할 수 있다. V 형상 트렌치(184)가 게이트 산화물(126)로 채워지므로, 게이트 재료(128)는 핀들(130) 위에 형성될 수 있고 V 형상 트렌치(184) 내에 형성되지 않을 수 있다. 게이트 재료(128)를 성막하기 전에 V 형상 트렌치(184)를 게이트 산화물(126)로 채움으로써, 게이트 재료(128)로부터 형성되는 게이트들은 후속 처리 후에 서로 효과적으로 절연될 수 있다. 게이트들을 생성하기 위한 나머지 처리 작업들은 미국 특허 제7,098,105호 및 미국 특허 출원 공개 제2006/0046407호에 기술된 바처럼 수행될 수 있다. 위에서 기술된 바처럼 형성된 게이트들의 Leffective는 종래의 게이트들보다 약 4배 또는 약 5배 길 수 있다.
본 발명에 대한 다양한 수정은 물론 대안적인 형태들 및 구현예들이 용이하게 도출될 수 있지만, 특정한 실시예들이 예로서 도면들에 도시되고 본 명세서에 상세히 기술되었다. 그러나, 개시된 특정한 실시예들로 본 발명이 한정되지 않음을 이해해야 한다. 그 대신, 본 발명은 아래의 첨부된 청구항들 및 이들의 법적인 등가물들에 의해 정의되는 바와 같은 본 발명의 범위에 속하는 모든 수정, 등가물 및 대안을 포괄한다.

Claims (34)

  1. 반도체 구조물 내의 게이트들을 절연하는 방법으로서,
    기판 위에 놓인 복수의 재료를 통해 복수의 제1 트렌치(trench)를 형성하는 단계 - 상기 복수의 재료는 질화물 재료, 산화물 기둥 재료, 식각 정지 재료 및 폴리실리콘(polysilicon) 재료를 포함함 - ;
    상기 복수의 제1 트렌치의 측벽들 상에, 상기 질화물 재료, 상기 산화물 기둥 재료, 상기 식각 정지 재료 및 상기 폴리실리콘 재료 위에 놓이는 스페이서 재료를 형성하는 단계;
    상기 복수의 제1 트렌치를 상기 기판 내로 적어도 부분적으로 연장시켜 복수의 절연 트렌치를 형성하는 단계 - 상기 스페이서 재료는 상기 폴리실리콘 재료, 상기 식각 정지 재료, 상기 산화물 기둥 재료 및 상기 질화물 재료에 인접하여 상기 복수의 제1 트렌치의 측벽들 상에 남아 있음 - ;
    상기 복수의 절연 트렌치 내에 라이너(liner)를 형성하는 단계;
    상기 복수의 절연 트렌치를 충전 재료로 채우는 단계;
    상기 라이너가 상기 충전 재료보다 높이 연장되도록 상기 충전 재료의 일부분을 제거하는 단계;
    상기 스페이서 재료를 제거하여 상기 폴리실리콘 재료, 상기 식각 정지 재료, 상기 산화물 기둥 재료 및 상기 질화물 재료의 수직 에지들에 인접하는 틈새(gap)를 형성하는 단계;
    상기 폴리실리콘 재료 및 상기 식각 정지 재료와 상기 산화물 기둥 재료의 일부를 제거함으로써 상기 틈새를 확대하여 복수의 제2 트렌치 및 복수의 산화물 기둥을 형성하는 단계; 및
    상기 복수의 제2 트렌치를 상기 기판 내로 연장시켜 복수의 리세스형 액세스 소자(recessed access device) 트렌치를 형성하는 단계
    를 포함하는 게이트 절연 방법.
  2. 제1항에 있어서,
    기판 위에 놓인 복수의 재료를 통해 복수의 제1 트렌치를 형성하는 단계는 상기 폴리실리콘 재료, 상기 식각 정지 재료 및 상기 산화물 기둥 재료 내에 수직인 측벽들을 포함하는 복수의 제1 트렌치를 생성하는 단계를 포함하는 게이트 절연 방법.
  3. 제1항에 있어서,
    기판 위에 놓인 복수의 재료를 통해 복수의 제1 트렌치를 형성하는 단계는 F의 최소 피처(feature) 크기를 갖는 복수의 제1 트렌치를 형성하는 단계를 포함하는 게이트 절연 방법.
  4. 제1항에 있어서,
    상기 복수의 제1 트렌치의 측벽들 상에 스페이서 재료를 형성하는 단계는 상기 복수의 제1 트렌치의 폭을 F/2로 감소시키는 단계를 포함하는 게이트 절연 방법.
  5. 제1항에 있어서,
    상기 복수의 제1 트렌치를 상기 기판 내로 적어도 부분적으로 연장시켜 복수의 절연 트렌치를 형성하는 단계는 상기 기판의 상부 표면의 부분들을 언더컷(undercut)하는 단계를 더 포함하는 게이트 절연 방법.
  6. 제1항에 있어서,
    상기 복수의 제1 트렌치를 상기 기판 내로 적어도 부분적으로 연장시켜 복수의 절연 트렌치를 형성하는 단계는 수직인 측벽들을 갖는 복수의 절연 트렌치를 형성하는 단계를 포함하는 게이트 절연 방법.
  7. 제6항에 있어서,
    상기 복수의 제1 트렌치를 상기 기판 내로 적어도 부분적으로 연장시켜 복수의 절연 트렌치를 형성하는 단계는 F/2의 폭을 갖는 복수의 절연 트렌치를 형성하는 단계를 포함하는 게이트 절연 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 폴리실리콘 재료 및 상기 식각 정지 재료와 상기 산화물 기둥 재료의 일부를 제거함으로써 상기 틈새를 확대하여 복수의 제2 트렌치 및 복수의 산화물 기둥을 형성하는 단계는, 상기 폴리실리콘 재료 및 상기 식각 정지 재료를 제거하는 단계 및 상기 산화물 기둥 재료를 측방으로(laterally) 식각하는 단계를 포함하는 게이트 절연 방법.
  10. 제1항에 있어서,
    상기 복수의 제2 트렌치를 상기 기판 내로 연장시켜 복수의 리세스형 액세스 소자 트렌치를 형성하는 단계는 수직인 측벽들을 갖는 복수의 제2 트렌치를 형성하는 단계를 포함하는 게이트 절연 방법.
  11. 제1항에 있어서,
    상기 복수의 제2 트렌치를 상기 기판 내로 연장시켜 복수의 리세스형 액세스 소자 트렌치를 형성하는 단계는 상기 복수의 산화물 기둥을 하드 마스크(hard mask)로서 사용하여 상기 복수의 리세스형 액세스 소자 트렌치를 형성하는 단계를 포함하는 게이트 절연 방법.
  12. 제1항에 있어서,
    상기 복수의 리세스형 액세스 소자 트렌치를 게이트 재료로 채우는 단계 및 상기 복수의 산화물 기둥을 상기 기판으로부터 제거하는 단계를 더 포함하는 게이트 절연 방법.
  13. 반도체 구조물로서,
    기판 내의 복수의 절연 트렌치 - 상기 복수의 절연 트렌치는 충전 재료로 채워짐 - ; 및
    상기 기판 내의 복수의 리세스형 액세스 소자 트렌치 - 상기 복수의 리세스형 액세스 소자 트렌치의 각각의 리세스형 액세스 소자 트렌치는 상기 복수의 절연 트렌치의 충전 재료와 접촉하는 라이너를 포함하고, 상기 라이너는 상기 복수의 절연 트렌치 내의 충전 재료보다 높이 연장되고, 상기 복수의 리세스형 액세스 소자 트렌치는 상기 기판 위의 질화물 재료 위에 놓인 산화물 기둥에 인접함 -
    를 포함하는 반도체 구조물.
  14. 제13항에 있어서,
    상기 복수의 리세스형 액세스 소자 트렌치의 각각의 리세스형 액세스 소자 트렌치는 상기 라이너, 하나의 산화물 기둥 및 상기 기판에 인접하는 반도체 구조물.
  15. 제13항에 있어서,
    상기 복수의 리세스형 액세스 소자 트렌치의 각각의 리세스형 액세스 소자 트렌치의 폭은 상기 기판 내에 형성되는 적어도 하나의 게이트의 폭을 포함하는 반도체 구조물.
  16. 제13항에 있어서,
    상기 복수의 리세스형 액세스 소자 트렌치의 각각의 리세스형 액세스 소자 트렌치의 폭은 F/2인 반도체 구조물.
  17. 제13항에 있어서,
    상기 산화물 기둥의 폭은 F/2인 반도체 구조물.
  18. 제13항에 있어서,
    상기 복수의 리세스형 액세스 소자 트렌치의 각각의 리세스형 액세스 소자 트렌치 및 상기 복수의 절연 트렌치의 각각의 절연 트렌치의 측벽들은 수직 방향에 대해 5° 미만의 경사각을 갖는 반도체 구조물.
  19. 반도체 구조물 내의 게이트들을 절연하는 방법으로서,
    기판 내에 복수의 핀(fin)을 형성하는 단계 - 상기 복수의 핀 각각은 그 상부 표면 상에 형성되는 하드 마스크 재료를 가짐 - ;
    상기 복수의 핀 위에 희생 재료를 형성하는 단계;
    상기 기판 내에 복수의 제1 트렌치를 형성하는 단계 - 상기 복수의 제1 트렌치의 각각의 제1 트렌치는 상기 복수의 핀의 각각의 핀을 분리시킴 - ;
    상기 복수의 제1 트렌치 내에 라이너를 형성하는 단계;
    상기 복수의 제1 트렌치 내의 라이너와 접촉하는 충전 재료를 성막하는 단계;
    상기 라이너가 상기 복수의 제1 트렌치 내의 충전 재료보다 높이 연장되도록 상기 충전 재료의 일부를 제거하는 단계;
    상기 희생 재료를 제거하여 복수의 제2 트렌치를 형성하는 단계;
    상기 복수의 제2 트렌치 내에 게이트 재료를 성막하는 단계; 및
    상기 게이트 재료의 일부를 제거하는 단계
    를 포함하는 게이트 절연 방법.
  20. 제19항에 있어서,
    상기 복수의 핀 위에 희생 재료를 형성하는 단계는 불순물들을 갖는 낮은 성막 온도의 저밀도 산화물 재료를 등각으로(conformally) 성막하는 단계를 포함하는 게이트 절연 방법.
  21. 제19항에 있어서,
    상기 기판 내에 복수의 제1 트렌치를 형성하는 단계는 상기 복수의 핀 위의 희생 재료를 하드 마스크로서 사용하여 복수의 제1 트렌치를 형성하는 단계를 포함하는 게이트 절연 방법.
  22. 제19항에 있어서,
    상기 복수의 제1 트렌치 내에 충전 재료를 성막하는 단계는 상기 복수의 제1 트렌치 내에 고밀도의 산화물 재료를 성막하는 단계를 포함하는 게이트 절연 방법.
  23. 제19항에 있어서,
    상기 복수의 제1 트렌치 내에 충전 재료를 성막하는 단계 및 상기 충전 재료의 일부를 제거하는 단계는 상기 복수의 제1 트렌치 내에 복수의 절연 산화물 영역을 형성하는 단계를 포함하는 게이트 절연 방법.
  24. 제19항에 있어서,
    상기 희생 재료를 제거하여 복수의 제2 트렌치를 형성하는 단계는 상기 복수의 핀의 각각의 핀에 인접하여 복수의 제2 트렌치를 형성하는 단계를 포함하는 게이트 절연 방법.
  25. 제19항에 있어서,
    상기 복수의 제2 트렌치 내에 게이트 재료를 성막하는 단계 및 상기 게이트 재료의 일부를 제거하는 단계는 상기 복수의 제2 트렌치 내에 복수의 게이트를 형성하는 단계를 포함하는 게이트 절연 방법.
  26. 제25항에 있어서,
    상기 게이트 재료를 리세스하는 단계를 더 포함하는 게이트 절연 방법.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
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