KR20090014782A - 이에스디 구조를 갖는 반도체 소자의 제조방법 - Google Patents

이에스디 구조를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명에 따르면, 이에스디(ESD; elevated source/drain) 구조를 갖는 반도체 소자의 제조방법이 제공된다. 본 발명의 일 양태에 따르면, 제 1 및 제 2 활성영역들이 정의된 반도체기판 상에 희생막을 형성한다. 상기 희생막을 에치백하여 상기 제 2 활성영역들 상을 노출하되, 상기 제 1 활성영역들 상을 덮는 희생패턴들을 형성한다. 상기 노출된 제 2 활성영역들 상에 에피층을 형성한다. 본 발명의 다른 양태에 따르면, 반도체 기판의 활성영역들 상에 하부 에피층을 형성하고 상기 하부 에피층을 갖는 상기 반도체기판 상에 희생막을 형성한다. 상기 희생막을 에치백하여 상기 하부 에피층의 상면은 노출시키되, 그 측면에는 희생패턴들을 형성한다. 상기 하부 에피층의 노출된 상면 상에 상부 에피층을 형성한다.
Figure P1020070078992
이에스디, 희생막, 식각

Description

이에스디 구조를 갖는 반도체 소자의 제조방법{Manufacturing methods of semiconductor devices having elevated source/drain}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 이에스디(elevated source/drain) 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체의 디자인 룰이 감소됨에 따라 개별소자의 점유면적이 감소하고 있다. 이에 따라 상기 개별소자의 전기적 특성을 확보하는데 방해가 되는 현상들이 나타나고 있다. 그 중 하나가 트랜지스터의 채널길이가 짧아짐에 따라 발생하는 쇼트채널효과(short channel effect)이다. 상기 쇼트채널효과는 상기 트랜지스터의 문턱전압(threshold voltage)를 큰 폭으로 낮춤으로써 상기 트랜지스터의 채널을 통한 누설전류(leakage current)를 발생시킨다. 이에 따라, 디램(DRAM) 소자의 경우 상기 누설전류에 의해 커패시터(capacitor)에 저장된 전하가 빠져나가 데이터가 소실되는 문제점을 야기한다.
상기 문제점을 해결하기 위해 트랜지스터의 게이트의 길이를 실질적으로 증가시키기 위한 방법들이 개발되고 있다. 이러한 방법들 중 하나가 이에스디(ESD, elevated source/drain) 기술이다. 상기 이에스디 기술에 따를 경우 선택적 에피 성장(SEG; selective epitaxial growth) 공정을 사용하여 상기 트랜지스터의 소스/드레인 정션이 형성될 부분 상에 소정 높이의 에피층을 형성한다. 이어서, 상기 에피층 상에 이온주입하여 상기 소스/드레인 정션(junction)을 형성한다. 이 경우, 상기 에피층의 두께만큼 상기 정션 이온이 확산되는 길이가 연장됨으로써 이온 침투에 의한 게이트의 길이의 감소를 방지할 수 있다.
그러나, 종래기술에 따라 패턴의 밀집도가 큰 셀영역에서 상기 에피층을 형성할 경우 상기 에피층의 과도성장에 따른 문제가 발생할 수 있다. 예를 들면, 인접한 두 에피층들이 과도하게 성장될 경우 상기 인접한 에피층들 사이에 전기적 쇼트(short)가 유발될 수 있다. 이를 방지하기 위해서는 상기 에피층의 높이를 낮게 형성해야 하는바, 이 경우 상기 에피층에 의한 상기 쇼트채널효과의 개선효과가 감소할 수 있다.
이에 더하여, 종래기술에 따른 상기 에피층의 형성은 복수의 상이한 영역들을 갖는 반도체 소자의 경우에는 일부 영역에서의 상기 에피층의 과도성장에 따른 문제가 발생할 수 있다. 일례로서, 리세스 게이트를 갖는 트랜지스터가 형성된 셀영역과 평면형 게이트를 갖는 트랜지스터가 형성된 주변영역을 갖는 반도체 기판을 들 수 있다. 이 경우, 상기 주변영역의 요구조건에 맞추어 상기 에피층을 높게 형성할 경우, 패턴의 밀집도가 큰 상기 셀영역에서는 인접한 상기 에피층들의 성장이 과도하게 진행되어 상기 인접한 에피층들 사이에 전기적 쇼트(short)가 유발될 수 있다. 그 반면, 상기 셀영역에서의 상기 전기적 쇼트를 방지하기 위하여 상기 반도 체 기판 전체에 걸쳐 상기 에피층을 낮게 성장시킬 경우 상기 주변영역에서는 상기 에피층에 의한 전기적 특성의 개선효과가 미미해질 수 있다.
상기 이에스디 구조를 갖는 반도체 소자의 제조방법이 미국등록특허 US 7,018,891 B2에 “향상된 시리즈 저항을 갖는 초박막 실리콘 채널 씨모스(Ultra-thin Si channel CMOS with improved series resistance)"라는 제목으로 도리스 등(Doris et al.)에 의해 개시되어 있다. 도리스 등에 따른 상기 씨모스는 반도체 기판 상의 앤페트(nFET)영역 및 피페트(pFET)영역 상에 선택적 에피 성장기술을 이용하여 하부 에피막을 형성한다. 이어서, 상기 앤페트(nFET)영역을 하드마스크를 이용하여 마스킹한 후, 상기 피페트(pFET)영역의 상기 하부 에피막 상에 추가로 선택적 에피 성장을 진행하여 상부 에피막을 형성한다.
상기 도리스 등에 따를 경우, 상기 상부 에피막을 상기 피페트(pFET)영역 상에 선택적으로 형성하기 위하여 상기 하드마스크를 형성하고 이를 제거해야 하는 공정이 추가로 필요한바 경제성이 문제될 수 있다. 더욱이, 상기 엔페트(nFET)영역에는 상기 에피막의 추가적인 성장을 기대할 수 없는바, 소정 높이 이하로 형성되는 상기 하부 에피막에 의한 전기적 특성의 개선효과는 제한될 수밖에 없다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 복수의 상이한 영역들을 갖는 반도체기판에 있어서 상기 복수의 영역들 각각에 쇼트채널효과의 개선을 위해 필요로 하는 충분한 높이의 에피층을 형성하되, 상기 복수의 영역들 모두에서 상기 에피층의 과도성장에 따른 전기적 쇼트의 발생을 억제시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 이에스디(ESD; elevated source/drain) 구조를 갖는 반도체 소자의 제조방법이 제공된다. 제 1 활성영역들, 제 2 활성영역들, 상기 제 1 활성영역들을 가로지르는 제 1 게이트 패턴들, 및 상기 제 2 활성영역들을 가로지르는 제 2 게이트 패턴들을 갖는 반도체 기판을 준비한다. 이 경우, 상기 제 1 게이트 패턴들 사이의 이격거리는 상기 제 2 게이트 패턴들 사이의 이격거리보다 작다. 상기 제 1 및 제 2 게이트 패턴들을 갖는 상기 반도체기판 상에 희생막을 형성한다. 상기 희생막을 에치백하여 상기 제 2 활성영역들 상을 노출하되, 상기 제 1 활성영역들 상을 덮는 희생패턴들을 형성한다. 상기 노출된 제 2 활성영역들 상에 에피층을 형성한다.
다른 실시예로서, 상기 희생막은 화학기상증착(CVD; chemical vapor deposition) 기술을 사용하여 형성할 수 있다.
또 다른 실시예로서, 상기 희생막은 상기 제 1 게이트 패턴들 사이의 이격거 리의 0.5배보다 큰 두께로 형성할 수 있다.
또 다른 실시예로서, 상기 희생막을 에치백하는 것은, 건식식각 기술을 사용한 등방성식각, 습식식각 기술을 사용한 등방성식각, 건식식각 기술을 사용한 이방성식각 기술, 및 이들의 조합들로 구성된 일군에서 선택된 하나를 사용하여 수행할 수 있다.
또 다른 실시예로서, 상기 에피층은 실리콘(Si) 원자가 포함된 기체, 게르마늄(Ge) 원자가 포함된 기체, 및 이들의 조합들로 구성되는 일군에서 선택된 하나를 원료가스로 하는 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성할 수 있다.
또 다른 실시예로서, 상기 희생막을 형성하기 전에, 상기 제 1 및 제 2 활성영역들 상에 다른 에피층을 형성할 수 있다.
또 다른 실시예로서, 상기 제 1 활성영역들 사이의 이격거리는 상기 제 2 활성영역들 사이의 이격거리보다 작을 수 있다.
본 발명의 다른 양태에 따르면, 활성영역들 및 상기 활성영역들을 가로지르는 게이트 패턴들을 갖는 반도체 기판을 준비한다. 상기 게이트 패턴들 사이의 상기 활성영역들 상에 하부 에피층을 형성한다. 상기 하부 에피층을 갖는 상기 반도체기판 상에 희생막을 형성한다. 상기 희생막을 에치백하여 상기 하부 에피층의 상면을 노출시키되, 상기 하부 에피층의 측면에는 희생패턴들을 형성할 수 있다. 상기 하부 에피층의 노출된 상면 상에 상부 에피층을 형성할 수 있다.
다른 실시예로서, 상기 희생막은 화학기상증착(CVD; chemical vapor deposition) 기술을 사용하여 형성할 수 있다.
또 다른 실시예로서, 상기 희생막은 상기 게이트 패턴들 사이의 이격거리의 0.5배보다 큰 두께로 형성할 수 있다.
또 다른 실시예로서, 상기 희생막을 에치백하는 것은 건식식각 기술을 사용한 등방성식각, 습식식각 기술을 사용한 등방성식각, 건식식각 기술을 사용한 이방성식각 기술, 및 이들의 조합들로 구성된 일군에서 선택된 하나를 사용하여 수행할 수 있다.
또 다른 실시예로서, 상기 하부 에피층 및 상기 상부 에피층은 실리콘(Si) 원자가 포함된 기체, 게르마늄(Ge) 원자가 포함된 기체, 및 이들의 조합들로 구성되는 일군에서 선택된 하나를 원료가스로 하는 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성할 수 있다.
본 발명에 따르면, 인접한 에피층들 상이에 전기적 쇼트를 유발시키지 않으면서도 쇼트채널효과를 방지하기에 충분한 높이로 상기 에피층을 형성하는 것을 포함하는 반도체 소자의 제조방법이 제공된다. 본 발명은 2 가지 양태를 포괄하는바, 상기 2 가지 양태는 모두 활성영역들 또는 하부 에피층을 갖는 반도체기판 상에 희생막을 형성하는 것을 포함한다. 이어서, 상기 희생막을 식각함으로써 상기 활성영역들 또는 상기 하부 에피층을 노출시킨다. 노출된 상기 활성영역들 또는 상기 하부 에피층 상에 선택적 에피 성장기술을 사용하여 상부 에피층을 성장시킨다. 이 경우, 패턴들 사이의 이격거리가 작은 소자영역의 경우 상기 희생막이 부분적으로 식각되어 희생패턴들을 남긴다. 그 결과, 상기 희생패턴들에 의하여 상기 상부 에피층의 과도성장이 억제됨으로써 상기 전기적 쇼트가 방지될 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 4는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(101) 상에 제 1 및 제 2 소자영역들(103a, 103b)이 정의될 수 있다. 상기 제 1 및 제 2 소자영역들(103a, 103b) 상에 각각 제 1 및 제 2 활성영역들(105, 109)을 한정하는 소자분리막(106)을 형성할 수 있다. 상기 제 2 활성영역들(109) 사이의 이격거리는 상기 제 1 활성영역들(105) 사이의 이격거리보다 클 수 있다. 상기 제 1 활성영역들(105) 상에 리세스 게이트(recessed gate)의 형성을 위한 홈들(112)을 형성할 수 있다.
상기 홈들(112)의 내벽, 상기 제 1 활성영역들(105), 및 상기 제 2 활성영역들(109) 상에 게이트절연막(113)을 형성할 수 있다. 상기 게이트절연막(113)은 실리콘산화막(SiO2) 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 게이트절연막(113) 상에 제 1 및 제 2 도전패턴들(115, 119)이 형성될 수 있다. 상기 제 1 및 제 2 도전패턴들(115, 119)은 도핑된 폴리실리콘막으로 형성할 수 있다. 다른 방법으로, 상기 제 1 및 제 2 도전패턴들(115, 119)은 차례로 적층된 도핑된 폴리실리콘막 및 금속 실리사이드막으로 형성할 수 있다. 상기 제 1 및 제 2 도전패턴들(115, 119) 상에 캡핑패턴(117)이 형성될 수 있다. 상기 캡핑패턴(117)은 실리콘질화막으로 형성할 수 있다. 상기 제 1 도전패턴(115) 및 상기 캡핑패턴(117)은 제 1 게이트 패턴(107), 그리고 상기 제 2 도전패턴(119) 및 상기 캡핑패턴(117)은 제 2 게이트 패턴(109)을 구성할 수 있다. 결과적으로, 상기 제 1 활성영역들(107)을 가로지르는 제 1 게이트 패턴들(107), 및 상기 제 2 활성영역들(109)을 가로지르는 제 2 게이트 패턴들(109)이 형성될 수 있다.
상기 제 1 게이트 패턴(107)은 리세스 채널(recessed channel) 구조를 가질 수 있다. 다른 방법으로, 상기 제 1 게이트 패턴(107)은 평면형 채널(planar channel) 구조를 가질 수 있다. 상기 제 1 게이트패턴(107)은 메모리셀의 워드라인일 수 있다. 상기 제 1 활성영역(105)은 2개의 상기 제 1 게이트패턴들(107)에 의해 3개의 영역들로 나누어질 수 있다. 상기 3개의 영역들은 메모리 소자의 소스/드레인영역들일 수 있다. 이 경우, 상기 제 1 게이트패턴(107)의 폭은 사진공정의 한 계분해능보다 작은 치수를 가질 수 있다.
상기 제 2 게이트 패턴(111)은 평면형 채널(planar channel) 구조를 가질 수 있다. 상기 제 2 활성영역(109)은 상기 제 2 게이트패턴(111)에 의해 2개의 영역들로 나누어질 수 있다. 상기 2개의 영역들은 트랜지스터의 소스/드레인영역들일 수 있다. 이 경우, 상기 제 2 게이트 패턴들(111) 사이의 이격거리는 상기 제 1 게이트 패턴들(107) 사이의 이격거리보다 클 수 있다.
상기 제 1 및 제 2 게이트 패턴들(107, 111)의 측벽에 스페이서(125)를 형성할 수 있다. 상기 스페이서(125)는 상기 캡핑패턴(117)과 동일한 물질막으로 형성할 수 있다. 이어서, 상기 제 1 게이트 패턴들(107) 사이의 상기 제 1 활성영역들(105) 및 상기 제 2 게이트 패턴들(111) 사이의 상기 제 2 활성영역들(109) 상의 상기 게이트절연막(113) 을 제거할 수 있다.
다른 방법으로, 상기 스페이서(125)를 형성하기 전에, 상기 제 1 및 제 2 게이트 패턴들(107, 111) 및 상기 소자분리막(106)을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역들(105, 109) 상에 정션용 불순물이온을 주입할 수 있다. 이 경우, 상기 불순물이온의 농도를 낮추고 주입 깊이를 낮게 형성할 수 있다.
도 2를 참조하면, 상기 제 1 및 제 2 게이트 패턴들(107, 111)을 갖는 상기 반도체기판(101) 상에 희생막(131)을 형성할 수 있다. 상기 희생막(131)은 화학기상증착법(CVD; chemical vapor deposition) 기술을 사용하여 형성할 수 있다. 상기 희생막(131)은 실리콘산화막, 실리콘질화막, 및 이들의 조합막들로 구성되는 일군에서 선택된 하나로 형성할 수 있다. 상기 희생막(131)은 상기 제 1 게이트패턴들(107) 사이의 이격거리의 0.5배 이상의 두께로 형성할 수 있다. 이 경우, 상기 제 1 소자영역(103a)에서 상기 희생막(131)이 상기 제 1 게이트패턴들(107) 사이의 공간을 모두 채우며 형성될 수 있다.
한편, 상기 제 2 소자영역(103b)의 경우 상기 제 2 게이트 패턴들(111) 사이의 이격거리는 상기 희생막(131)의 두께보다 2배 이상 클 수 있다. 이 경우, 상기 제 2 소자영역(103b)상의 상기 희생막(131)은 상기 제 2 게이트 패턴들(111) 및 상기 제 2 활성영역들(109) 상에 비교적 콘포말하게 형성될 수 있다.
도 3을 참조하면, 상기 희생막(131)을 에치백하여 상기 제 2 게이트 패턴들(111) 사이의 상기 제 2 활성영역들(109)을 노출시킬 수 있다. 상기 에치백 공정은 습식식각기술 또는 건식식각기술을 사용한 등방성식각으로 수행될 수 있다. 다른 방법으로 상기 에치백 공정은 건식식각기술을 사용한 이방성식각으로 수행될 수 있다. 또 다른 방법으로, 상기 에치백 공정은 이방성식각 기술 및 등방성식각 기술의 조합기술을 사용하여 수행될 수 있다.
이 경우, 상기 제 1 소자영역(103a) 상의 상기 공간에 형성된 상기 희생막(131)은 상기 제 2 소자영역(103b) 상에 콘포말하게 형성된 상기 희생막(131)의 두께에 비하여 깊게 형성되어 있으므로 상기 제 1 및 제 2 소자영역들(103a, 103b) 상에서 상기 에치백 공정은 상이하게 진행될 수 있다. 그 결과, 상기 제 2 소자영역(103b)에서 상기 제 2 활성영역들(109)이 노출되더라도, 상기 제 1 소자영역(103a)에서는 상기 제 1 활성영역들(105)이 노출되지 아니한 상태로 상기 에치백 공정이 종료될 수 있다. 이 경우, 상기 제 1 게이트 패턴들(107) 사이의 상기 제 1 활성영역들(105) 상에 희생패턴들(137)이 형성될 수 있다.
도 4를 참조하면, 상기 제 2 소자영역(103b) 상에 노출된 상기 제 2 활성영역들(109) 상에 에피층(129)를 형성할 수 있다. 상기 에피층(129)은 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성된 단결정 에피막일 수 있다. 상기 에피층(129)은 실리콘(Si) 원자를 포함하는 기체, 게르마늄(Ge) 원자를 포함하는 기체, 및 이들의 조합들로 구성되는 일군에서 선택된 하나를 소스가스로 사용하여 형성될 수 있다. 상기 실리콘 원자를 포함하는 기체의 예로는 실란(silane), 디실란(disilane), 및 디클로로실란(dichlorosilane)을 들 수 있다. 상기 게르마늄 원자를 포함하는 기체로는 저메인(germane; GeH4)을 들 수 있다. 이 경우, 상기 소스가스와 함께 캐리어가스로서 수소(H2)를 사용할 수 있으며, 반응가스로서 염화수소(HCl) 또는 염소(Cl2)를 사용할 수 있다. 상기 에피층(129)의 형성을 위한 상기 선택적 에피 성장 공정은 550℃ 내지 950℃의 챔버온도하에, 그리고 1 mTorr 내지 100 Torr의 챔버압력하에 수행될 수 있다.
상기 선택적 에피 성장방법에 의한 상기 에피층(129)의 형성 시에 상기 제 2 활성영역들(109)의 표면으로부터 상 방향으로의 에피성장 뿐 아니라 수평 방향으로의 에피성장이 수반될 수 있다. 한편, 상기 제 1 게이트 패턴들(107) 사이의 이격거리가 작은 상기 제 1 소자영역(103a)의 경우 상기 제 1 게이트 패턴들(107) 사이의 상기 제 1 활성영역들(105)이 상기 희생패턴들(137)로 덮어있어 상기 에피층(129)이 형성되지 아니할 수 있다. 즉, 상기 제 1 소자영역(103a)의 경우 상 기 에피층(129)의 형성에 수반될 수 있는 상기 접합부의 발생은 원천적으로 방지될 수 있다.
상기 제 2 소자영역(103b)의 경우 상기 에피층(129)은 상기 제 2 활성영역들(109)의 표면으로부터 상 방향뿐 아니라 수평방향으로도 성장될 수 있으나, 상기 활성영역들(109) 사이의 이격거리가 큰바 상기 접합부의 발생은 일어나지 아니할 수 있다. 결과적으로, 상기 제 2 소자영역(103b)의 상기 제 2 활성영역들(109) 상에 형성되는 상기 에피층(129)은 상기 접합부의 발생이 수반되지 않으면서도 그 상면 레벨이 쇼트채널효과의 방지에 필요한 정도의 높이가 되도록 충분히 성장시킬 수 있다.
이어서, 상기 희생패턴들(137)을 제거한 후 상기 제 1 및 제 2 게이트 패턴들(107, 111), 및 상기 소자분리막(106)을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역들(105, 109) 상에 소스/드레인 정션의 형성을 위한 이온주입을 수행할 수 있다.
도 5 내지 도 8은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체기판(201) 상에 제 1 및 제 2 소자영역들(203a, 203b)이 정의될 수 있다. 상기 제 1 및 제 2 소자영역들(203a, 203b) 상에 각각 제 1 및 제 2 활성영역들(205, 209)을 한정하는 소자분리막(206)을 형성할 수 있다. 상기 제 2 활성영역들(209) 사이의 이격거리는 상기 제 1 활성영역들(205) 사이의 이격거리보다 클 수 있다. 상기 제 1 활성영역들(205) 상에 리세스 게이트의 형성 을 위한 홈들(212)을 형성할 수 있다. 다른 방법으로, 상기 홈들(212)의 형성은 생략될 수 있다.
상기 홈들(212)의 내벽, 상기 제 1 활성영역들(205), 및 상기 제 2 활성영역들(209) 상에 게이트절연막(213)이 형성될 수 있다. 상기 게이트절연막(113)은 실리콘산화막(SiO2) 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
이어서, 상기 제 1 활성영역들(207)을 가로지르는 제 1 게이트 패턴들(207), 및 상기 제 2 활성영역들(209)을 가로지르는 제 2 게이트 패턴들(211)이 형성될 수 있다. 상기 제 1 및 제 2 게이트 패턴들(207, 211)은 제 1 실시예에서 상술한 방법과 동일한 방법을 사용하여 형성할 수 있다.
상기 제 1 게이트 패턴(207)은 리세스 채널(recessed channel) 구조를 가질 수 있다. 다른 방법으로, 상기 제 1 게이트 패턴(207)은 평면형 채널(planar channel) 구조를 가질 수 있다. 상기 제 2 게이트 패턴(211)은 평면형 채널(planar channel) 구조를 가질 수 있다. 상기 제 2 게이트 패턴들(211) 사이의 이격거리는 상기 제 1 게이트 패턴들(207) 사이의 이격거리보다 클 수 있다.
상기 제 1 및 제 2 게이트 패턴들(207, 211) 의 측벽에 스페이서(225)를 형성할 수 있다. 이어서, 상기 제 1 게이트 패턴들(207) 사이의 상기 제 1 활성영역들(205) 및 상기 제 2 게이트 패턴들(211) 사이의 상기 제 2 활성영역들(209) 상의 상기 게이트절연막(213)을 제거할 수 있다.
다른 방법으로, 상기 스페이서(225)를 형성하기 전에, 상기 제 1 및 제 2 게 이트 패턴들(207, 211) 및 상기 소자분리막(206)을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역들(205, 209) 상0에 정션용 불순물이온을 주입할 수 있다. 이 경우, 상기 불순물이온의 농도를 낮추고 주입 깊이를 낮게 형성할 수 있다.
상기 제 1 소자영역(203a)의 경우 상기 제 1 게이트 패턴들(207) 사이의 상기 제 1 활성영역들(205) 상에 제 1 하부 에피층(227)을 형성할 수 있다. 상기 제 2 소자영역(203b)의 경우 상기 제 2 게이트 패턴들(211) 사이의 상기 제 2 활성영역들(209) 상에 제 2 하부 에피층(229)를 형성할 수 있다. 상기 제 1 및 제 2 하부 에피층들(227, 229)은 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 동시에 형성된 단결정 에피막일 수 있다. 상기 제 1 및 제 2 하부 에피층들(227, 229)은 상기 제 1 실시예에서 상술한 선택적 에피 성장방법과 동일한 방법을 사용하여 형성될 수 있다. 상기 제 1 소자영역(203a)에서의 상기 제 1 하부 에피층(227)의 과잉성장에 따른 접촉부의 발생을 방지하기 위하여, 상기 제 1 하부 에피층(227)은 상기 제 1 게이트 패턴(207)보다 충분히 낮은 상면 레벨을 갖도록 제한적으로 성장시킬 수 있다.
도 6을 참조하면, 상기 제 1 및 제 2 하부 에피층들(227, 229)을 갖는 상기 반도체기판(201) 상에 희생막(231)을 형성할 수 있다. 상기 희생막(231)은 상기 제 1 실시예에서 상술한 화학기상증착법 기술과 동일한 방법을 사용하여 형성할 수 있다. 상기 희생막(231)은 상기 제 1 게이트패턴들(207) 사이의 이격거리의 0.5배 이상의 두께로 형성할 수 있다. 이 경우, 상기 제 1 소자영역(203a)에서 상기 희생막(231)이 상기 제 1 게이트패턴들(207) 사이의 공간을 모두 채우며 형성될 수 있다.
한편, 상기 제 2 소자영역(203b)의 경우 상기 제 2 게이트 패턴들(211) 사이의 이격거리는 상기 희생막(231)의 두께보다 2배 이상 클 수 있다. 이 경우, 상기 제 2 소자영역(203b)상의 상기 희생막(231)은 상기 제 2 게이트 패턴들(211) 및 상기 제 2 하부 에피층(229) 상에 비교적 콘포말하게 형성될 수 있다.
도 7을 참조하면, 상기 희생막(231)을 에치백하여 상기 제 2 하부 에피층(229)를 노출시킬 수 있다. 상기 에치백 공정은 습식식각기술 또는 건식식각기술을 사용한 등방성식각으로 수행될 수 있다. 다른 방법으로 상기 에치백 공정은 건식식각기술을 사용한 이방성식각으로 수행될 수 있다. 또 다른 방법으로, 상기 에치백 공정은 이방성식각 기술 및 등방성식각 기술의 조합기술을 사용하여 수행될 수 있다.
이 경우, 상기 제 1 소자영역(203a)의 상기 제 1 게이트 패턴들(207) 사이의 상기 공간에 형성된 상기 희생막(231)은 상기 제 2 소자영역(203b) 상에 콘포말하게 형성된 상기 희생막(231)에 비하여 깊은 두께의 층으로 형성되어 있으므로, 상기 에치백 공정은 상기 제 1 및 제 2 소자영역들(203a, 203b) 상에서 상이하게 진행될 수 있다. 그 결과, 상기 제 2 소자영역(203b)에서 상기 제 2 하부 에피층(229)이 노출되더라도, 상기 제 1 소자영역(203a)에서는 상기 제 1 하부 에피층(227)이 노출되지 아니한 상태로 상기 에치백 공정이 종료될 수 있다. 이 경우, 상기 제 1 하부 에피층(227) 상에 희생패턴들(237)이 형성될 수 있다.
도 8을 참조하면, 상기 제 2 소자영역(203b) 상에 노출된 상기 제 2 하부 에피층 (229) 상에 상부 에피층(241)을 형성할 수 있다. 상기 상부 에피층(241)은 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성된 단결정 에피막일 수 있다. 상기 상부 에피층(241)은 상기 제 1 실시예에서 상술된 상기 선택적 에피 성장방법과 동일한 방법을 사용하여 형성할 수 있다.
상기 선택적 에피 성장방법에 의한 상기 상부 에피층(241)의 형성 시에 상기 제 2 하부 에피층(229)의 노출된 표면으로부터 에피성장이 진행된다. 다만, 상기 제 1 소자영역(203a)의 경우 상기 제 1 하부 에피층(227)이 상기 희생패턴들(237)으로 덮여져 있는바 상기 선택적 에피성장이 진행되지 아니할 수 있다. 이에 따라 상기 제 1 소자영역(203a)에서는 상기 선택적 에피성장의 과도한 진행에 따른 상기 접촉부의 형성이 문제되지 아니할 수 있다.
한편, 상기 상부 에피층(241)은 상기 제 2 하부 에피층(229)의 표면으로부터 상 방향뿐 아니라 수평방향으로도 성장될 수 있으나, 상기 제 2 하부 에피층(229) 형성의 기반이 되는 상기 제 2 활성영역들(209) 사이의 이격거리가 큰바 상기 수평방향의 에피성장에 의한 상기 접촉부의 발생은 문제되지 아니할 수 있다. 결과적으로, 상기 상부 에피층(241)의 상면 레벨이 상기 쇼트채널효과를 방지하는데 필요한 정도의 높이가 될 때까지 상기 선택적 에피성장을 충분히 수행할 수 있다.
이어서, 상기 희생패턴들(237)을 제거한 후 상기 제 1 및 제 2 게이트 패턴들(207, 211), 및 상기 소자분리막(206)을 이온주입 마스크로 사용하여 상기 제 1 및 제 2 활성영역들(205, 209) 상에 소스/드레인 정션의 형성을 위한 이온주입을 수행할 수 있다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 9를 참조하면, 반도체기판(301) 상에 서로 이격한 복수개의 활성영역들(305)을 배치할 수 있다. 상기 활성영역들(305)은 소자분리막(306)에 의해 상기 반도체 기판(301) 상에 한정될 수 있다. 상기 활성영역들(305)을 가로질러 복수개의 게이트 패턴들(307)이 서로 평행하게 형성될 수 있다. 상기 게이트 패턴들(307)은 평면형 채널(planar channel) 구조를 가질 수 있다. 다른 방법으로, 상기 게이트 패턴들(307)은 리세스 채널(recessed channel) 구조를 가질 수 있다.
상기 게이트 패턴들(307)은 메모리셀의 워드라인일 수 있다. 상기 활성영역(305)은 2개의 상기 게이트 패턴들(307)에 의해 3개의 영역들로 나누어질 수 있다. 상기 3개의 영역들은 메모리 소자의 소스/드레인영역들일 수 있다. 이 경우, 상기 게이트 패턴(307)의 폭은 사진공정의 한계분해능보다 작은 치수를 가질 수 있다.
도 10a 내지 도 14a는 도 9의 I-I′에 따라 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 10b 내지 도 14b는 도 9의 II-II′에 따라 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b를 참조하면, 반도체기판(301) 상에 활성영역들(305)을 한정하는 소자분리막(306)이 형성될 수 있다. 상기 활성영역들(305) 상에 게이트절연막(313)이 형성될 수 있다. 상기 게이트절연막은 상기 소자분리막(306) 상에도 형 성될 수 있다. 상기 게이트절연막(313)은 실리콘산화막(SiO2) 또는 실리콘산질화막(SiON)으로 형성할 수 있다.
상기 게이트절연막(313) 상에 도전패턴들(315)이 형성될 수 있다. 상기 도전패턴들(315)은 도핑된 폴리실리콘막으로 형성할 수 있다. 다른 방법으로, 상기 도전패턴들(315)은 차례로 적층된 도핑된 폴리실리콘막 및 금속 실리사이드막으로 형성할 수 있다. 상기 도전패턴들(315) 상에 캡핑패턴(317)이 형성될 수 있다. 상기 캡핑패턴(317)은 실리콘질화막으로 형성할 수 있다. 상기 도전패턴(315) 및 상기 캡핑패턴(317)은 게이트 패턴(307)을 구성할 수 있다.
상기 게이트 패턴들(307)의 측벽에 스페이서(325)를 형성할 수 있다. 상기 스페이서(325)는 상기 캡핑패턴(317)과 동일한 물질막으로 형성할 수 있다. 이후 상기 활성영역들(305) 상의 상기 게이트절연막(313) 을 제거할 수 있다.
다른 방법으로, 상기 스페이서(325)를 형성하기 전에, 상기 게이트 패턴들(307) 및 상기 소자분리막(306)을 이온주입 마스크로 사용하여 상기 활성영역들(305)에 정션용 불순물이온을 주입할 수 있다. 이 경우, 상기 불순물이온의 농도를 낮추고 주입 깊이를 낮게 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 반도체기판(301) 상에 노출된 상기 게이트 패턴들(307) 상에 하부 에피층(327)을 형성할 수 있다. 상기 하부 에피층(327)은 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성된 단결정 에피막일 수 있다.
상기 하부 에피층(327)은 상기 제 1 실시예에서 상술한 선택적 에피 성장방법과 동일한 방법을 사용하여 형성될 수 있다. 상기 하부 에피층(327)의 과잉성장에 따른 접촉부의 발생을 방지하기 위하여, 상기 하부 에피층(327)은 상기 게이트 패턴(307)보다 충분히 낮은 상면 레벨을 갖도록 제한적으로 성장시킬 수 있다.
도 12a 및 도 12b를 참조하면, 상기 하부 에피층(327)을 갖는 상기 반도체기판(301) 상에 희생막(331)을 형성할 수 있다. 상기 희생막(331)은 화학기상증착법(CVD; chemical vapor deposition) 기술을 사용하여 형성할 수 있다. 상기 희생막(331)은 실리콘산화막, 실리콘질화막, 및 이들의 조합막들로 구성되는 일군에서 선택된 하나로 형성할 수 있다. 상기 희생막(331)은 상기 게이트 패턴들(307) 사이의 이격거리의 0.5배 이상의 두께로 형성할 수 있다. 이 경우, 상기 희생막(331)이 상기 게이트 패턴들(307) 사이의 공간(333) 및 상기 하부 에피층(327)의 패턴들 사이의 공간(335)을 모두 채우며 깊게 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 희생막(331)을 에치백하여 상기 하부 에피층(327)을 노출시킬 수 있다. 상기 에치백 공정은 습식식각기술 또는 건식식각기술을 사용한 등방성식각으로 수행될 수 있다. 다른 방법으로 상기 에치백 공정은 건식식각기술을 사용한 이방성식각으로 수행될 수 있다. 또 다른 방법으로, 상기 에치백 공정은 이방성식각 기술 및 등방성식각 기술의 조합기술을 사용하여 수행될 수 있다.
이 경우, 상기 희생막(331)에 대한 상기 에치백 공정을 상기 하부 에피층(327)의 상면을 노출하는 정도까지만 진행할 수 있다. 이에 따라, 상기 하부 에피층(327)의 패턴들 사이의 상기 공간(335)에 희생패턴들(337)이 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 하부 에피층(327)의 상면 상에 상부 에피층(339)을 형성할 수 있다. 상기 상부 에피층(339)은 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성된 단결정 에피막일 수 있다. 상기 상부 에피층(339)은 상기 하부 에피층(327)의 형성방법과 동일한 방법을 사용하여 형성할 수 있다.
상기 선택적 에피 성장방법에 의한 상기 상부 에피층(339)의 형성 시에 상기 하부 에피층(327)의 표면으로부터 상 방향으로의 에피성장 뿐 아니라 수평 방향으로의 에피성장이 수반될 수 있다. 그러나 상기 하부 에피층(327)의 경우 그 측면에 상기 희생패턴들(337)이 형성되어 있어 오직 상면만이 노출되어 있다. 이에 따라 상기 하부 에피층(327)의 측면을 시드로 하는 상기 선택적 에피성장은 불가능해지는바, 상기 상부 에피층(339)의 형성 시 수평방향으로의 에피성장은 매우 제한적으로 이루어질 수 있다. 그 결과, 상기 상부 에피층(339)을 그 상면 레벨이 상기 쇼트채널효과를 방지하기에 충분한 높이가 되도록 성장시키면서도 인접한 상기 상부 에피층(339)의 패턴들 사이에 상기 접합부가 발생되지 아니할 수 있다.
이어서, 상기 희생패턴들(337)을 제거한 후 상기 게이트 패턴들(307) 및 상기 소자분리막(306)을 이온주입 마스크로 사용하여 상기 활성영역들(305) 상에 소스/드레인 정션의 형성을 위한 이온주입을 수행할 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예들에 한정되지 아니하고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 디램(DRAM), 에스램(SRAM), 및 플래시 메모리와 같은 메모리영역을 가지는 반도체 장치 뿐 아니라 마이크로 프로세서 등과 같은 논리회로를 가지는 장치, 및 메모리회로 및 논리회로를 동일 반도체기판에 설치하는 혼재형의 반도체 장치 등의 제조방법들에도 적용될 수 있다.
도 1 내지 도 4는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5 내지 도 8은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 10a 내지 도 14a는 도 9의 I-I′에 따라 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10b 내지 도 14b는 도 9의 II-II′에 따라 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.

Claims (12)

  1. 제 1 활성영역들, 제 2 활성영역들, 상기 제 1 활성영역들을 가로지르는 제 1 게이트 패턴들, 및 상기 제 2 활성영역들을 가로지르는 제 2 게이트 패턴들을 갖는 반도체 기판을 준비하되, 상기 제 1 게이트 패턴들 사이의 이격거리는 상기 제 2 게이트 패턴들 사이의 이격거리보다 작고,
    상기 제 1 및 제 2 게이트 패턴들을 갖는 상기 반도체기판 상에 희생막을 형성하고,
    상기 희생막을 에치백하여 상기 제 2 활성영역들 상을 노출하되, 상기 제 1 활성영역들 상을 덮는 희생패턴을 형성하고,
    상기 노출된 제 2 활성영역들 상에 에피층을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 희생막은 화학기상증착(CVD; chemical vapor deposition) 기술을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 희생막은 상기 제 1 게이트 패턴들 사이의 이격거리의 0.5배보다 큰 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 희생막을 에치백하는 것은, 건식식각 기술을 사용한 등방성식각, 습식식각 기술을 사용한 등방성식각, 건식식각 기술을 사용한 이방성식각 기술, 및 이들의 조합들로 구성된 일군에서 선택된 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 에피층은 실리콘(Si) 원자가 포함된 기체, 게르마늄(Ge) 원자가 포함된 기체, 및 이들의 조합들로 구성되는 일군에서 선택된 하나를 원료가스로 하는 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 희생막을 형성하기 전에, 상기 제 1 및 제 2 게이트 패턴들의 양측의 상기 제 1 및 제 2 활성영역들 상에 다른 에피층을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 활성영역들 사이의 이격거리는 상기 제 2 활성영역들 사이의 이격 거리보다 작은 반도체 소자의 제조방법.
  8. 활성영역들 및 상기 활성영역들을 가로지르는 게이트 패턴들을 갖는 반도체 기판을 준비하고,
    상기 게이트 패턴들 사이의 상기 활성영역들 상에 하부 에피층을 형성하고,
    상기 하부 에피층을 갖는 상기 반도체기판 상에 희생막을 형성하고,
    상기 희생막을 에치백하여 상기 하부 에피층의 상면을 노출시키되, 상기 하부 에피층의 측면에는 희생패턴을 형성하고,
    상기 하부 에피층의 노출된 상면 상에 상부 에피층을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 희생막은 화학기상증착(CVD; chemical vapor deposition) 기술을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 희생막은 상기 게이트 패턴들 사이의 이격거리의 0.5배보다 큰 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 희생막을 에치백하는 것은, 건식식각 기술을 사용한 등방성식각, 습식식각 기술을 사용한 등방성식각, 건식식각 기술을 사용한 이방성식각 기술, 및 이들의 조합들로 구성된 일군에서 선택된 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 하부 에피층 및 상기 상부 에피층은 실리콘(Si) 원자가 포함된 기체, 게르마늄(Ge) 원자가 포함된 기체, 및 이들의 조합들로 구성되는 일군에서 선택된 하나를 원료가스로 하는 선택적 에피 성장(SEG; selective epitaxial growth) 기술을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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