KR20160043727A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20160043727A
KR20160043727A KR1020140138276A KR20140138276A KR20160043727A KR 20160043727 A KR20160043727 A KR 20160043727A KR 1020140138276 A KR1020140138276 A KR 1020140138276A KR 20140138276 A KR20140138276 A KR 20140138276A KR 20160043727 A KR20160043727 A KR 20160043727A
Authority
KR
South Korea
Prior art keywords
film
interlayer insulating
insulating film
silicon gate
etch
Prior art date
Application number
KR1020140138276A
Other languages
English (en)
Other versions
KR102197402B1 (ko
Inventor
유연택
김호영
오명환
윤보언
임준환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140138276A priority Critical patent/KR102197402B1/ko
Priority to US14/815,225 priority patent/US9590073B2/en
Publication of KR20160043727A publication Critical patent/KR20160043727A/ko
Application granted granted Critical
Publication of KR102197402B1 publication Critical patent/KR102197402B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

게이트의 대체 금속 게이트 전극의 높이 변화를 경감시켜 동작 성능을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 기판 상에, 더미 실리콘 게이트를 감싸고, 상기 더미 실리콘 게이트의 상면을 노출시키는 층간 절연막을 형성하고, 상기 층간 절연막의 일부를 리세스하여, 리세스된 상기 층간 절연막의 상면 위로 상기 더미 실리콘 게이트의 일부를 돌출시키고, 상기 리세스된 층간 절연막 상에 식각 방지막을 형성하되, 상기 식각 방지막의 상면은 상기 더미 실리콘 게이트의 상면과 동일 평면 상에 놓이고, 상기 식각 방지막을 마스크로 이용하여, 상기 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함한다.

Description

반도체 장치 제조 방법{Method of fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
트랜지스터의 게이트간의 간격이 줄어들게 됨으로써, 트랜지스터의 게이트와 트랜지스터의 소오스/드레인 상에 형성되는 컨택 사이의 간격이 급격하게 감소되고 있다.
본 발명이 해결하려는 과제는, 게이트의 대체 금속 게이트 전극의 높이 변화를 경감시켜 동작 성능을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 기판 상에, 더미 실리콘 게이트를 감싸고, 상기 더미 실리콘 게이트의 상면을 노출시키는 층간 절연막을 형성하고, 상기 층간 절연막의 일부를 리세스하여, 리세스된 상기 층간 절연막의 상면 위로 상기 더미 실리콘 게이트의 일부를 돌출시키고, 상기 리세스된 층간 절연막 상에 식각 방지막을 형성하되, 상기 식각 방지막의 상면은 상기 더미 실리콘 게이트의 상면과 동일 평면 상에 놓이고, 상기 식각 방지막을 마스크로 이용하여, 상기 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막을 형성하는 것은 상기 노출된 더미 실리콘 게이트의 상면 상에 형성되는 제1 부분과, 상기 리세스된 층간 절연막의 상면 상에 형성되는 제2 부분을 포함하는 프리 식각 방지막을 형성하고, 상기 프리 식각 방지막의 제2 부분이 노출된 상태에서, 상기 프리 식각 방지막의 제1 부분을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 프리 식각 방지막의 제1 부분은 CMP 공정을 이용하여 제거한다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막을 형성하는 것은 상기 더미 실리콘 게이트의 상면을 노출시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막을 형성하는 것은 상기 층간 절연막의 상면과 상기 더미 실리콘 게이트의 상면이 동일 평면 상에 놓이는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막은 상기 층간 절연막 및 상기 더미 실리콘 게이트에 대한 식각 선택비를 갖는 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막은 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물 및 실리콘 산질화물 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막의 상면과, 상기 트렌치의 측면 및 바닥면을 따라 하부 전극막을 형성하고, 상기 하부 전극막 상에, 상기 트렌치를 채우고, 상기 층간 절연막의 상면을 덮는 상부 전극막을 형성하고, 상기 하부 전극막 및 상기 상부 전극막을 평탄화하여, 상기 식각 방지막을 노출시키는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막을 노출시킨 후, 상기 트렌치 내의 상기 하부 전극막 및 상기 상부 전극막의 일부를 제거하여, 리세스를 형성하고, 상기 리세스를 채우고, 상기 식각 방지막의 상면을 덮는 캡핑막을 형성하고, 상기 식각 방지막 상의 상기 캡핑막을 제거하여, 상기 트렌치 내에 캡핑 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 상기 리세스의 바닥면까지의 높이는 상기 기판의 상면으로부터 상기 리세스된 층간 절연막의 상면까지의 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 캡핑 패턴을 형성하는 것은 상기 식각 방지막을 제거하여, 상기 리세스된 층간 절연막의 상면을 노출시키는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 기판 상에, 순차적으로 적층된 더미 실리콘 게이트와 게이트 하드 마스크를 덮는 층간 절연막을 형성하고, 상기 더미 실리콘 게이트 상의 층간 절연막과 상기 게이트 하드 마스크를 제거하여, 상기 더미 실리콘 게이트를 노출시키고, 상기 게이트 하드 마스크를 제거한 후, 상기 층간 절연막의 일부를 리세스하여, 리세스된 상기 층간 절연막의 상면 위로 상기 더미 실리콘 게이트의 일부를 돌출시키고, 상기 리세스된 층간 절연막의 상면 및 돌출된 상기 더미 실리콘 게이트 상에, 프리 식각 방지막을 형성하고, CMP 공정을 이용하여, 상기 더미 실리콘 게이트의 상면 상의 상기 프리 식각 방지막을 제거하여, 상기 더미 실리콘 게이트를 노출시키는 식각 방지막을 상기 리세스된 층간 절연막 상에 형성하고, 상기 식각 방지막을 형성한 후, 노출된 상기 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 CMP 공정은 상기 더미 실리콘 게이트를 만나면 연마 공정이 정지되는 슬러리를 이용한다.
본 발명의 몇몇 실시예에서, 상기 프리 식각 방지막은 하부 프리 식각 방지막과 상부 프리 식각 방지막을 포함하고, 상기 하부 프리 식각 방지막은 원자층 증착법을 이용하여 형성하는 것을 포함하고, 상기 상부 프리 식각 방지막은 화학적 기상 증착법을 이용하여 상기 하부 프리 식각 방지막 상에 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 트렌치의 일부를 채우는 리플레이스먼트 금속 게이트 전극을 형성하고, 상기 금속 게이트 전극 상에, 상기 트렌치를 채우는 캡핑 패턴을 형성하고, 상기 리플레이스먼트 금속 게이트 전극에 인접하고, 상기 리세스된 층간 절연막을 관통하는 자기 정렬 컨택(Self-Align Contact)을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 구조체 상의 층간 절연막과 상기 게이트 하드 마스크를 제거하는 것은CMP 공정을 이용하여 상기 층간 절연막을 평탄화하여, 상기 층간 절연막의 상면과 상기 더미 실리콘 게이트 전극의 상면이 동일 평면 상에 놓이게 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 또 다른 태양은 기판 상의 제1 영역에 제1 더미 실리콘 게이트를 각각 포함하는 복수의 제1 더미 게이트 구조체들을 형성하고, 상기 제1 더미 게이트 구조체들 사이의 거리는 제1 거리이고, 상기 기판 상의 제2 영역에 제2 더미 실리콘 게이트를 각각 포함하는 복수의 제2 더미 게이트 구조체들을 형성하고, 상기 제2 더미 게이트 구조체들 사이의 거리는 상기 제1 거리보다 큰 제2 거리이고, 상기 기판 상에, 상기 제1 더미 실리콘 게이트 및 상기 제2 더미 실리콘 게이트를 감싸고, 상기 제1 더미 실리콘 게이트의 상면 및 상기 제2 더미 실리콘 게이트의 상면을 노출시키는 층간 절연막을 형성하고, 상기 층간 절연막의 일부를 리세스하여, 리세스된 상기 층간 절연막의 상면보다 위로 상기 제1 더미 실리콘 게이트 및 상기 제2 더미 실리콘 게이트를 돌출시키고, 상기 층간 절연막의 상면 및 돌출된 상기 제1 및 제2 더미 실리콘 게이트 상에, 프리 식각 방지막을 형성하되, 상기 기판의 상면으로부터 상기 제2 영역의 상기 프리 식각 방지막의 상면 중 최하부까지의 높이는 상기 기판의 상면으로부터 상기 제2 더미 실리콘 게이트의 상면까지의 높이보다 높고, CMP 공정을 이용하여, 상기 제1 및 제2 더미 실리콘 게이트 상의 상기 프리 식각 방지막을 제거하여, 상기 리세스된 층간 절연막 상에 식각 방지막을 형성하는 것을 포함하고, 상기 제1 영역에서 상기 식각 방지막의 상면과, 상기 제2 영역에서 상기 식각 방지막의 상면은 동일 평면 상에 놓인다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막을 형성하는 것은 상기 제1 더미 실리콘 게이트의 상면과, 상기 제2 더미 실리콘 게이트의 상면과, 상기 식각 방지막의 상면이 동일 평면 상에 놓이게 한다.
본 발명의 몇몇 실시예에서, 상기 CMP 공정은 상기 제1 더미 게이트 구조체 사이의 상기 프리 식각 방지막의 상면 및 상기 제2 더미 게이트 구조체 사이의 상기 프리 식각 방지막의 상면이 노출된 상태에서 진행된다.
본 발명의 몇몇 실시예에서, 상기 식각 방지막을 형성한 후, 노출된 상기 제1 더미 실리콘 게이트 및 상기 제2 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 및 제2 트렌치의 적어도 일부를 채우는 제1 리플레이스먼트 금속 게이트 전극 및 제2 리플레이스먼트 금속 게이트 전극을 각각 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 이용하여 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21 및 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 이용하여 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1을 참고하면, 기판(100) 상에 제1 더미 게이트 구조체(110)를 형성할 수 있다.
제1 더미 게이트 구조체(110)는 제1 더미 게이트 절연막(112)과, 제1 더미 게이트 전극(114)과, 제1 게이트 스페이서(116)와, 제1 게이트 하드 마스크(118) 등을 포함할 수 있다.
기판(100) 상에 예를 들어, 절연막, 전극막 및 하드 마스크막을 순차적으로 형성할 수 있다. 하드 마스크막 상에 제1 더미 게이트 구조체(110)를 형성하기 위한 마스크 패턴을 형성할 수 있다. 마스크 패턴을 식각 마스크로 이용하여 식각하여, 기판(100) 상에 제1 더미 게이트 절연막(112)과, 제1 더미 게이트 전극(114)과, 제1 게이트 하드 마스크(118)를 형성할 수 있다.
이 후, 기판(100) 상에 순차적으로 적층된 제1 더미 게이트 절연막(112)과, 제1 더미 게이트 전극(114)과, 제1 게이트 하드 마스크(118)를 덮는 스페이서막을 형성할 수 있다. 스페이서막을 방향성 식각하여, 제1 더미 게이트 전극(114)의 측벽 상에 제1 게이트 스페이서(116)를 형성할 수 있다. 이로써, 기판(100) 상에 제1 더미 게이트 구조체(110)가 형성될 수 있다.
구체적으로, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한, 기판(100)은 핀형 액티브 패턴을 포함할 수 있다. 기판(100)이 핀형 액티브 패턴을 포함할 경우, 핀형 액티브 패턴은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 액티브 패턴은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도 1에서, 기판(100)이 핀형 액티브 패턴을 포함할 경우, 제1 더미 게이트 구조체(110)는 핀형 액티브 패턴 상에 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 더미 게이트 절연막(112)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 이들의 조합을 포함할 수 있다. 제1 더미 게이트 절연막(112)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다.
제1 더미 게이트 전극(114)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 더미 게이트 전극(114)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다. 다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 하드 마스크(118)는 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다. 제1 게이트 하드 마스크(118)는 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다.
제1 게이트 스페이서(116)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 제1 게이트 스페이서(116)는 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다. 제1 게이트 스페이서(116)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
제1 게이트 스페이서(116)를 형성한 후, 제1 더미 게이트 전극(114)의 양측에 소오스/드레인 영역을 형성할 수 있다.
도 2를 참고하면, 순차적으로 적층된 제1 더미 게이트 절연막(112)과, 제1 더미 게이트 전극(114)과, 제1 게이트 하드 마스크(118)을 포함하는 제1 더미 게이트 구조체(110)를 덮는 제1 층간 절연막(180)을 기판(100) 상에 형성한다.
제1 층간 절연막(180)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 평탄화 공정(10)을 이용하여, 제1 층간 절연막(180)을 평탄화한다. 이를 통해, 제1 더미 게이트 전극(114)의 상면이 노출되도록 한다. 예를 들어, 제1 평탄화 공정(10)은 CMP(Chemical Mechanical Polishing) 공정일 수 있다.
기판(100) 상에, 제1 더미 게이트 전극(114)을 감싸고, 제1 더미 게이트 전극(114)의 상면을 노출시키는 제1 층간 절연막(180)이 형성될 수 있다. 또한, 제1 층간 절연막(180)의 상면과 제1 더미 게이트 전극(114)의 상면은 동일 평면 상에 놓일 수 있다.
제1 더미 게이트 전극(114)의 상면 상의 제1 층간 절연막(180)과, 제1 게이트 하드 마스크(118)를 제거함으로써, 제1 더미 게이트 전극(114)의 상면을 노출시키는 제1 층간 절연막(180)은 형성될 수 있다.
예를 들어, 제1 평탄화 공정(10)을 이용하여, 제1 더미 게이트 전극(114)의 상면 상의 제1 층간 절연막(180)과 제1 게이트 하드 마스크(118)를 제거함으로써, 제1 더미 게이트 전극(114)의 상면이 노출될 수 있다.
다른 예를 들어, 제1 게이트 구조체(도 1의 110)을 덮는 제1 층간 절연막(180)의 일부를 제거하여, 제1 게이트 하드 마스크(118)를 노출시킬 수 있다. 이어서, 제1 게이트 하드 마스크(118)를 제거함으로써, 제1 더미 게이트 전극(114)을 노출시킬 수 있다. 이 때, 제1 층간 절연막(180)의 상면과 제1 더미 게이트 전극(114)의 상면 사이에는 단차가 존재한다.
이어서, 제1 평탄화 공정(10)을 이용하여, 제1 더미 게이트 전극(114)의 상면보다 위로 돌출된 제1 층간 절연막(180)을 제거함으로써, 제1 층간 절연막(180)의 상면과 제1 더미 게이트 전극(114)의 상면이 동일 평면 상에 놓이도록 할 수 있다.
도 3을 참고하면, 제1 식각 공정(20)을 이용하여, 제1 층간 절연막(180)의 일부를 리세스하여, 제1 리세스된 층간 절연막(182)을 형성한다.
이를 통해, 제1 리세스된 층간 절연막(182)의 상면보다 위로 제1 더미 게이트 전극(114)의 일부가 돌출될 수 있다. 즉, 기판(100)의 상면으로부터 제1 더미 게이트 전극(114)의 상면까지의 높이는 기판(100)의 상면으로부터 제1 리세스된 층간 절연막(182)의 상면까지의 높이보다 높을 수 있다.
제1 더미 게이트 전극(114)의 일부가 돌출되면서, 제1 게이트 스페이서(116)의 일부도 제1 리세스된 층간 절연막(182)의 상면보다 위로 돌출될 수 있다.
제1 층간 절연막(180)의 일부를 리세스하는 것은 제1 게이트 스페이서(116) 및 제1 더미 게이트 전극(114)에 대해 충분한 식각 선택비를 갖는 물질을 이용할 수 있다.
예를 들어, 제1 층간 절연막(180)이 실리콘 산화물을 포함할 경우, 제1 층간 절연막(180)의 일부를 리세스하는 것은 화학적 산화물 제거(Chemical Oxide Removal; COR) 공정을 이용할 수 있지만, 이에 제한되는 것은 아니다.
도 4를 참고하면, 제1 리세스된 층간 절연막(182)의 상면 상에 프리 식각 방지막(50)을 형성한다. 또한, 프리 식각 방지막(50)은 제1 리세스된 층간 절연막(182)의 상면보다 위로 돌출된 제1 더미 게이트 전극(114)의 상면 상에도 형성된다.
프리 식각 방지막(50)은 돌출된 제1 더미 게이트 전극(114) 및 제1 리세스된 층간 절연막(182)의 상면을 따라서 형성될 수 있다.
프리 식각 방지막(50)은 제1 더미 게이트 전극(114)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 프리 식각 방지막(50)은 제1 리세스된 층간 절연막(182)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
프리 식각 방지막(50)은 예를 들어, 탄소(C), 질소(N) 및 산소(O)로 이루어진 그룹에서 선택된 적어도 하나의 원소와 실리콘(Si)으로 이루어진 화합물을 포함할 수 있다. 좀 더 구체적으로, 프리 식각 방지막(50)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN) 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다.
또한, 프리 식각 방지막(50)은 전체적으로 동일한 조성비를 갖는 물질로 이루어진 단일 조성막일 수 있다. 또는, 프리 식각 방지막(50)은 기판(100)의 두께 방향으로 물질의 조성이 변하는 그레이딩막(grading layer)일 수도 있다.
프리 식각 방지막(50)이 그레이딩막인 경우, 제1 리세스된 층간 절연막(182)에 인접하는 프리 식각 방지막(50)은 제1 리세스된 층간 절연막(182)과 식각 선택비를 갖는 물질을 포함할 수 있다. 그리고, 제1 리세스된 층간 절연막(182)과 떨어져 있는 프리 식각 방지막(50) 부분, 즉, 프리 식각 방지막(50)의 상면 부분은 식각 내성 물질을 포함할 수 있다.
프리 식각 방지막(50)은 예를 들어, 원자층 증착법 또는 화학적 기상 증착법 등을 이용하여 형성될 수 있다.
프리 식각 방지막(50)은 제1 부분(50a)와, 제2 부분(50b)을 포함할 수 있다. 프리 식각 방지막의 제1 부분(50a)은 제1 더미 게이트 전극(114)의 상면 상에 형성된 부분이고, 프리 식각 방지막의 제2 부분(50b)은 제1 리세스된 층간 절연막(182)의 상면 상에 형성된 부분일 수 있다.
기판(100)의 상면을 기준으로, 프리 식각 방지막의 제1 부분(50a)의 상면은 프리 식각 방지막의 제2 부분(50b)의 상면보다 더 높을 수 있다. 또한, 도 16을 이용하여 설명하겠지만, 기판(100)의 상면을 기준으로, 프리 식각 방지막의 제2 부분(50b)의 상면은 제1 더미 게이트 전극(114)의 상면보다 더 높을 수 있다.
또한, 프리 식각 방지막(50)은 하부 프리 식각 방지막(52)과 상부 프리 식각 방지막(54)을 포함할 수 있다. 하부 프리 식각 방지막(52)은 돌출된 제1 더미 게이트 전극(114)의 상면 및 제1 리세스된 층간 절연막(182)의 상면을 따라서 컨포말하게 형성될 수 있다. 상부 프리 식각 방지막(54)은 하부 프리 식각 방지막(52) 상에, 하부 프리 식각 방지막(52)의 상면을 따라서 형성될 수 있다.
예를 들어, 하부 프리 식각 방지막(52)을 형성하는 공정과 상부 프리 식각 방지막(54)을 형성하는 공정은 서로 다를 수 있다. 예를 들어, 하부 프리 식각 방지막(52)은 원자층 증착법을 이용하여 형성될 수 있다. 상부 프리 식각 방지막(54)은 화학적 기상 증착법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
다시 말하면, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 프리 식각 방지막(50)은 하부 프리 식각 방지막(52)과 상부 프리 식각 방지막(54)을 서로 다른 증착 방법으로 형성할 수 있지만, 동일한 증착 방법을 이용하여 형성할 수 있음은 물론이다.
도 5를 참고하면, 제2 평탄화 공정(15)을 이용하여, 제1 더미 게이트 전극(114)의 상면 상의 프리 식각 방지막(50)을 제거할 수 있다. 이를 통해, 제1 더미 게이트 전극(114)의 상면을 노출시키는 식각 방지막(55)이 제1 리세스된 층간 절연막(182) 상에 형성될 수 있다.
구체적으로, 식각 방지막(55)은 제1 리세스된 층간 절연막(182)의 상면 상에 형성될 수 있다. 즉, 식각 방지막(55)은 도 2의 제1 층간 절연막(180)이 리세스된 부분을 채우도록 형성될 수 있다.
다시 말하면, 프리 식각 방지막의 제1 부분(50a)를 제거하여, 제1 리세스된 층간 절연막(182) 상에 식각 방지막(55)을 형성할 수 있다. 프리 식각 방지막의 제1 부분(50a)는 제2 평탄화 공정(15)을 이용하여 제거될 수 있다
따라서, 식각 방지막(55)이 형성되었을 때, 식각 방지막(55)의 상면과 제1 더미 게이트 전극(114)의 상면은 동일 평면 상에 놓일 수 있다.
예를 들어, 제2 평탄화 공정(15)은 CMP(Chemical Mechanical Polishing) 공정일 수 있다. 제2 평탄화 공정(15)은 실리콘을 만나면 연마 공정이 실질적으로 정지되는 슬러리를 사용할 수 있다. 다시 말하면, 제2 평탄화 공정은 제1 더미 게이트 전극(114)을 만나면 연마 공정이 실질적으로 정지되는 슬러리를 이용할 수 있다. 여기에서, "연마 공정이 정지된다"는 것은 제1 더미 게이트 전극(114)의 상면이 노출된 후, 제1 더미 게이트 전극(114)은 실질적으로 더 이상 연마 공정이 진행되지 않는다는 것을 의미한다.
예를 들어, 프리 식각 방지막(50)이 실리콘 질화물을 포함할 경우, 제2 평탄화 공정(15)에 사용되는 슬러리는 실리콘 스톱(Si-stop) 실리콘 질화물 슬러리일 수 있다.
덧붙여, 식각 방지막(55)을 형성하기 위한 제2 평탄화 공정(15)을 진행할 때, 프리 식각 방지막(50)의 상면 상에 형성된 막은 없을 수 있다. 즉, 프리 식각 방지막(50)의 상면이 노출된 상태에서, 제2 평탄화 공정(15)을 진행함으로써, 제1 리세스된 층간 절연막(182)의 상면 상에 식각 방지막(55)이 형성될 수 있다. 프리 식각 방지막의 제2 부분(50b)이 노출된 상태에서, 제2 평탄화 공정(15)을 진행함으로써, 프리 식각 방지막의 제1 부분(50a)는 제거될 수 있다.
도 6을 참고하면, 식각 방지막(55)을 마스크로 이용하여, 제1 더미 게이트 전극(114) 및 제1 더미 게이트 절연막(112)을 제거할 수 있다. 제1 더미 게이트 전극(114) 및 제1 더미 게이트 절연막(112)은 제2 식각 공정(25)에 의해 제거될 수 있다.
제1 더미 게이트 전극(114) 및 제1 더미 게이트 절연막(112)이 제거됨으로써, 기판(100)의 상면을 노출시키는 제1 트렌치(130t)가 형성될 수 있다.
제2 식각 공정(25)은 예를 들어, 건식 식각 공정, 습식 식각 공정 및 이들의 조합으로 제거될 수 있다.
예를 들어, 제1 더미 게이트 전극(114)은 에치백 공정을 통해 제거될 수 있다. 또는, 제1 더미 게이트 전극(114)은 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 제1 더미 게이트 전극(114)을 실질적으로 제거할 수 있다. 수산화물 소스는 수산화 암모늄 또는 테트라아킬 수산화 암모늄, 예를 들어, 테트라메틸 수산화 암모늄(TMAH)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7을 참고하면, 제1 트렌치(130t)의 바닥면에 제1 계면막(122)을 형성할 수 있다.
제1 계면막(122)은 실리콘 산화막을 포함할 수 있다. 제1 계면막(122)은 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있다.
이어서, 식각 방지막(55)의 상면과, 제1 트렌치(130t)의 측벽 및 바닥면을 따라 제1 절연막(120p) 및 제1 하부 전극막(130p)를 순차적으로 형성할 수 있다. 제1 절연막(120p)은 제1 트렌치(130t)의 바닥면에 형성된 제1 계면막(122) 상에 형성될 수 있다.
제1 하부 전극막(130p) 상에, 제1 트렌치(130t)를 채우고, 식각 방지막(55)의 상면을 덮는 제1 상부 전극막(135p)을 형성할 수 있다.
제1 절연막(120p)은 고유전율 유전막을 포함할 수 있다. 고유전율 유전막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제1 하부 전극막(130p)은 예를 들어, n형 일함수 조절막, 또는 p형 일함수 조절막 및 n형 일함수 조절막의 적층막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
p형 일함수 조절막은 예를 들어, TiN, WN, TaN, Ru 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. n형 일함수 조절막은 예를 들어, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, Mn, Zr 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 상부 전극막(135p)은 예를 들어, 텅스텐(W), 알루미늄(Al), 코발트(Co) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 8을 참고하면, 제1 절연막(120p)과, 제1 하부 전극막(130p)과, 제1 상부 전극막(135p)을 평탄화하여, 식각 방지막(55)을 노출시킬 수 있다.
좀 더 구체적으로, 식각 방지막(55)의 상면이 노출될 때까지, 제1 절연막(120p)과, 제1 하부 전극막(130p)과, 제1 상부 전극막(135p)을 평탄화할 수 있다.
이를 통해, 제1 트렌치(130t) 내에, 제1 고유전율 절연막(121)과, 제1 하부 게이트 전극(131)과, 제1 상부 게이트 전극(136)이 형성될 수 있다.
제1 하부 게이트 전극(131) 및 제1 상부 게이트 전극(136)은 리플레이스먼트(replacement) 금속 게이트 전극일 수 있다.
여기까지의 공정을 통해, 제1 트렌치(130t) 내에 제1 하부 게이트 전극(131) 및 제1 상부 게이트 전극(136)을 형성하고, 도 12의 제2 층간 절연막(185)를 형성함으로써, 트랜지스터의 게이트 단자부분을 형성할 수 있음은 물론이다.
하지만, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, SAC(Self Align Contact)을 형성하기 위해 추가되는 공정을 더 설명하도록 한다.
도 9를 참고하면, 제1 고유전율 절연막(121)과, 제1 하부 게이트 전극(131)과, 제1 상부 게이트 전극(136)의 일부를 제거하여, 리세스(130r)를 형성할 수 있다. 리세스(130r)는 제3 식각 공정(27)을 이용하여 형성될 수 있다. 제3 식각 공정(27)을 통해, 제1 고유전율 절연막(121)과, 제1 하부 게이트 전극(131)과, 제1 상부 게이트 전극(136)의 일부가 제거될 수 있다.
리세스(130r)의 바닥면은 제1 리세스된 고유전율 절연막(123)과, 제1 리세스된 하부 게이트 전극(132)과, 제1 리세스된 상부 게이트 전극(137)을 포함할 수 있다. 리세스(130r)의 측벽은 제1 게이트 스페이서(116)를 포함할 수 있다.
도 9에서, 기판(100)의 상면으로부터 리세스(130r)의 바닥면까지의 높이는 제1 높이(h1)이고, 기판(100)의 상면으로부터 제1 리세스된 층간 절연막(182)의 상면까지의 높이는 제2 높이(h2)일 수 있다. 이 때, 제2 높이(h2)는 제1 높이(h1)보다 높을 수 있다.
즉, 제1 리세스된 층간 절연막(182)의 상면이 리세스(130r)의 바닥면보다 기판(100)의 상면으로부터 더 멀리 떨어져 있을 수 있다.
다시 말하면, 제1 리세스된 층간 절연막(182)의 상면은 리세스(130r)의 바닥면보다 위로 더 돌출되어 있을 수 있다.
이를 통해, 제1 트렌치(130t) 내에, 제1 계면막(122)과 제1 리세스된 고유전율 절연막(123)을 포함하는 제1 게이트 절연막(120)이 형성되고, 제1 리세스된 하부 게이트 전극(132)과 제1 리세스된 상부 게이트 전극(137)을 포함하는 제1 게이트 전극(130)이 형성될 수 있다.
도 10을 참고하면, 리세스(130r)을 채우고, 식각 방지막(55)의 상면을 덮는 제1 캡핑막(142)을 형성할 수 있다.
제1 캡핑막(142)은 예를 들어, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 11을 참고하면, 식각 방지막(55)의 상면 상에 형성된 제1 캡핑막(142)과, 식각 방지막(55)을 제거하여, 제1 리세스된 층간 절연막(182)의 상면을 노출시킬 수 있다.
제1 캡핑막(142)과, 식각 방지막(55)은 예를 들어, 평탄화 공정을 통해 제거될 수 있지만, 이에 제한되는 것은 아니다.
이를 통해, 제1 트렌치(130t)를 채우는 제1 캡핑 패턴(140)이 형성될 수 있다. 좀 더 구체적으로, 제1 캡핑 패턴(140)은 제1 트렌치(130t)의 일부를 채울 수 있다.
제1 캡핑 패턴(140)은 제1 트렌치(130t)의 일부를 채우는 제1 게이트 절연막(120)과 제1 게이트 전극(130) 상에 형성될 수 있다. 제1 캡핑 패턴(140)은 제1 게이트 절연막(120)과 제1 게이트 전극(130)이 형성되고 남은 나머지 부분을 채울 수 있다.
도 12를 참고하면, 제1 캡핑 패턴(140)과, 제1 리세스된 층간 절연막(182)을 덮는 제2 층간 절연막(185)을 형성한다.
제2 층간 절연막(185)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 리플레이스먼트 금속 게이트 전극인 제1 게이트 전극(130)에 인접하는 자기 정렬 컨택(Self Align Contact)(150)을 형성할 수 있다. 자기 정렬 컨택(150)은 제2 층간 절연막(185)과 제1 리세스된 층간 절연막(182)을 관통하여 형성될 수 있다.
자기 정렬 컨택(150)은 예를 들어, 텅스텐(W), 알루미늄(Al), 코발트(Co) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 13 내지 도 19를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 설명의 편의상, 도 1 내지 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13을 참고하면, 기판(100) 상의 제1 영역(I)에 복수의 제2 더미 게이트 구조체(210)를 형성하고, 기판(100) 상의 제2 영역(II)에 복수의 제3 더미 게이트 구조체(310)를 형성할 수 있다.
제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 또한, 제1 영역(I)과 제2 영역(II)은 모두 PMOS가 형성되는 영역이거나, NMOS가 형성되는 영역일 수 있다. 게다가, 제1 영역(I)과 제2 영역(II) 중 일 영역은 PMOS가 형성되는 영역이고, 다른 영역은 NMOS가 형성되는 영역일 수 있다.
각각의 제2 더미 게이트 구조체(210)는 제2 더미 게이트 절연막(212)과, 제2 더미 게이트 전극(214)과, 제2 게이트 스페이서(216)와, 제2 게이트 하드 마스크(218) 등을 포함할 수 있다. 제2 더미 게이트 절연막(212)과, 제2 더미 게이트 전극(214)과, 제2 게이트 하드 마스크(218)은 기판(100) 상의 제1 영역(I)에 순차적으로 형성될 수 있다.
각각의 제3 더미 게이트 구조체(310)는 제3 더미 게이트 절연막(312)과, 제3 더미 게이트 전극(314)과, 제3 게이트 스페이서(316)와, 제3 게이트 하드 마스크(318) 등을 포함할 수 있다. 제3 더미 게이트 절연막(312)과, 제3 더미 게이트 전극(314)과, 제3 게이트 하드 마스크(318)은 기판(100) 상의 제2 영역(II)에 순차적으로 형성될 수 있다.
제2 더미 게이트 구조체(210) 및 제3 더미 게이트 구조체(310)에 대한 설명은 도 1의 제1 더미 게이트 구조체(110)에 대한 설명과 실질적으로 동일하므로, 생략한다.
도 13에서, 인접하는 제2 더미 게이트 구조체(210)들 사이의 거리는 제1 거리(L1)이고, 인접하는 제3 더미 게이트 구조체(310)들 사이의 거리는 제2 거리(L2)일 수 있다. 인접하는 제2 더미 게이트 구조체(210)들 사이의 제2 거리(L1)는 인접하는 제2 게이트 스페이서(216)의 외측벽 사이의 거리로 정의한다.
본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에서, 인접하는 제2 더미 게이트 구조체(210)들 사이의 제1 거리(L1)는 인접하는 제3 더미 게이트 구조체(310)들 사이의 제2 거리(L2)보다 작을 수 있다.
도 14를 참고하면, 제2 더미 게이트 구조체(210)들과 제3 더미 게이트 구조체(310)들을 덮는 제1 층간 절연막(180)을 기판(100) 상에 형성한다.
이어서, 제1 평탄화 공정(10)을 이용하여, 제1 층간 절연막(180)을 평탄화한다. 이를 통해, 제2 더미 게이트 전극(214)의 상면 및 제3 더미 게이트 전극(314)의 상면이 노출되도록 한다.
기판(100) 상에, 제2 더미 게이트 전극(214) 및 제3 더미 게이트 전극(314)을 감싸고, 제2 더미 게이트 전극(214)의 상면 및 제3 더미 게이트 전극(314)의 상면을 노출시키는 제1 층간 절연막(180)이 형성될 수 있다.
또한, 제1 층간 절연막(180)의 상면과, 제2 더미 게이트 전극(214)의 상면과 제3 더미 게이트 전극(314)의 상면은 동일 평면 상에 놓일 수 있다.
도 15를 참고하면, 제1 식각 공정(20)을 이용하여, 제1 층간 절연막(180)의 일부를 리세스하여, 제1 리세스된 층간 절연막(182)을 형성한다.
제1 리세스된 층간 절연막(182)의 상면보다 위로 제2 더미 게이트 전극(214)의 일부 및 제3 더미 게이트 전극(314)의 일부가 돌출될 수 있다.
제2 더미 게이트 전극(214)의 일부 및 제3 더미 게이트 전극(314)의 일부가 돌출되면서, 제2 게이트 스페이서(216)의 일부 및 제3 게이트 스페이서(316)의 일부도 제1 리세스된 층간 절연막(182)의 상면보다 위로 돌출될 수 있다.
도 16을 참고하면, 제1 리세스된 층간 절연막(182)의 상면 상에 프리 식각 방지막(50)을 형성한다. 또한, 프리 식각 방지막(50)은 제1 리세스된 층간 절연막(182)의 상면보다 위로 돌출된 제2 더미 게이트 전극(214)의 상면 및 제3 더미 게이트 전극(314)의 상면 상에도 형성된다.
프리 식각 방지막(50)은 돌출된 제2 더미 게이트 전극(214)과, 제3 더미 게이트 전극(314)과, 제1 리세스된 층간 절연막(182)의 상면을 따라서 형성될 수 있다.
프리 식각 방지막(50)은 제2 더미 게이트 전극(214) 및 제3 더미 게이트 전극(314)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
도 16에서, 기판(100)의 제2 영역(II)에서, 기판(100)의 상면으로부터 프리 식각 방지막(50)의 상면의 최하부까지의 높이(h4)는 기판(100)의 상면으로부터 제3 더미 게이트 전극(314)의 상면까지의 높이(h3)보다 높을 수 있다. 기판(100)의 상면을 기준으로, 프리 식각 방지막(50)의 상면의 최하부까지의 높이(h4)가 제3 더미 게이트 전극(314)의 상면까지의 높이(h3)보다 높기 때문에, 이후에 진행되는 제2 평탄화 공정에서 식각 방지막(55)의 상면과 제3 더미 게이트 전극(314)의 상면이 동일 평면 상에 놓일 수 있다.
또한, 도 16에서, 기판(100)의 제1 영역(I)에서, 기판(100)의 상면으로부터 프리 식각 방지막(50)의 상면의 최하부까지의 높이(h4＋h5)는, 기판(100)의 제2 영역(II)에서, 기판(100)의 상면으로부터 프리 식각 방지막(50)의 상면의 최하부까지의 높이(h4)보다 높을 수 있다. 제1 영역(I)에서 인접하는 제2 게이트 스페이서(216) 사이의 거리가 제2 영역(II)에서 인접하는 제3 게이트 스페이서(316) 사이의 거리보다 좁기 때문에, 이와 같은 높이 차이가 발생할 수 있다.
도 17을 참고하면, 제2 평탄화 공정(15)을 이용하여, 제2 더미 게이트 전극(214)의 상면 및 제3 더미 게이트 전극(314)의 상면 상의 프리 식각 방지막(50)을 제거할 수 있다.
제2 더미 게이트 전극(214)의 상면 및 제3 더미 게이트 전극(314)의 상면을 노출시키는 식각 방지막(55)이 제1 리세스된 층간 절연막(182) 상에 형성될 수 있다.
이를 통해, 식각 방지막(55)이 형성되었을 때, 식각 방지막(55)의 상면과, 제2 더미 게이트 전극(214)의 상면과, 제3 더미 게이트 전극(314)의 상면은 동일 평면 상에 놓일 수 있다. 즉, 제1 영역(I) 상의 식각 방지막(55)의 상면과, 제2 영역(II) 상의 식각 방지막(55)의 상면은 동일 평면 상에 놓일 수 있다.
덧붙여, 식각 방지막(55)을 형성하기 위한 제2 평탄화 공정(15)을 진행할 때, 프리 식각 방지막(50)의 상면 상에 형성된 막은 없을 수 있다. 즉, 프리 식각 방지막(50)의 상면이 노출된 상태에서, 제2 평탄화 공정(15)을 진행함으로써, 제1 리세스된 층간 절연막(182)의 상면 상에 식각 방지막(55)이 형성될 수 있다.
도 18을 참고하면, 식각 방지막(55)을 마스크로 이용하여 제2 식각 공정(25)을 진행하여, 제2 더미 게이트 전극(214), 제3 더미 게이트 전극(314), 제2 더미 게이트 절연막(212) 및 제3 더미 게이트 절연막(312)을 제거할 수 있다.
이를 통해, 기판(100)의 제1 영역(I)에 기판(100)의 상면을 노출시키는 제2 트렌치(230t)를 형성하고, 기판(100)의 제2 영역(II)에 기판(100)의 상면을 노출시키는 제3 트렌치(330t)를 형성할 수 있다.
도 19를 참고하면, 제1 영역(I)에 제2 계면막(222)과 제2 리세스된 고유전율 절연막(223)을 포함하는 제2 게이트 절연막(220)을 형성한다.
제2 게이트 절연막(220) 상에, 제2 리세스된 하부 게이트 전극(232)과 제2 리세스된 상부 게이트 전극(237)을 포함하는 제2 게이트 전극(230)를 형성한다. 제2 게이트 전극(230)은 제2 트렌치(230t)의 적어도 일부를 채울 수 있다. 제2 게이트 전극(230)은 리플레이스먼트 금속 게이트 전극일 수 있다.
제2 게이트 절연막(220) 및 제2 게이트 전극(230) 상에, 제2 트렌치(230t)를 채우는 제2 캡핑 패턴(240)을 형성한다.
마찬가지로, 제2 영역(II)에 제3 계면막(322)과 제3 리세스된 고유전율 절연막(323)을 포함하는 제3 게이트 절연막(320)을 형성한다.
제3 게이트 절연막(320) 상에, 제3 리세스된 하부 게이트 전극(332)과 제3 리세스된 상부 게이트 전극(337)을 포함하는 제3 게이트 전극(330)를 형성한다. 제3 게이트 전극(330)은 제3 트렌치(330t)의 적어도 일부를 채울 수 있다. 제3 게이트 전극(330)은 리플레이스먼트 금속 게이트 전극일 수 있다.
제3 게이트 절연막(320) 및 제3 게이트 전극(330) 상에, 제3 트렌치(330t)를 채우는 제3 캡핑 패턴(340)을 형성한다.
제2 게이트 절연막(220)과, 제3 게이트 절연막(320)과, 제2 게이트 전극(230)과, 제3 게이트 전극(330)과, 제2 캡핑 패턴(240)과 제3 캡핑 패턴(340)을 형성하는 것에 대한 설명은 도 7 내지 11을 통해 설명한 것과 실질적으로 동일하므로, 생략한다.
이어서, 도 1 내지 도 19을 이용하여 제조한 반도체 장치를 이용하는 전자 시스템의 예를 설명한다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 이용하여 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21 및 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 이용하여 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 21은 태블릿 PC이고, 도 22는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 15: 평탄화 공정 55: 식각 방지막
110, 210, 310: 더미 게이트 구조체 114, 214, 314: 더미 게이트 전극
120, 220, 320: 게이트 절연막 130, 230, 330: 게이트 전극
130t, 230t, 330t: 트렌치 140, 240, 340: 캡핑 패턴
180, 182, 185: 층간 절연막

Claims (10)

  1. 기판 상에, 더미 실리콘 게이트를 감싸고, 상기 더미 실리콘 게이트의 상면을 노출시키는 층간 절연막을 형성하고,
    상기 층간 절연막의 일부를 리세스하여, 리세스된 상기 층간 절연막의 상면 위로 상기 더미 실리콘 게이트의 일부를 돌출시키고,
    상기 리세스된 층간 절연막 상에 식각 방지막을 형성하되, 상기 식각 방지막의 상면은 상기 더미 실리콘 게이트의 상면과 동일 평면 상에 놓이고,
    상기 식각 방지막을 마스크로 이용하여, 상기 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 식각 방지막을 형성하는 것은
    상기 노출된 더미 실리콘 게이트의 상면 상에 형성되는 제1 부분과, 상기 리세스된 층간 절연막의 상면 상에 형성되는 제2 부분을 포함하는 프리 식각 방지막을 형성하고,
    상기 프리 식각 방지막의 제2 부분이 노출된 상태에서, 상기 프리 식각 방지막의 제1 부분을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 프리 식각 방지막의 제1 부분은 CMP 공정을 이용하여 제거하는 반도체 장치 제조 방법.
  4. 제1 항에 있어서,
    상기 식각 방지막을 형성하는 것은 상기 더미 실리콘 게이트의 상면을 노출시키는 것을 포함하는 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 층간 절연막을 형성하는 것은 상기 층간 절연막의 상면과 상기 더미 실리콘 게이트의 상면이 동일 평면 상에 놓이는 것을 포함하는 반도체 장치 제조 방법.
  6. 제1 항에 있어서,
    상기 식각 방지막은 상기 층간 절연막 및 상기 더미 실리콘 게이트에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 식각 방지막의 상면과, 상기 트렌치의 측면 및 바닥면을 따라 하부 전극막을 형성하고,
    상기 하부 전극막 상에, 상기 트렌치를 채우고, 상기 층간 절연막의 상면을 덮는 상부 전극막을 형성하고,
    상기 하부 전극막 및 상기 상부 전극막을 평탄화하여, 상기 식각 방지막을 노출시키는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 식각 방지막을 노출시킨 후, 상기 트렌치 내의 상기 하부 전극막 및 상기 상부 전극막의 일부를 제거하여, 리세스를 형성하고,
    상기 리세스를 채우고, 상기 식각 방지막의 상면을 덮는 캡핑막을 형성하고,
    상기 식각 방지막 상의 상기 캡핑막을 제거하여, 상기 트렌치 내에 캡핑 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  9. 기판 상에, 순차적으로 적층된 더미 실리콘 게이트와 게이트 하드 마스크를 덮는 층간 절연막을 형성하고,
    상기 더미 실리콘 게이트 상의 층간 절연막과 상기 게이트 하드 마스크를 제거하여, 상기 더미 실리콘 게이트를 노출시키고,
    상기 게이트 하드 마스크를 제거한 후, 상기 층간 절연막의 일부를 리세스하여, 리세스된 상기 층간 절연막의 상면 위로 상기 더미 실리콘 게이트의 일부를 돌출시키고,
    상기 리세스된 층간 절연막의 상면 및 돌출된 상기 더미 실리콘 게이트 상에, 프리 식각 방지막을 형성하고,
    CMP 공정을 이용하여, 상기 더미 실리콘 게이트의 상면 상의 상기 프리 식각 방지막을 제거하여, 상기 더미 실리콘 게이트를 노출시키는 식각 방지막을 상기 리세스된 층간 절연막 상에 형성하고,
    상기 식각 방지막을 형성한 후, 노출된 상기 더미 실리콘 게이트를 제거하여, 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제9 항에 있어서,
    상기 CMP 공정은 상기 더미 실리콘 게이트를 만나면 연마 공정이 정지되는 슬러리를 이용하는 반도체 장치 제조 방법.
KR1020140138276A 2014-10-14 2014-10-14 반도체 장치 제조 방법 KR102197402B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140138276A KR102197402B1 (ko) 2014-10-14 2014-10-14 반도체 장치 제조 방법
US14/815,225 US9590073B2 (en) 2014-10-14 2015-07-31 Methods of fabricating semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140138276A KR102197402B1 (ko) 2014-10-14 2014-10-14 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20160043727A true KR20160043727A (ko) 2016-04-22
KR102197402B1 KR102197402B1 (ko) 2020-12-31

Family

ID=55656027

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140138276A KR102197402B1 (ko) 2014-10-14 2014-10-14 반도체 장치 제조 방법

Country Status (2)

Country Link
US (1) US9590073B2 (ko)
KR (1) KR102197402B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722076B2 (en) * 2015-08-29 2017-08-01 Taiwan Semiconductor Manufacturning Co., Ltd. Method for manufacturing semiconductor device with contamination improvement
KR102474431B1 (ko) * 2015-12-08 2022-12-06 삼성전자주식회사 반도체 소자의 제조방법
US10134872B2 (en) 2015-12-28 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10109627B2 (en) * 2016-03-08 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Enlarging spacer thickness by forming a dielectric layer over a recessed interlayer dielectric
US9997360B2 (en) 2016-09-21 2018-06-12 Qualcomm Incorporated Method for mitigating layout effect in FINFET
CN108321090B (zh) * 2017-01-18 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102401181B1 (ko) 2017-10-11 2022-05-24 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US10644156B2 (en) * 2018-03-12 2020-05-05 Globalfoundries Inc. Methods, apparatus, and system for reducing gate cut gouging and/or gate height loss in semiconductor devices
US10777679B2 (en) 2019-01-23 2020-09-15 International Business Machines Corporation Removal of work function metal wing to improve device yield in vertical FETs
CN111696864B (zh) * 2019-03-12 2023-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20200403081A1 (en) * 2019-06-19 2020-12-24 Seung Hoon Sung Recessed gate oxide on the sidewall of gate trench
US11469313B2 (en) * 2020-01-16 2022-10-11 Ipower Semiconductor Self-aligned trench MOSFET and IGBT structures and methods of fabrication
US11257711B1 (en) 2020-09-17 2022-02-22 United Microelectronics Corp. Fabricating method of transistors without dishing occurred during CMP process

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812106B1 (en) * 2003-01-14 2004-11-02 Advanced Micro Devices, Inc. Reduced dopant deactivation of source/drain extensions using laser thermal annealing
KR20090014782A (ko) * 2007-08-07 2009-02-11 삼성전자주식회사 이에스디 구조를 갖는 반도체 소자의 제조방법
KR20120036185A (ko) * 2010-10-07 2012-04-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20130106622A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557600B1 (ko) 2001-06-29 2006-03-10 주식회사 하이닉스반도체 나이트라이드 cmp용 슬러리
KR100444301B1 (ko) 2001-12-29 2004-08-16 주식회사 하이닉스반도체 질화막 ｃｍｐ를 이용한 다마신 금속 게이트 형성 방법
US6764884B1 (en) 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
KR100646775B1 (ko) 2004-01-14 2006-11-17 학교법인 한양학원 Ｃｍｐ용 슬러리 및 그의 제조방법
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100641933B1 (ko) 2004-10-06 2006-11-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100614800B1 (ko) 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
DE102010003451B4 (de) 2010-03-30 2013-12-24 Globalfoundries Dresden Module One Llc & Co. Kg Austauschgateverfahren für Metallgatestapel mit großem ε durch Vermeiden eines Polierprozesses zum Freilegen des Platzhaltermaterials
US8354313B2 (en) 2010-04-30 2013-01-15 International Business Machines Corporation Method to optimize work function in complementary metal oxide semiconductor (CMOS) structures
KR101798379B1 (ko) 2010-10-05 2017-11-16 삼성전자주식회사 게이트 라스트 공정에서의 게이트 형성방법 및 그 방법에 의해 형성된 게이트 영역
CN102569050B (zh) 2010-12-29 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
KR101797961B1 (ko) 2011-06-09 2017-11-16 삼성전자주식회사 반도체 장치의 제조 방법
US8748302B2 (en) * 2012-02-21 2014-06-10 Globalfoundries Inc. Replacement gate approach for high-k metal gate stacks by using a multi-layer contact level
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812106B1 (en) * 2003-01-14 2004-11-02 Advanced Micro Devices, Inc. Reduced dopant deactivation of source/drain extensions using laser thermal annealing
KR20090014782A (ko) * 2007-08-07 2009-02-11 삼성전자주식회사 이에스디 구조를 갖는 반도체 소자의 제조방법
KR20120036185A (ko) * 2010-10-07 2012-04-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20130106622A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20160104788A1 (en) 2016-04-14
KR102197402B1 (ko) 2020-12-31
US9590073B2 (en) 2017-03-07

Similar Documents

Publication Publication Date Title
US10192973B2 (en) Methods of forming semiconductor devices including trench walls having multiple slopes
KR102197402B1 (ko) 반도체 장치 제조 방법
US9911851B2 (en) Integrated circuit devices having air-gap spacers above gate electrodes
US9859398B2 (en) Methods for fabricating semiconductor devices having fin-shaped patterns by selectively removing oxidized portions of the fin-shaped patterns
KR102342079B1 (ko) 반도체 장치 제조 방법
US9305921B2 (en) Semiconductor device
KR101967614B1 (ko) 반도체 소자 제조 방법
KR102286112B1 (ko) 반도체 장치 및 이의 제조 방법
US9059090B2 (en) Semiconductor device and method for fabricating the same
KR102127644B1 (ko) 반도체 소자의 제조 방법
US10056375B2 (en) Semiconductor device and method for fabricating the same
KR101996244B1 (ko) 반도체 소자 제조 방법
US20160172357A1 (en) Semiconductor device and method of fabricating the same
KR20140145419A (ko) 반도체 소자 제조 방법
KR20160054830A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right