KR20230093333A - 국부화된 금속 실리사이드를 포함한 랩-어라운드 컨택 - Google Patents

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KR20230093333A
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KR
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liner
field effect
gate
region
drain regions
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Application number
KR1020237018317A
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English (en)
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에릭 밀러
줄리앙 프루지에르
얀 미그넛
앤드류 엠. 그린
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인터내셔널 비지네스 머신즈 코포레이션
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Abstract

별개의 랩-어라운드 컨택 구조들을 형성하는 데 사용되는 등각 증착된 금속 라이너가 게이트 구조 쌍들 사이와 게이트 구조들의 상단들 아래에 국부화된다. 활성 영역들 사이의 금속 라이너의 부분들은 제거하면서 기판의 활성 영역들 위의 트랜지스터들은 보호하기 위해 블록 마스크 패터닝이 사용된다. 활성 영역들 내의 금속 라이너의 추가 부분들을 선별적으로 제거하기 위해 챔퍼링 기술이 사용된다. 등각 증착된 금속 라이너를 사용하여 소스/드레인 영역들 상의 형성된 금속 실리사이드 라이너들은 유전체층의 증착 및 패터닝 및 후속 금속화 이후 소스/드레인 컨택 금속에 전기적으로 연결된다.

Description

국부화된 금속 실리사이드를 포함한 랩-어라운드 컨택
[0001] 본 발명은 일반적으로 전기, 전자 및 컴퓨터 기술에 관한 것으로, 보다 구체적으로는, 랩-어라운드 컨택(wrap-around contacts)을 포함하는 전계 효과 트랜지스터(FET) 및 그 제조에 관한 것이다.
[0002] 다양한 집적 회로 구성요소들(various integrated circuit component)의 치수가 줄어들면서, 전계 효과 트랜지스터(FET)와 같은 트랜지스터의 성능과 전력 소비가 크게 향상되었다. 이러한 향상은 내부에 사용된 구성요소들의 치수 감소에 주로 기인할 수 있으며, 이는 일반적으로 감소된 커패시턴스, 저항의 감소 및 트랜지스터로부터 처리량 전류 증가로 변환된다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 고밀도 집적 회로에 사용하기에 매우 적합하다. MOSFET 및 기타 디바이스의 크기가 감소함에 따라 디바이스의 소스/드레인 영역, 채널 영역 및 게이트 전극의 크기도 감소한다.
[0003] FinFET, 나노시트 및 기타 FET를 타이트 피치 애플리케이션(tight pitch applications)에 사용할 수 있도록 개발 중이다. 나노시트 FET들은 다중 채널층들을 포함하며, 각 채널층은 전기 전도성 게이트 재료층과 게이트 유전체층을 포함하는 게이트 스택에 의해 분리된다. 게이트 스택들은 채널층들의 모든 면을 둘러싸서 GAA(게이트-올-어라운드) 구조를 형성한다. 나노시트 채널층들의 말단들 상의 있는 에피택셜 영역들이 나노시트 FET들의 소스/드레인 영역들을 형성한다. 스페이서는 나노시트 트랜지스터들의 소스/드레인 영역들로부터 게이트들을 전기적으로 절연하기 위해 스페이서들을 사용한다. 핀형 전계 효과 트랜지스터(FinFET)는 기판들 위로 확장되는 핀(fin)형 구조들을 포함하는 3차원 비평면 구성들을 가지고 있다. 기판들은 SOI(절연 기판상의 반도체) 기판들 또는 벌크 반도체 기판들을 포함할 수 있다. 실리콘 핀(fin)들이 측벽 이미지 전사(SIT)와 같은 알려진 기술을 통해 기판들 상의 일부 FinFET들에 형성된다. SOI 기판들을 포함하는 FinFET 구조들이 부분적으로 포토리소그래피에 이어 산화물 또는 그의 다른 절연층들까지 결정질 실리콘층들을 선별적으로 에칭함으로써 형성될 수 있다. 활성 핀 높이는 SOI 기판을 사용할 때 SOI 두께로 설정된다. 벌크 FinFET들에서, 활성 핀 높이는 일반적으로 산화물 두께와 에칭된 핀 높이에 의해 설정된다.
[0004] 전체 기생 저항에 대한 MOL(Middle-of-Line) 컨택 저항의 기여도는 첨단 CMOS 디바이스들에서 적극적인 치수 축소로 인해 증가하고 있다. 실리사이드/소스-드레인 인터페이스 저항은 총 외부 기생 저항의 주요 원인이 될 수 있다. 전체 소스-드레인 표면을 감싸서 실리사이드 컨택 길이를 늘리면 전체 컨택 저항을 줄일 수 있다. 확산 저항을 줄이기 위한 WAC(랩-어라운드 컨택)로서 소스-드레인 에피택시의 트렌치 실리사이드(TS) 라이너 커버리지는 첨단 반도체 디바이스의 설계에 중요할 수 있다.　화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하는 등각 금속화 공정들이 금속 컨택들을 형성하기 위해 사용되어왔다.
[0005] 본 발명의 일 양태에 따라서, 반도체 랩-어라운드 컨택들을 포함한 반도체 구조를 형성하는 방법이 제공된다. 본 방법은 모놀리식 구조 상의 금속 라이너를 등각 증착하는 단계―상기 모놀리식 구조는 제1 및 제2 활성 영역들; 및 게이트 구조들 및 에피택셜 소스/드레인 영역들을 포함하는 상기 제1 및 제2 활성 영역들 상의 전계 효과 트랜지스터들을 포함함―;를 포함한다. 금속 실리사이드 라이너가 금속 라이너로부터 에피택셜 소스/드레인 영역들 상의 형성되고 이 영역들 주위를 감싼다. 본 방법은 상기 제1 및 제2 활성 영역들을 패터닝된 블록 마스크로 보호하는 단계, 상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 상기 패터닝된 블록 마스크에 의해 노출된 영역으로부터 상기 금속 라이너를 선별적으로 제거하는 단계, 및 상기 패터닝된 블록 마스크를 제거하는 단계를 더 포함한다. 상기 모놀리식 구조 상의 보호 마스크를 형성하며, 이로써 상기 에피택셜 소스/드레인 영역들이 전체가 상기 보호 마스크의 상단 표면 아래에 있게 하고 상기 제1 및 제2 활성 영역들 위의 상기 금속 라이너 부분들이 노출되게 한다. 상기 제1 및 제2 활성 영역들 위의 상기 금속 라이너의 노출된 부분들이 선별적으로 제거되고 이후 상기 보호 마스크가 제거된다.
[0006] 랩-어라운드 컨택들을 포함하는 반도체 구조를 형성하는 추가 방법은 제1 및 제2 활성 영역들; 게이트 구조들, 상기 게이트 구조들 위에 게이트 캡들, 상기 게이트 구조들의 측벽들 상의 게이트 측벽 스페이서들, 및 상기 게이트 구조 쌍들 사이에 에피택셜 소스/드레인 영역들을 포함하는 상기 제1 및 제2 활성 영역들 상의 전계 효과 트랜지스터들; 및 상기 에피택셜 소스/드레인 영역들 상의 그 둘레를 감싸는 제1 라이너 부분들 및 상기 제1 및 제2 활성 영역들 사이로 상기 게이트 캡들과 게이트 측벽 스페이서들 위로 연장되는 금속 라이너를 포함하는 인접 라이너;를 포함하는 모놀리식 구조를 획득하는 단계를 포함한다. 상기 제1 및 제2 활성 영역들은 패터닝된 블록 마스크로 보호된다. 상기 제1 활성 영역과 제2 활성 영역 사이에서 상기 패터닝된 블록 마스크에 의해 노출된 영역에서 상기 금속 라이너를 선별적으로 제거한 후 상기 패터닝된 블록 마스크를 제거한다. 상기 모놀리식 구조 상의 보호 마스크를 형성하며, 이로써 상기 게이트 측벽 스페이서들의 상단 부분들 및 상기 게이트 캡들이 상기 보호 마스크의 상단 표면 위로 연장되게 하고 상기 에피택셜 소스/드레인 영역들이 상기 보호 마스크의 상기 상단 표면 아래에 있게 한다. 상기 금속 라이너를 상기 게이트 측벽 스페이서들의 상단 부분들과 상기 게이트 캡들로부터 선별적으로 제거하고 상기 보호 마스크를 제거한다.
[0007] 본 발명의 추가 양태에서, 제1 활성 영역 및 제2 활성 영역, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 있는 얕은 트렌치 소자 격리 영역, 및 상기 제1 활성 영역 상의 복수의 게이트 구조들을 포함하는 반도체 기판을 포함하는 반도체 구조가 제공된다. 상기 제1 활성 영역 상의 제1 전계 효과 트랜지스터는 상기 제1 활성 영역 상의 상기 게이트 구조들 중 하나, 채널 영역, 및 상기 채널 영역의 양측에 있는 한 쌍의 에피택셜 소스/드레인 영역들을 포함하고, 각각의 에피택셜 소스/드레인 영역은 상기 제1 활성 영역 상의 한 쌍의 상기 게이트 구조들 사이에 위치한다. 각각의 에피택셜 소스/드레인 영역에 랩-어라운드 금속 실리사이드 라이너가 인접한다. 상기 반도체 기판 및 상기 제1 전계 효과 트랜지스터 위로 유전체층이 연장된다. 상기 반도체 구조는 각각의 금속 실리사이드 라이너와 각각 인접한 금속 라이너 부분들을 더 포함하고, 각각의 금속 라이너 부분은 상기 제1 활성 영역 상의 한 쌍의 상기 게이트 구조들 사이에 위치하고 상기 소스/드레인 영역들 위로 연장되는 수직 연장 부분; 및 상기 제1 전계 효과 트랜지스터의 상기 소스/드레인 영역들 아래에 있고 상기 얕은 트렌치 소자 격리 영역과 상기 유전체층 사이에 위치하는 수평 연장 부분을 포함한다. 각 금속 라이너 부분의 상기 수평 연장 부분은 상기 제1 전계 효과 트랜지스터의 상기 소스/드레인 영역들 중 하나를 넘어 측면으로 연장된다.
[0008] 추가 양태에 따른 반도체 구조는 제1 활성 영역 및 제2 활성 영역을 포함하는 반도체 기판; 상기 반도체 기판을 가로질러 연장되는 복수의 병렬 게이트 구조들; 상기 제1 활성 영역 상의 제1 전계 효과 트랜지스터―상기 제1 전계 효과 트랜지스터는 상기 게이트 구조들 중 하나, 채널 영역, 및 상기 채널 영역의 양측에 있는 제1 쌍의 에피택셜 소스/드레인 영역들을 포함함―;를 포함한다. 각각의 에피택셜 소스/드레인 영역은 제1 쌍의 상기 게이트 구조들 사이에 위치한다. 상기 반도체 구조는 상기 제2 활성 영역 상의 제2 전계 효과 트랜지스터를 더 포함하고, 여기서 상기 제2 전계 효과 트랜지스터는 상기 게이트 구조들 중 하나, 채널 영역, 및 상기 채널 영역의 양측에 있는 제2 쌍의 에피택셜 소스/드레인 영역들을 포함하고, 각각의 에피택셜 소스/드레인 영역은 제2 쌍의 상기 게이트 구조들 사이에 위치한다. 유전체 라이너가 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터를 감싼다. 금속 실리사이드 층이 상기 제1 및 제2 전계 효과 트랜지스터들의 상기 소스/드레인 영역들 각각의 둘레를 감싼다. 등각 금속 라이너가 각각의 금속 실리사이드 라이너로부터 연장되고 그와 인접한다. 각각의 등각 금속층은 한 쌍의 상기 게이트 구조들 사이에 한정되고 상기 소스/드레인 영역들 중 하나 위로 수직 연장되는 수직 연장 부분을 포함하고, 상기 한 쌍의 게이트 구조들은 각각의 등각 금속 라이너의 상기 수직 연장 부분 위로 수직 연장된다. 소스/드레인 컨택 금속이 상기 유전체층을 관통하여 수직 연장되고 상기 금속 실리사이드 라이너와 접촉한다.
[0009] 본원에 개시된 기술들 및 구조들은 실질적으로 유익한 기술적 효과를 제공할 수 있다. 제한 없이 단지 예로서, 하나 이상의 실시예는 다음 이점들 중 하나 이상을 제공할 수 있다: 강력하고 간단한 통합을 갖춘 별개의 랩-어라운드 컨택들; 극자외선 리소그래피(EUVL) 수준의 수 감소; 및 역 톤 패터닝과 관련된 가능한 문제들을 우회.
[0010] 이들 및 다른 특징들과 이점들은 첨부 도면과 관련하여 읽혀지는 그에 대한 예시적인 실시예들의 다음 상세한 설명으로부터 명백해질 것이다.
[0011] 다음 도면들은 제한 없이 예로서만 제공되며, 유사한 참조 번호(사용된 경우)는 여러 도면들 전체에서 해당 요소들을 나타낸다.
[0012] 도 1은 모놀리식 반도체 구조의 선택된 요소들을 도시하는 개략적인 평면도이다.
[0013] 도 1a는 상기 모놀리식 반도체 구조의 추가 요소들을 도시하는 도 1의 X선을 따라 취한 개략적인 단면도이다.
[0014] 도 1b는 상기 모놀리식 반도체 구조의 추가 요소들을 도시하는 도 1의 Y선을 따라 취한 개략적인 단면도이다.
[0015] 도 2a는 선별적인 산화물 에칭 후의 도 1a에 도시된 구조의 개략적인 단면도이다.
[0016] 도 2b는 선별적인 산화물 에칭 후의 도 1b에 도시된 구조의 개략적인 단면도이다.
[0017] 도 3a는 컨택 에칭 정지층(CESL)의 제거 후의 도 2a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0018] 도 3b는 컨택 에칭 정지층(CESL)의 제거 후의 도 2b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0019] 도 4a는 소스/드레인 영역 주위에 실리사이드 라이너를 형성한 후 도 3a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0020] 도 4b는 금속 라이너의 증착 후의 도 3b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0021] 도 5a는 블록 마스크의 증착 및 패터닝 후의 도 4a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0022] 도 5b는 블록 마스크의 증착 및 패터닝 후의 도 4b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0023] 도 6a는 활성 영역들에 있는 금속 라이너의 선별적 제거 후의 도 5a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0024] 도 6b는 활성 영역들에 있는 금속 라이너의 선별적 제거 후의 도 5b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0025] 도 7a는 패터닝된 블록 마스크의 제거 후의 도 6a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0026] 도 7b는 패터닝된 블록 마스크의 제거 후의 도 6b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0027] 도 8a는 유기 평탄화 층(OPL)의 증착 및 부분 에치백 후의 도 7a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0028] 도 8b는 유기 평탄화 층(OPL)의 증착 및 부분 에치백 후의 도 7b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0029] 도 9a는 게이트들 상의 금속 라이너의 선별적 챔퍼링 후의 도 8a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0030] 도 9b는 게이트들 상의 금속 라이너의 선별적 챔퍼링 후의 도 8b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0031] 도 10a는 OPL의 제거 후의 도 9a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0032] 도 10b는 OPL의 제거 후의 도 9b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0033] 도 11a는 층간 유전체(ILD) 층의 증착 및 평탄화 후의 도 10a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0034] 도 11b는 ILD 층의 증착 및 평탄화 후의 도 10b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0035] 도 12a는 ILD 층 내에 컨택 트렌치 형성 후의 도 11a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0036] 도 12b는 ILD 층 내에 컨택 트렌치 형성 후의 도 11b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0037] 도 13a는 컨택 금속화 후의 도 12a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0038] 도 13b는 컨택 금속화 후의 도 12b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0039] 도 14a는 평탄화 후의 도 13a에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0040] 도 14b는 평탄화 후의 도 13b에 도시된 바와 같은 구조의 개략적인 단면도이다.
[0041] 도면들의 구성요소는 단순함과 명료함을 위해 예시된 것임을 이해해야 한다. 상업적으로 실현 가능한 실시예에서 유용하거나 필요할 수 있는 공통적이지만 잘 이해되는 구성요소들은 도시된 실시예들이 덜 방해받고 보일 수 있도록 하기 위해 표시되지 않을 수 있다.
[0042] 본 발명의 원리들을 예시적인 실시예들의 맥락에서 본원에 설명할 것이다. 그러나, 본원에서 예시적으로 도시되고 설명된 특정 실시예들 및/또는 방법들은 한정적이 아니라 예시적인 것으로 간주되어야 함을 이해해야 한다. 더욱이, 청구범위의 범위 내에서 도시된 실시예들에 대해 다양한 수정이 이루어질 수 있음이 본원의 가르침을 통해 당업자에게 명백해질 것이다. 즉, 본원에 도시되고 설명된 실시예들에 대한 어떠한 제한도 의도되거나 유추되어서는 안 된다.
[0043] 랩-어라운드 컨택(WAC)들을 형성하기 위해 채용될 수 있는 예시적인 단계들의 시퀀스가 도면들에 도시되어 있다. 개시된 방법 및 결과적으로 생성된 구조는 GAA 나노시트 구조에 관한 것이지만, 본 발명의 원리들은 FinFET과 같은 다른 FET 구조에도 적용될 수 있다.
[0044] 도 1, 1a 및 1b에 도시된 바와 같은 예시적인 모놀리식 구조(20)가 GAA 나노시트 아키텍처들이 제공되는 제조 공정 동안 얻어질 수 있다. 이러한 아키텍처들 및 유사한 아키텍처들을 제조하기 위한 다양한 기술이 해당 기술분야에 알려져 있으며 새로운 기술이 계속해서 개발되고 있다. 예시적인 구조(20)는 pFET들 및 nFET들을 포함하며, 이들 각각은 (도 1b의 단면에 도시된) 교번하는 반도체 채널층들(21)의 스택을 포함한다. 반도체 채널층들(21)은 예를 들어 실리콘 나노시트들일 수 있다. 이 나노시트들은 반도체-온-절연체 기판(semiconductor-on-insulator substrate) 상의 또는 벌크 실리콘 기판과 같은 벌크 반도체 기판(bulk semiconductor substrate) 상의 형성될 수 있다. 기판(24) 내에 형성된 STI(얕은 트렌치 소자 격리) 영역들(26)은 기판 상의 형성될 수 있는 인접 트랜지스터들 또는 다른 디바이스들을 포함하는 활성 영역들의 전기적 절연을 제공한다. 예시적인 실시예에서, 기판(24)의 활성 영역들(24A)은 단결정 실리콘 핀들을 포함하지만, 결정질 구조 내에 불순물이 존재할 수 있다. 단결정 실리콘 웨이퍼는 상업적으로 입수 가능하며 다이아몬드 입방체 격자 구조가 특징이다. 본 기술분야에 알려진 바와 같이, 기판의 밀러 지수는 실리콘의 결정면(crystal plane of silicon)이 주요 결정축들과 교차하는 지점의 역수로부터 결정된다. 본원에 기술된 예시적인 실시예들은 기판 재료로서 도핑되거나 도핑되지 않은(100) 실리콘을 포함하는 구조들에 관한 것이다.
[0045] 하나 이상의 예시적인 실시예에서, 반도체 채널층들(21)은 각각 4 내지 10나노미터(4 내지 10nm) 범위의 두께를 갖는다. 반도체 층 스택 내의 반도체 (채널) 층의 수는 제조될 나노시트 트랜지스터의 원하는 용도 및 기능에 따라 변할 수 있다. 채널층들(21)은 불순물을 포함할 가능성이 있는 단결정 실리콘층들을 필수적으로 포함하여 구성될 수 있고, 일부 실시예에서 6 내지 20나노미터(6 내지 20nm) 이격된다. 각각의 반도체 채널층(21)의 폭은 일부 실시예에서 약 20 내지 50나노미터(20 내지 50nm)이지만, 이 범위는 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다.
[0046] 구조(20)의 제조는 도 1 및 도 1b에 개략적으로 도시된 바와 같이 게이트-올-어라운드 구조들(게이트 스택들)(28)을 형성하는 금속 게이트 및 게이트 유전체 재료들에 의해 채널층들(21) 사이의 (도시되지 않은) 희생 실리콘 게르마늄층들을 대체하는 것을 포함할 수 있다. 실리콘 및 실리콘 게르마늄층들은 원하는 수의 실리콘 (채널) 층을 갖는 수직 스택을 얻기 위해 교대로 에피택셜 성장될 수 있다. 용어 “에피택셜하게 성장 및/또는 증착” 및 “에피택셜하게 성장한 및/또는 증착된”은 반도체 재료의 증착 표면 상의서 반도체 재료의 성장을 의미하고, 여기서 성장하는 반도체 재료는 증착 표면의 반도체 재료와 동일한 결정질 특성을 갖는다. 에피택셜 증착 공정에서, 증착 원자가 표면을 돌아다니고 증착 표면 원자의 결정 배열에 스스로 배향하기에 충분한 에너지로 반도체 기판의 증착 표면에 도달하도록, 소스 기체들에 의해 제공되는 화학 반응물들이 제어되고 시스템 매개변수들이 설정된다. 따라서, 에피택셜 반도체 재료는 그것이 형성되는 증착 표면과 동일한 결정질 특성을 갖는다.
[0047] 게이트 구조들(28)은 6 내지 20나노미터(6 내지 20nm) 범위의 두께를 가질 수 있다. 채널층들 및 게이트 구조들의 치수 범위는 제한하는 것이 아니라 예시적인 것으로 간주되어야 한다. 게이트 유전체층은 희생 실리콘 게르마늄층들을 대체하는 게이트 스택들(28)의 일부들을 형성한다. 게이트 스택들은 실리콘 나노시트 채널층들(21)에 인접하고 BDI(하단 유전체 격리)층(36) 및/또는 STI 영역(26)까지 아래로 확장된다. 게이트 유전체층에 적합한 재료의 비제한적인 예는 산화물, 질화물, 산질화물, 실리케이트(예를 들어, 금속 실리케이트), 알루미네이트, 티타네이트, 질화물, 또는 이들의 임의의 조합을 포함한다. 고유전율(high-k) 게이트 유전체 재료들(7.0보다 큰 유전 상수를 가짐)의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 란타넘 산화물, 란타넘 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 지르코늄 실리콘 산화질화물, 탄탈럼 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물 , 알루미늄 산화물, 납 스칸듐 탄탈럼 산화물, 및 납 아연 니오베이트 등과 같은 금속 산화물들을 포함하나 이에 한정되지는 않는다. 고유전율(high-k) 재료는 예를 들어, 란타넘 및 알루미늄과 같은 도펀트들을 더 포함할 수 있다.
[0048] 게이트 유전체층은 적합한 증착 공정, 예를 들어, 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자층 증착(ALD), 증발, 물리 기상 증착(PVD), 화학 용액 증착 또는 기타 유사한 공정에 의해 형성될 수 있다. 게이트 유전체 재료의 두께는 증착 공정 및 사용되는 고유전율(high-k) 유전체 재료의 조성 및 개수에 따라 달라질 수 있다. 예시적인 일 실시예에서, 2.5nm의 두께를 갖는 고유전율 유전체층이 사용된다. 일부 실시예에서, 게이트 유전체층은 다중층들을 포함한다.
[0049] 소스/드레인 영역들(32P, 32N)이 실리콘(채널)층들(21)의 노출된 에지들 상의 에피택셜하게 성장되고 병합될 수 있다. 소스/드레인 영역들은 BDI(하단 유전체 격리)층(36)에 의해 기판(24)으로부터 전기적으로 절연된다. 소스/드레인 영역들(32) 내의 도펀트들은 본 기술분야에 알려진 바와 같이 적절한 전구체들을 사용하여 인시추(in situ) 혼입될 수 있다. “인시추(in-situ)”는 도핑된 층을 형성하는 공정 단계, 예를 들어, 에피택셜 증착 동안에 도핑된 층의 전도성 유형을 지시하는 도펀트가 도입됨을 의미한다. 본원에서 사용되는 용어 “전도성 유형”은 p형 또는 n형인 도펀트 영역을 나타낸다. 본원에서 사용될 때, “p형”은 진성 반도체에 불순물을 첨가하여 원자가 전자(valence electron)들의 결핍을 생성하는 것을 나타낸다. 실리콘 함유 기판에서, p형 도펀트, 즉 불순물의 예는 붕소, 알루미늄, 갈륨 및 인듐을 포함하지만 이에 제한되지는 않는다. 본원에서 사용될 때, “n형”은 진성 반도체에 자유 전자를 제공하는 불순물의 첨가를 의미한다. 실리콘 함유 기판에서, n형 도펀트, 즉 불순물의 예는 안티몬, 비소 및 인을 포함하지만 이에 제한되지는 않는다. 실리콘 및/또는 실리콘 게르마늄 에피택시를 형성에 사용하기에 적합한 예시적인 에피택셜 성장 공정은 급속 열 화학 기상 증착(RTCVD), 저에너지 플라즈마 증착(LEPD), 초고진공 화학 기상 증착(UHVCVD), 대기압 화학 기상 증착(APCVD) 및 분자빔 에피택시(MBE)를 포함한다. nFET 영역(들)은 n형 소스/드레인 영역들을 갖는 트랜지스터들을 포함하는 반면, pFET 영역(들)은 p형 소스/드레인 영역들을 포함한다. BDI층(36)의 사용은 본원에 기술된 바와 같이 nFET 및 pFET 트랜지스터의 제조에 대해 선택적이다.
[0050] 모놀리식 구조(20)는 소스/드레인 에피택시에 후속하여 그 위에 라이너로서 형성되는 컨택 에칭 정지층(CESL)을 더 포함한다. CESL 라이너(37)는 일부 실시예에서 소스-드레인 영역들(32P, 32N) 위에 및 사이에 실리콘 질화물, 실리콘-탄소-붕소-질소(SiCBN)와 같은 저유전율(저-κ) 유전체 재료, 실리콘 산화탄화물(SiOC) 또는 실리콘-탄소-산화질화물(SiCON)의 등각 층을 증착하여 형성된다.
[0051] 그 다음, 층간 유전체(ILD)(38), 예를 들어 실리콘 이산화물(SiO2) 또는 유사한 기능적 특성을 갖는 임의의 다른 재료가 소스-드레인 영역들 및 CESL 라이너(37) 위에 화학 기상 증착(CVD) 또는 임의의 다른 적합한 증착 기술에 의해 형성된다. 구조(20)는 도 1b에 도시된 바와 같이 유전체 게이트 측벽 스페이서들(42) 및 게이트 캡들(44)을 더 포함한다. 이러한 스페이서 및 게이트 캡을 형성하는 기술은 본 기술분야에 알려져 있다. CESL 라이너(37)는 또한 게이트 측벽 스페이서들 및 게이트 캡들 위로 연장된다. 게이트 캡들이 형성되는 게이트 캡 층의 평탄화 및 산화물 충진의 증착 후에, 위에서 논의된 요소들이 도 1a 및 1b에 도시된 바와 같이 ILD 층(38) 내에 매립된다.
[0052] 도 2a 및 2b를 참조하면, ILD 층(38)은 예를 들어 습식 플루오르화수소(HF) 산 에칭 또는 임의의 다른 적절한 에칭을 사용하여 선별적으로 제거된다. 그런 다음, CESL 라이너(37)가 선별적으로 제거되어 도 3a 및 도3b의 단면에 개략적으로 도시된 바와 같은 구조(30)를 얻는다. 하나 이상의 실시예에서 CESL 라이너(37)를 선별적으로 제거하기 위해 습식 인산 에칭 또는 다른 적절한 에칭이 사용될 수 있다.
[0053] 소스/드레인 영역(32P, 32N) 주위를 감싸는 TS 라이너가 CVD를 사용하여 티타늄(Ti) 라이너(46) 또는 다른 적합한 금속 라이너의 등각 증착에 의해 형성될 수 있다. 라이너(46)의 증착 후에 소스/드레인 영역 상의 티타늄 실리사이드 및/또는 티타늄 기반 게르마노-실리사이드 층들을 형성하기 위해 공정의 이 단계에서 또는 이후에 어닐링 단계가 뒤따를 수 있다. 등각 필름은 실질적으로 균일한 두께를 갖는 것으로 이해된다. nFET 및 pFET 영역 모두를 포함하는 일부 예시적인 구조들에서, 어닐링은 nFET 영역 내의 소스/드레인 영역들이 TiS2 층들을 포함하게 하는 반면 티타늄 게르마노-실리사이드(Ti(SiGe)2) 층들이 pFET 내의 소스/드레인 영역 상의 형성되게 한다. 이후에 사용되는 티타늄 실리사이드 및 금속 실리사이드라는 용어는 실리콘 또는 실리콘 게르마늄 상의 형성된 실리사이드를 포함하도록 의도된다. Ti 라이너(46)의 두께는 예를 들어 2 내지 5나노미터(2nm 내지 5nm) 범위일 수 있다. 상기 라이너는 도 4a 및 도 4b에 도시된 바와 같이 STI 영역(26), 게이트 측벽 스페이서들(42) 및 게이트 캡들(44) 위로 더 연장된다. 이에 의해 구조(40)가 얻어진다.
[0054] 유기 평탄화 층(OPL)(48)이 구조(40) 상의 증착되고 패터닝되어 블록 마스크를 형성한다. 본 발명의 일 실시예에 따르면, OPL(48)은 탄소, 수소 및 질소를 포함하는 유기 중합체일 수 있다. OPL 재료의 비제한적인 예는 JSR HM8006, JSR HM8014, AZ UM10M2, Shin Etsu ODL 102 또는 JSR, TOK, Sumitomo 및 Rohm & Haas와 같은 벤더들로부터 상업적으로 이용 가능한 기타 유사한 재료들을 포함한다. OPL(48)은 예를 들어 스핀 코팅에 의해 증착될 수 있으며 과잉 재료는 에치백된다. 도 5a 및 5b에 도시된 바와 같이, OPL의 나머지 부분들은 기판(24)의 활성 영역들(24A) 위로 연장되어 이를 보호하는 블록 마스크를 형성한다. 소스/드레인 영역들(32P, 32N), 소스/드레인 영역들 주위를 감싸는 라이너(46)의 부분들, 및 활성 영역들 상의 게이트 구조들은 패터닝된 OPL 내에 내장되며 따라서 보호된다. 패터닝된 OPL은 도 5a에 도시된 바와 같이 소스/드레인 영역들 너머 위로 및 측면으로 연장되는 한편, pFET 및 nFET 영역들 사이의 티타늄 라이너(46)의 수평 부분을 노출된 상태로 남겨둔다. 활성 영역들 사이에 위치한 STI 영역(26)과 게이트 구조들(28) 위로 연장되는 티타늄 라이너(46)의 부분들은 결과적인 구조(50)에서 OPL 패터닝 후에 노출된다.
[0055] 활성 영역들(24A) 사이의 티타늄 라이너(46)의 노출된 부분들이 선별적으로 제거된다. 티타늄계 재료의 선별적 제거는 예를 들어 황산과 과산화수소의 사용을 결합하는 SPM(과산화황 혼합물)을 이용한 습식 공정으로 수행할 수 있다. 재료 제거 공정(예를 들어, 에칭)과 관련하여 본원에서 사용되는 “선별적(selective)”이라는 용어는 적절한 에천트 선택으로 타겟 재료에 대한 재료 제거 속도(즉, 에칭 속도)가 재료 제거 공정에 노출된 적어도 다른 재료에 대한 제거 속도보다 더 커지고 바람직하게는 훨씬 더 커진다는 것을 나타낸다. 이에 따라 도 6a 및 6b의 단면에 개략적으로 도시된 바와 같은 구조(60)를 얻을 수 있다. 구조(60)로부터 OPL(48)의 제거는 기판(24)의 활성 영역들(24A) 위의 티타늄으로 덮인 소스/드레인 영역들(32P, 32N) 및 다른 구조들을 다시 노출한다. 도 7a 및 7b에 개략적으로 도시된 바와 같은 구조(70)를 얻을 수 있다. 도 7a에 도시된 바와 같이, 이제 금속 라이너(46)는 STI 영역(26) 위로 부분적으로 연장되고 바로 위의 소스/드레인 영역들의 측방향 단부 부분들 너머 측방향으로 연장되는 수평 세그먼트들(46A)을 포함한다.
[0056] 추가적인 유기 평탄화 층(48’)이 증착되고 도 8a 및 8b에 개략적으로 도시된 바와 같은 구조(80)를 얻기 위해 다시 에치백된다. OPL(48’)은 위에서 논의된 OPL(48)과 동일한 재료들을 포함할 수 있지만 반드시 그럴 필요는 없다. 그것은 동일한 방식으로 또는 다른 기술을 사용하여 증착될 수 있다. 도 8a 및 8b에 도시된 바와 같이, OPL(48’)의 두께는 티타늄(실리사이드) 층(48)을 포함하여 소스/드레인 영역들(32P, 32N)이 OPL 내에 매립되어 보호되기에 충분하다. 게이트 구조들(28) 및 게이트 측벽 스페이서들(42)의 부분들은 OPL의 상단 표면 위로 연장된다. 활성 영역들(24A) 위에 형성된 티타늄으로 덮인 게이트 캡들(44)은 전체가 노출된다. 전계 효과 트랜지스터들이 형성되는 웨이퍼를 가로질러 게이트 캡들(44)의 상단 표면들 아래 오목한 OPL(48’)의 충분한 균일성을 제공함으로써, 게이트 캡들(44) 상의 티타늄 층(46)의 부분들은 전체가 노출되는 반면, 에피택셜 소스/드레인 영역들(32P, 32N) 상의 티타늄(또는 실리사이드)은 전혀 노출되지 않는다.
[0057] 선별적 티타늄 챔퍼링은 OPL(48’)의 상단 표면 위의 티타늄 라이너(46)의 노출된 부분들의 제거를 야기한다. 상술한 바와 같이, 티타늄계 재료의 선별적 제거는 예를 들어 SPM(과산화황 혼합물)을 이용한 습식 공정으로 수행할 수 있다. 이에 따라 도 9a 및 9b의 단면에 개략적으로 도시된 바와 같은 구조(90)를 얻을 수 있다. 티타늄 라이너의 나머지 수직 부분들(46B)은 게이트 측벽 스페이서들(42)에 인접하고 게이트 캡들(44) 아래에서 종료된다. 게이트 캡들(44)에 인접한 상단 부분들을 갖는 게이트 구조들(28)은 티타늄 층(46)의 수직 부분들(46B) 위로 연장된다.
[0058] 제2 OPL(48’)이 애싱(ashing) 또는 다른 적절한 공정에 의해 제거되어 도 10a 및 10b에 단면으로 개략적으로 도시된 바와 같은 구조(100)를 얻을 수 있다. 라이너(46)는 이제 복수의 별개의 연속 세그먼트를 포함하고, 각각의 세그먼트는 금속 실리사이드 부분 및 그 실리사이드 부분으로부터 연장되는 금속 부분들을 포함한다. 도 10a에 도시된 바와 같이, 라이너(46)의 티타늄 실리사이드 부분들은 소스/드레인 영역들(32P, 32N) 주위를 감싼다. 라이너(46)의 측면으로 연장되는 금속(비실리사이드) 부분들(46A)은 하단 유전체 격리층(36) 아래 서브-핀(sub-fin) 영역들로부터 그리고 STI 영역(26)의 부분들 위로 수평으로 제한된 거리만큼 연장된다. 전술한 바와 같이, 라이너(46) 세그먼트들의 측방향 연장 부분들(46A)은 관련 전계 효과 트랜지스터들의 소스/드레인 영역들(32P, 32N)을 넘어 측방향으로 더 연장된다. 티타늄 라이너(46) 세그먼트들의 수직 부분들(46B)은 도 10b에 도시된 바와 같이 게이트 구조들(28)의 쌍들 사이에 국부화된다. 각각의 수직 부분(46B)은 게이트 측벽 스페이서들(42)에 인접한 한 쌍의 금속 세그먼트들을 포함한다. 수직 부분들(46B)은 게이트 구조들(28) 및 게이트 캡들(44)의 상단 표면들 아래에 전체가 위치된다.
[0059] 층간 유전체(ILD) 층(52)이 구조(90) 상의 증착되고 평탄화된다. ILD 층은 예를 들어, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 무선 주파수 CVD(RFCVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 분자빔 증착(MBD), 펄스 레이저 증착(PLD), 및/또는 액체 소스 미스트 화학 증착(LSMCD), 스핀온 코팅, 스퍼터링 및/또는 도금을 포함한, 그러나 반드시 이에 제한되지는 않는, 증착 기술을 사용하여 증착될 수 있다. ILD 층(52)은 예를 들어 다공성 실리케이트, 탄소 도핑된 산화물, 실리콘 이산화물, 실리콘 산화질화물, 탄소 도핑된 실리콘 산화물(SiCOH) 및 이들의 다공성 변이체, 실세스퀴옥산, 실록산, 또는 예를 들어 약 2 내지 약 4 범위의 유전 상수를 갖는 다른 유전체 재료와 같은 저유전율(저-κ) 재료(예를 들어, 약 4.0 미만의 k)를 포함할 수 있으나 이에 제한되지는 않는다.
[0060] 층간 유전체(ILD) 층(52)은 구조(90) 상의 등각 증착되어 기판(24) 위의 nFET들 및 pFET들을 포함하는 요소들 사이의 공간들을 채운다. 층간 유전체층은 예를 들어 하나의 예시적인 실시예에서 ALD 실리콘 이산화물과 같은 등각 산화물을 포함할 수 있다. 유동성 ILD 재료들이 하나 이상의 실시예에서 사용될 수 있다. 실질적으로 탄소가 없는 실리콘 산화물(SiO2) 재료가 예를 들어 FCVD를 사용하여 증착될 수 있다. 유동성 화학 기상 증착(FCVD)은 트렌치와 같은 기하학적 구조 내로 자유롭게 흐르는 액체와 같은 필름을 제공하여 상향식, 공극 및 이음새가 없는 채우기를 제공한다. ILD 층(52)과 게이트 측벽 스페이서들(42), 게이트 캡들(44)과 금속 실리사이드 사이에 에칭 선별성이 제공되어야 하지만, 다른 유전체 재료들이 일부 실시예에서 대안적으로 이용될 수 있다. ILD 층(52)은 400℃ 미만에서 UV 광 보조 경화를 포함하는 다양한 알려진 경화 기술들을 사용하여 선택적으로 경화될 수 있다. 그런 후 생성된 구조는 화학적 기계적 평탄화(CMP)를 거친다. 이에 의해 도 11a 및 11b에 개략적으로 도시된 바와 같은 구조(110)를 얻을 수 있으며, 여기서 금속 라이너(46)의 수평 부분들(46A)은 ILD 층(52)과 STI 영역(26) 사이에 국부화된다.
[0061] 트렌치 개구부들이 예를 들어 알려진 다마신 기술들을 사용하여 ILD 층(52)에 통상적으로 형성된다. 포토리소그래피 및 에칭 단계가 ILD 층 증착에 이어진다. 구체적으로, 포토레지스트(도시되지 않음)가 ILD 층 위에 도포된다. 포토레지스트는 코팅 또는 스핀-온(spin-on) 기술을 포함하지만 이에 제한되지 않는 임의의 적합한 기술에 의해 도포될 수 있다. 포토레지스트 위에 트렌치 개구부들 및/또는 형성될 컨택 홀들을 정의하는 형상들로 패터닝된 마스크(도시되지 않음)가 제공되고, 마스크 패턴은 포토레지스트의 덮이지 않은 영역들에 리세스들을 생성하는 포토리소그래피 공정을 사용하여 포토레지스트로 전사된다. 패터닝된 포토레지스트는 후속적으로 트렌치들 및 컨택 홀들을 형성하기 위해 일반적으로 사용되는 종래의 에칭을 통해 ILD 유전체층에서 리세스들의 동일한 패턴을 생성하는 데 사용된다. 이러한 트렌치들 및 컨택 홀들을 형성하기 위해 건식 에칭(예를 들어, 반응성 이온 에칭)이 사용될 수 있다. 이 에칭은 ILD 층(52)의 일 부분을 선별적으로 제거한다. 트렌치 개구들(54)의 형성 후에, 포토레지스트는 ILD 층으로부터 애싱(ashing) 또는 다른 적절한 공정에 의해 박리될 수 있다. 도 12a 및 12b에 개략적으로 도시된 바와 같은 결과적으로 생성된 구조(120)는 습식 세정을 거칠 수 있다.
[0062] 레지스트가 박리된 후, 트렌치 (비아) 개구부들이 세정된 다음, 예를 들어 얇은 PVD(예를 들어, 스퍼터링된) 티타늄(Ti) 층(도시되지 않음)으로 라이닝된다. Ti 필름은 접착층 역할을 하며 또한 계면 산화물을 감소시켜 하부 도체들에 대한 컨택 저항을 감소시킨다. 티타늄 질화물(TiN)(도시되지 않음)이 이후 스퍼터링 또는 CVD에 의해 증착된다. 컨택 금속층(56), 예를 들어, 텅스텐(W) 또는 코발트(Co)가 상기 구조에 등각 증착되어, ILD 층(52)에 형성된 트렌치들(54)을 채우고 금속 라이너(46)로부터 소스/드레인 영역들(32N, 32P) 상의 형성된 금속 실리사이드 및/또는 금속 게르마노-실리사이드 층들과 직접 접촉한다. 라이너의 수직 연장 부분들(46B)도 13b에 도시된 바와 같이 금속 컨택층(56)과 접촉한다. 일부 실시예에서, 컨택 금속층은 실란과 함께 육플루오르화 텅스텐 소스를 사용하여 증착되는 텅스텐(W)층이다. 예를 들어 텅스텐 층을 증착하는 데 300 내지 400℃ 사이에서 수행되고 육플루오르화 텅스텐 전구체 화학적 성질을 사용하는 화학 기상 증착이 사용될 수 있다. 예를 들어, 컨택 재료는 대안적으로 탄탈럼(Ta), 알루미늄(Al), 백금(Pt), 금(Au), 티타늄(Ti), 팔라듐(Pd) 또는 이들의 임의의 조합을 포함할 수 있다. 이 컨택 재료, 예를 들어, CVD, PECVD, PVD, 도금, 열 또는 전자빔 증발, 또는 스퍼터링에 의해 증착될 수 있다. 전술한 바와 같이 트렌치 실리사이드 금속화 후에 도 13a 및 13b에 개략적으로 도시된 바와 같은 구조(130)를 얻을 수 있다.
[0063] CMP와 같은 평탄화 공정을 수행하여 이 구조의 상단 표면에서 전기 전도성 재료(과도한 것)를 제거한다. 또한 CMP를 사용하여 ILD 층(52)의 두께가 감소되어 도 14a 및 14b에 개략적으로 도시된 바와 같은 구조(140)를 얻을 수 있다. 도 14a에 도시된 바와 같이, 금속 실리사이드가 소스/드레인 영역들(32P, 32N) 주위를 감싼다. 도 14b에 도시된 바와 같이, 소스/드레인 영역들 주위의 금속 실리사이드 및 소스/드레인 영역들 위로 연장되는 라이너(46)의 연속 부분들(46B)은 게이트 구조들(28) 사이에 국부화된다. 라이너(46)의 모든 나머지 부분은 게이트 구조들(28)의 상단 표면들 아래에 위치된다. GAA(게이트-올-어라운드) 아키텍처, 랩-어라운드 소스/드레인 컨택들 및 국부화된 금속/실리사이드를 포함하는 반도체 구조(140)가 제공될 수 있다. 더욱이, 이러한 구조를 제조하기 위한 블록 마스크 패터닝과 챔퍼링의 조합은 역 톤 패터닝(inverse tone patterning)의 필요성을 제거한다.
[0064] 위에서 논의된 바와 같은 도면들은 예시적인 구조들의 제조에서 예시적인 처리 단계들을 묘사한다. 전체 제조 방법들 및 그에 의해 형성된 구조들은 완전히 신규하지만, 그 방법을 구현하는 데 필요한 특정 개별 처리 단계들은 기존의 반도체 제조 기술들 및 기존의 반도체 제조 공구 일습을 활용할 수 있다. 이러한 기술들 및 공구 일습은 본원에서 가르치는 관련 기술분야의 통상의 지식을 가진 자에게는 이미 친숙할 것이다. 반도체 디바이스들을 제조하는 데 사용되는 처리 단계들 및 공구 일습 중 하나 이상은 또한 예를 들어 본원에 참조로 포함되는 문헌[James D. Plummer et al., Silicon VLSI Technology: Fundamentals, Practice, and Modeling 1 st Edition, Prentice Hall, 2001]을 포함한 다수의 이미 이용 가능한 간행물들에 기술되어 있다. 일부 개별 처리 단계가 본원에 기재되어 있지만, 그러한 단계들은 단지 예시적인 것이며, 본 기술분야의 기술자는 적용할 수 있는 몇 가지 동등하게 적합한 대안에 익숙할 수 있음을 강조한다.
[0065] 첨부된 도면들에 도시된 다양한 층들 및/또는 영역들은 축척에 맞게 그려지지 않을 수 있음을 이해해야 한다. 또한, 이러한 집적 회로 디바이스들 또는 다른 층들에 일반적으로 사용되는 유형의 하나 이상의 반도체 층은 설명의 편의를 위해 주어진 도면에 명시적으로 도시되지 않을 수 있다. 이것은 명시적으로 표시되지 않은 반도체 층(들) 또는 다른 층(들)이 실제 집적 회로 디바이스에서 생략되었음을 의미하지 않는다.
[0066] 지금까지 논의한 바를 고려할 때, 일반적으로 말하면, 랩-어라운드 컨택들을 포함하는 반도체 구조를 형성하는 예시적인 방법은 제1 및 제2 활성 영역들(24A) 및 그 제1 및 제2 활성 영역들 상의 전계 효과 트랜지스터(FET)들을 포함하는 모놀리식 구조 상의 금속 라이너를 등각 증착하는 단계를 포함한다는 것을 이해할 것이다. 도 3a 및 3b는 나노시트 FET들을 포함하는 예시적인 모놀리식 구조(30)를 도시한다. FET들은 게이트 구조들(28) 및 에피택셜 소스/드레인 영역들(32P 및/또는 32N)을 포함한다. 금속 실리사이드 라이너가 금속 라이너로부터 에피택셜 소스/드레인 영역들 상의 형성되고 소스/드레인 영역들 주위를 감싼다. 제1 및 제2 활성 영역들은 도 5a 및 5b에 개략적으로 도시된 바와 같이 패터닝된 블록 마스크(48)로 보호된다. 금속 라이너는 제1 활성 영역과 제2 활성 영역 사이에서 패터닝된 블록 마스크에 의해 노출된 영역에서 선별적으로 제거된다. 패터닝된 블록 마스크(48)의 제거 이후에 도 7a 및 7b에 도시된 바와 같은 구조(70)가 얻어진다. 도 8a 및 8b에 개략적으로 도시된 바와 같이, 보호 마스크(48’)가 모놀리식 구조 상의 형성된다. 보호 마스크는 전체가 보호 마스크의 상단 표면 아래에 있는 에피택셜 소스/드레인 영역들을 보호한다. 제1 및 제2 활성 영역들 위의 금속 라이너(46)의 부분들이 노출된다. 활성 영역들 위의 금속 라이너(46)의 노출된 부분들이 제거된 후 보호 마스크(48’)가 제거된다. 이에 따라 도 10a 및 10b에 도시된 바와 같은 모놀리식 반도체 구조(100)가 얻어질 수 있으며, 예시적인 방법이 FinFET들과 같은 다른 유형의 FET들 뿐만 아니라 도시된 바와 같은 나노시트 트랜지스터들에 대해 적용될 수 있음을 이해할 수 있다.
[0067] 예시적인 실시예에서, 보호 마스크를 형성하는 단계는 모놀리식 구조 상의 유기 평탄화 층을 증착하는 단계 및 게이트 구조들(28) 및 관련 게이트 측벽 스페이서들(42) 및 게이트 캡들(44)의 상단 부분들을 노출시키기 위해 유기 평탄화 층을 다시 에칭하는 단계를 포함한다. 본 방법은 모놀리식 구조 상의 층간 유전체층(52)을 형성하는 단계, 층간 유전체층을 패터닝하여 도 12a 및 12b에 도시된 바와 같이 에피택셜 소스/드레인 영역들(32P, 32N) 상의 금속 실리사이드 라이너를 노출시키는 단계, 및 층간 유전체층 내에 금속 컨택들(56)을 형성하고 에피택셜 소스/드레인 영역들 상의 금속 실리사이드 라이너와 직접 접촉시키는 단계를 포함할 수 있다. 도 13a 및 13b는 컨택 금속화 이후 예시적은 구조(130)를 도시한다. 하나 이상의 예시적인 실시예에서 모놀리식 구조(30)는 게이트 구조들에 인접한 게이트 캡들(44) 및 게이트 측벽 스페이서들(42)을 더 포함하며, 여기서 게이트 구조들의 상단 부분들 위의 금속 라이너(46)를 선별적으로 제거하는 단계는 게이트 측벽 스페이서들의 부분들 및 게이트 캡들로부터 금속 라이너를 제거하는 단계를 포함한다. 모놀리식 구조는 하나 이상의 실시예에서 얕은 트렌치 소자 격리 영역(26)을 포함하며, 여기서 제1 및 제2 활성 영역들 사이의 영역으로부터 금속 라이너(46)를 선별적으로 제거하는 단계는 얕은 트렌치 소자 격리 영역(26)의 상단 표면으로부터 금속 라이너를 제거하는 단계를 포함한다.
[0068] 하나 이상의 실시예에 따라 제공되는 반도체 구조는 제1 활성 영역(24A) 및 제2 활성 영역(24A) 및 그 제1 활성 영역과 제2 활성 영역 사이에 얕은 트렌치 소자 격리 영역(26)을 포함하는 반도체 기판(24)을 포함한다. 제1 활성 영역 상의 제1 전계 효과 트랜지스터는 제1 활성 영역 상의 게이트 구조(28), 채널 영역(게이트 구조에 인접한 층(21)의 영역), 및 채널 영역의 양측에 한 쌍의 에피택셜 소스/드레인 영역들(32P 또는 32N)을 포함한다. 각각의 에피택셜 소스/드레인 영역은 제1 활성 영역 상의 한 쌍의 게이트 구조들 사이에 위치한다. 랩-어라운드 금속 실리사이드 라이너(등각 금속층(46)의 실리사이드 부분)는 제1 전계 효과 트랜지스터의 각각의 에피택셜 소스/드레인 영역에 인접한다. 유전체층(52)은 반도체 기판 및 제1 전계 효과 트랜지스터 위로 연장된다. 금속 라이너 부분들은 각각의 금속 실리사이드 라이너와 각각 인접한다. 각각의 금속 라이너 부분은 제1 활성 영역 상의 한 쌍의 게이트 구조들(28) 사이에 위치하고 소스/드레인 영역들 위로 연장되는 수직 연장 부분(46B)을 포함한다. 제1 활성 영역 상의 게이트 구조들(28)은 수직 연장 부분(46B) 위로 수직 연장된다. 수평 연장 금속 라이너 부분(46A)은 제1 전계 효과 트랜지스터의 소스/드레인 영역들 아래로 연장되고 얕은 트렌치 소자 격리 영역(26)과 유전체층(52) 사이에 위치한다. 도시된 바와 같이, 예를 들어, 도 14a에서 각각의 금속 라이너 부분의 수평 연장 부분(46A)은 바로 위의 제1 전계 효과 트랜지스터의 소스/드레인 영역들 중 하나를 넘어 측면으로 연장된다.
[0069] 전술한 기술들의 적어도 일부는 집적 회로에서 구현될 수 있다. 집적 회로를 형성할 때, 동일한 다이들이 일반적으로 반도체 웨이퍼의 표면에 반복 패턴으로 제조된다. 각각의 다이는 본원에 기술된 디바이스를 포함하고, 다른 구조들 및/또는 회로들을 포함할 수 있다. 개별 다이들은 웨이퍼에서 절단되거나 네모지게 잘라진 다음 집적 회로로 패키징된다. 본 기술분야의 기술자는 집적 회로를 생산하기 위해 웨이퍼를 네모지게 자르고 및 패키지 다이를 패키징하는 방법을 알 것이다.
[0070] 본 기술분야의 기술자는 상기 논의된 예시적인 구조가 미가공 형태(즉, 패키징되지 않은 다수의 칩을 갖는 단일 웨이퍼)로, 베어 다이들로, 패키징된 형태로 분포되거나, 나노시트 또는 (예시적인 실시예들 중 하나 이상의 따라 형성된 랩-어라운드 컨택들을 갖는) 다른 FET 디바이스들을 갖는 것으로부터 이익을 얻는 중간 제품 또는 최종 제품의 일부로서 통합될 수 있음을 이해할 것이다.
[0071] 반도체 구조를 생성하는 다양한 단계들에서 재료를 제거하기 위해 본 기술분야의 기술자들에 의해 사용되는 수많은 기술이 있다. 본원에서 사용될 때, 이러한 공정들을 일반적으로 “에칭”이라 지칭한다. 예를 들면, 에칭은 습식 에칭, 건식 에칭, 화학적 산화물 제거(COR) 에칭, 및 반응성 이온 에칭(RIE)의 기술들을 포함하며, 이들은 모두 반도체 구조를 형성할 때 선별 재료를 제거하기 위한 알려진 기술이다. Standard Clean 1(SC1)은 강염기, 일반적으로 수산화암모늄 및 과산화수소를 함유한다. SC2는 염산 및 과산화수소와 같은 강산을 함유한다. 에칭의 기술 및 애플리케이션은 본 기술분야의 기술자가 잘 이해하고 있으며, 그러한 공정들에 대한 더 상세한 설명은 본원에 제공되지 않는다.
[0072] 본원에 기술된 실시예들의 예시들은 다양한 실시예들의 일반적인 이해를 제공하기 위한 것이며, 본원에 기술된 회로들 및 기술들을 사용할 수도 있는 장치 및 시스템들의 모든 요소 및 특징에 대한 완전한 설명을 제공하도록 의도된 것은 아니다. 많은 다른 실시예들이 본원의 가르침을 고려할 때 본 기술분야의 기술자에게 명백해질 것이며; 그로부터 본 발명의 범위를 벗어나지 않고 구조적 및 논리적 대체들 및 변경들이 이루어질 수 있도록 다른 실시예들이 이용되고 도출된다. 일부 다른 구현들에서, 예시적인 방법들의 단계들 중 일부는 도면들에 언급된 순서와 다르게 일어날 수도 있음에 또한 주목해야 한다. 예를 들면, 연속으로 도시된 두 개의 단계는 실제로는 사실상 동시에 실행될 수도 있고, 또는 특정 단계들은 때때로 관련된 기능에 따라서는 역순으로 실행될 수도 있다. 도면들은 또한 단지 재현하는 것일 뿐이며 축척에 맞게 그려지지 않는다. 이에 따라, 본 명세서 및 도면들은 제한적인 의미가 아닌 예시적인 것으로 간주되어야 한다.
[0073] 실시예들은 본원에서 개별적으로 및/또는 집합적으로 편의를 위해 그리고 실제로 둘 이상이 표시되는 경우 본 출원의 범위를 임의의 단일 실시예 또는 발명적 개념으로 제한하려는 의도가 없이 단지 “실시예”라는 용어로 언급될 수 있다. 따라서, 본원에서 특정 실시예들이 도시되고 설명되었지만, 동일한 목적을 달성하는 배열이 도시된 특정 실시예(들)을 대체할 수 있음이 이해되어야 한다. 상기 실시예들 및 본원에 구체적으로 설명되지 않은 다른 실시예들의 조합들은 본원의 가르침을 고려할 때 본 기술분야의 기술자에게 명백할 것이다.
[0074] 본원에서 사용된 용어들은 단지 본 발명의 특정 실시예들을 기술할 목적으로 사용된 것이지 한정하려는 의도로 사용된 것은 아니다. 본원에서 사용될 때, 단수 형태는 그 맥락에서 그렇지 않은 것으로 명확히 명시되어 있지 않으면, 복수 형태도 또한 포함할 의도로 기술된 것이다. 또한, “포함한다” 및/또는 “포함하는”이라는 말들은 본 명세서에서 사용될 때, 언급되는 특징들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징들, 단계들, 동작들, 요소들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 추가를 배제하는 것은 아니라는 것을 추가로 이해할 수 있을 것이다. “위(above)”, “아래(below)”, “수직(vertical)”과 같은 용어는 상대적인 높이가 아니라 요소들 또는 구조들의 서로에 대한 상대적 위치를 나타내는 데 사용된다.
[0075] 이하의 청구항들에서, 대응하는 구조들(structures), 재료들(materials), 동작들(acts), 및 임의의 수단 또는 단계 플러스 기능 요소들의 등가물들은 구체적으로 청구되는 다른 청구된 요소들과 함께 그 기능을 수행하기 위한 임의의 구조, 재료, 또는 동작을 포함할 의도가 있다. 다양한 실시예들에 대한 설명과 예시를 설명의 목적으로 제공하였으며, 개시한 형태로 빠짐없이 총 망라하거나 한정하려는 의도가 있는 것은 아니다. 이 기술 분야에서 통상의 지식을 가진 자라면 그 범위에서 벗어나지 않으면서 많은 수정들 및 변형들이 있을 수 있다는 것을 명백히 알 수 있을 것이다. 실시예들은 원리들 및 실제 애플리케이션을 가장 잘 설명하기 위해 그리고 고려되는 구체적인 용도에 적합하게 여러 수정들을 갖는 다양한 실시예들을 이 기술 분야에서 통상의 지식을 가진 자들이 이해할 수 있도록 하기 위해, 선택되고 기술되었다.
[0076] 요약서는 37 C.F.R. § 1.72(b)를 준수하도록 제공한다. 요약서는 청구범위의 범위나 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해를 바탕으로 제출한다. 또한, 전술한 발명을 실시하기 위한 구체적인 내용에서, 본 개시내용을 간소화하기 위한 목적으로 단일한 실시예에서 다양한 특징이 함께 그룹화됨을 알 수 있다. 이 개시내용의 방법은 청구된 실시예들이 각 청구항에서 명시적으로 인용된 것보다 더 많은 특징을 요구한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 첨부된 청구범위가 반영하듯이, 청구된 주제는 단일 실시예의 모든 특징보다 적을 수 있다. 따라서, 이로써 다음 청구범위는 발명을 실시하기 위한 구체적인 내용에 통합되며, 각 청구항은 개별적으로 청구된 주제로서 독립성을 유지한다.
[0077] 본원에 제공된 가르침을 고려해 볼 때, 본 기술 분야에서 통상의 지식을 가진 자는 기술들 및 개시된 실시예들의 다른 구현들 및 애플리케이션들을 고려할 수 있을 것이다. 예시적인 실시예들이 첨부 도면들을 참조하여 본원에 기술되었지만, 본 예시적인 실시예들은 그러한 정확한 실시예들로 제한되지 않으며, 첨부된 청구범위의 범위를 벗어나지 않고 본 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 다른 변경 및 수정이 이루어질 수 있음을 이해해야 한다.

Claims (25)

  1. 반도체 구조(A semiconductor structure)로서, 상기 반도체 구조는:
    제1 활성 영역(a first active region) 및 제2 활성 영역을 포함하는 반도체 기판;
    상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 있는 얕은 트렌치 소자 격리 영역(a shallow trench isolation region);
    상기 제1 활성 영역 상의 복수의 게이트 구조들;
    상기 제1 활성 영역 상의 제1 전계 효과 트랜지스터―상기 제1 전계 효과 트랜지스터는 상기 제1 활성 영역 상의 상기 게이트 구조들 중 하나, 채널 영역, 및 상기 채널 영역의 양측에 있는 한 쌍의 에피택셜 소스/드레인 영역들을 포함하고, 각각의 에피택셜 소스/드레인 영역은 상기 제1 활성 영역 상의 한 쌍의 상기 게이트 구조들 사이에 위치함―;
    상기 제1 전계 효과 트랜지스터의 각각의 에피택셜 소스/드레인 영역에 인접한 랩-어라운드 금속 실리사이드 라이너(a wrap-around metal silicide liner);
    상기 반도체 기판 및 상기 제1 전계 효과 트랜지스터 위로 연장되는 유전체층(a dielectric layer);
    각각의 금속 실리사이드 라이너와, 각각, 인접한 금속 라이너 부분들(metal liner portions)을 포함하고, 각각의 금속 라이너 부분은:
    상기 제1 활성 영역 상의 한 쌍의 상기 게이트 구조들 사이에 위치하고 상기 소스/드레인 영역들 위로 연장되는 수직 연장 부분(a vertically extending portion); 및
    상기 제1 전계 효과 트랜지스터의 상기 소스/드레인 영역들 아래에 있고 상기 얕은 트렌치 소자 격리 영역과 상기 유전체층 사이에 위치하는 수평 연장 부분(a horizontally extending portion)을 포함하며, 각각의 금속 라이너 부분의 상기 수평 연장 부분은 상기 제1 전계 효과 트랜지스터의 상기 소스/드레인 영역들 중 하나를 넘어 측면으로 연장되는(extending laterally),
    반도체 구조.
  2. 제1항에 있어서, 상기 반도체 구조는:
    상기 제2 활성 영역 상의 복수의 게이트 구조들;
    상기 제2 활성 영역 상의 제2 전계 효과 트랜지스터―상기 제2 전계 효과 트랜지스터는 상기 제2 활성 영역 상의 상기 게이트 구조들 중 하나, 채널 영역, 및 상기 채널 영역의 양측에 있는 한 쌍의 에피택셜 소스/드레인 영역들을 포함하고, 각각의 에피택셜 소스/드레인 영역은 한 쌍의 상기 게이트 구조들 사이에 위치하며, 상기 유전체층은 상기 제2 전계 효과 트랜지스터 위로 연장됨―;
    상기 제2 전계 효과 트랜지스터의 각각의 에피택셜 소스/드레인 영역에 인접한 랩-어라운드 금속 실리사이드 라이너;
    상기 제2 전계 효과 트랜지스터의 각각의 금속 실리사이드 라이너와, 각각, 인접한 금속 라이너 부분들을 더 포함하고, 각각의 금속 라이너 부분은:
    상기 제2 활성 영역 상의 한 쌍의 상기 게이트 구조들 사이에 위치하고 상기 제2 전계 효과 트랜지스터의 상기 소스/드레인 영역들 위로 연장되는 수직 연장 부분(a vertically extending portion)―상기 제2 활성 영역 상의 상기 게이트 구조들은 상기 수직 연장 부분 위로 수직 연장됨―; 및
    상기 제2 전계 효과 트랜지스터의 상기 소스/드레인 영역들 아래에 있고 상기 얕은 트렌치 소자 격리 영역과 상기 유전체층 사이에 위치하는 수평 연장 부분(a horizontally extending portion)―각 금속 라이너 부분의 상기 수평 연장 부분은 상기 제2 전계 효과 트랜지스터의 상기 소스/드레인 영역들 중 하나를 넘어 측면으로 연장됨―;을 포함하는,
    반도체 구조.
  3. 제2항에 있어서,상기 반도체 구조는:
    상기 유전체층 내의 복수의 수직 연장 트렌치들; 및
    상기 트렌치들 내에 있고 상기 제1 및 제2 전계 효과 트랜지스터의 상기 에피택셜 소스/드레인 영역들과 인접한 상기 금속 실리사이드 라이너들과 접촉하는 컨택 금속을 더 포함하는,
    반도체 구조.
  4. 제3항에 있어서, 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 나노시트 트랜지스터이고 상기 에피택셜 소스/드레인 영역들은 도핑된 패싯 구조들을 포함하는, 반도체 구조.
  5. 제3항에 있어서, 상기 활성 영역들은 반도체 핀(semiconductor fin)들을 포함하는,
    반도체 구조.
  6. 제5항에 있어서,상기 반도체 구조는 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터 사이에 하단 유전체 격리층을 더 포함하되, 각각의 금속 라이너 부분은 상기 하단 유전체 격리층의 에지 부분 위로 연장되는,
    반도체 구조.
  7. 제1항에 있어서,상기 반도체 구조는 상기 게이트 구조들의 측벽들 상의 게이트 측벽 스페이서들을 더 포함하되, 상기 금속 라이너 부분들의 상기 수직 연장 부분들은 상기 게이트 측벽 스페이서들과 각각 인접하고, 상기 제1 활성 영역 상의 상기 게이트 구조들은 상기 금속 라이너 부분들의 상기 수직 연장 부분들 위로 수직 연장되는,
    반도체 구조.
  8. 제7항에 있어서, 상기 금속 라이너 부분들은 티타늄을 포함하고 상기 제1 전계 효과 트랜지스터는 나노시트 트랜지스터 또는 FinFET 트랜지스터인,
    반도체 구조.
  9. 반도체 구조로서,상기 반도체 구조는:
    제1 활성 영역 및 제2 활성 영역을 포함하는 반도체 기판;
    상기 반도체 기판을 가로질러 연장되는 복수의 병렬 게이트 구조들;
    상기 제1 활성 영역 상의 제1 전계 효과 트랜지스터―상기 제1 전계 효과 트랜지스터는 상기 게이트 구조들 중 하나, 채널 영역, 및 상기 채널 영역의 양측에 있는 제1 쌍의 에피택셜 소스/드레인 영역들을 포함하고, 각각의 에피택셜 소스/드레인 영역은 제1 쌍의 상기 게이트 구조들 사이에 위치함―;
    상기 제2 활성 영역 상의 제2 전계 효과 트랜지스터―상기 제2 전계 효과 트랜지스터는 상기 게이트 구조들 중 하나, 채널 영역, 및 상기 채널 영역의 양측에 있는 제2 쌍의 에피택셜 소스/드레인 영역들을 포함하고, 각각의 에피택셜 소스/드레인 영역은 제2 쌍의 상기 게이트 구조들 사이에 위치함―;
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터를 감싸는 유전체층;
    상기 소스/드레인 영역들의 각각의 둘레를 감싸는 금속 실리사이드 라이너;
    각 금속 실리사이드 라이너와 인접하고 그로부터 연장되는 등각 금속 라이너―각각의 등각 금속 라이너는 상기 게이트 구조들 중 상기 제1 및 제2 쌍들 중 하나 사이에 한정되고 상기 소스/드레인 영역들 중 하나 위로 수직 연장되는 수직 연장 부분을 포함하고, 상기 제1 및 제2 쌍의 게이트 구조들은 각각의 등각 금속 라이너의 상기 수직 연장 부분 위로 수직 연장됨―; 및
    상기 유전체층을 관통하여 수직 연장되고 상기 금속 실리사이드 라이너와 접촉하는 소스/드레인 컨택 금속을; 포함하는,
    반도체 구조.
  10. 제9항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 상기 채널 영역은 복수의 수직 스택된 채널층들을 포함하는,
    반도체 구조.
  11. 제9항에 있어서, 상기 게이트 구조들 각각은 게이트 측벽 스페이서들을 포함하고, 또한 각 등각 금속 라이너의 상기 수직 연장 부분은 한 쌍의 수직 세그먼트들을 포함하고, 각 세그먼트는 상기 게이트 측벽 스페이서들 중 하나와 인접하는,
    반도체 구조.
  12. 제11항에 있어서, 각 등각 금속 라이너는 상기 유전체층 아래로 및 상기 소스/드레인 영역들 중 하나를 넘어 측면으로 연장되는 수평 세그먼트를 포함하는,
    반도체 구조.
  13. 제12항에 있어서,상기 반도체 구조는 상기 유전체층 아래에 그리고 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 측면으로 얕은 트렌치 소자 격리 영역을 더 포함하되, 각 등각 금속 라이너의 상기 수평 세그먼트는 상기 유전체층과 상기 얕은 트렌치 소자 격리 영역 사이에 연장되는,
    반도체 구조.
  14. 랩-어라운드 컨택들(wrap-around contacts)을 포함하는 반도체 구조를 형성하는 방법에 있어서, 상기 방법은:
    모놀리식 구조 상의 금속 라이너를 등각 증착하는 단계(conformally depositing)―상기 모놀리식 구조는: 제1 및 제2 활성 영역들; 및 게이트 구조들 및 에피택셜 소스/드레인 영역들을 포함하는 상기 제1 및 제2 활성 영역들 상의 전계 효과 트랜지스터들을 포함함―;
    상기 금속 라이너로부터 상기 에피택셜 소스/드레인 영역들 상의 그리고 이들 둘레를 감싸는 금속 실리사이드 라이너를 형성하는 단계;
    상기 제1 및 제2 활성 영역들을 패터닝된 블록 마스크로 보호하는 단계;
    상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 상기 패터닝된 블록 마스크에 의해 노출된 영역으로부터 상기 금속 라이너를 선별적으로 제거하는 단계;
    상기 패터닝된 블록 마스크를 제거하는 단계;
    상기 모놀리식 구조 상의 보호 마스크를 형성하는 단계―상기 에피택셜 소스/드레인 영역들이 전체가 상기 보호 마스크의 상단 표면 아래에 있게 하고 상기 제1 및 제2 활성 영역들 위의 상기 금속 라이너 부분들이 노출되게 함―;
    상기 제1 및 제2 활성 영역들 위의 상기 금속 라이너의 상기 노출된 부분들을 선별적으로 제거하는 단계; 및
    상기 보호 마스크를 제거하는 단계;를 포함하는,
    방법.
  15. 제14항에 있어서, 상기 보호 마스크를 형성하는 단계는:
    상기 모놀리식 구조 상의 유기 평탄화 층을 증착하는 단계; 및
    상기 게이트 구조들의 부분들이 상기 보호 마스크의 상단 표면 위로 연장되도록 상기 유기 평탄화 층을 다시 에칭하는 단계;를 포함하는,
    방법.
  16. 제15항에 있어서,상기 방법은:
    상기 활성 영역들 위에 층간 유전체층을 형성하는 단계;
    상기 층간 유전체층을 패터닝하여 상기 에피택셜 소스/드레인 영역들 상의 상기 금속 실리사이드 라이너를 노출시키는 단계; 및
    상기 층간 유전체층 내에 금속 컨택들을 형성시켜 상기 에피택셜 소스/드레인 영역들 상의 상기 금속 실리사이드 라이너와 직접 접촉시키는 단계;를 더 포함하는,
    방법.
  17. 제16항에 있어서, 상기 모놀리식 구조는 상기 게이트 구조들과 인접한 게이트 캡들 및 게이트 측벽 스페이서들을 더 포함하고,
    또한 상기 제1 및 제2 활성 영역들 위의 상기 금속 라이너의 상기 노출된 부분들을 선별적으로 제거하는 단계는 상기 게이트 캡들로부터 그리고 상기 게이트 측벽 스페이서들의 상단 부분들로부터 상기 금속 라이너를 제거하는 단계를 포함하는,
    방법.
  18. 제17항에 있어서, 상기 모놀리식 구조는 상기 제1 및 제2 활성 영역들 사이에 얕은 트렌치 소자 격리 영역을 포함하며,
    또한 상기 제1 및 제2 활성 영역들 사이의 영역으로부터 상기 금속 라이너를 선별적으로 제거하는 단계는 상기 얕은 트렌치 소자 격리 영역의 상단 표면으로부터 상기 금속 라이너를 제거하는 단계를 포함하는,
    방법.
  19. 제18항에 있어서, 상기 모놀리식 구조는 상기 제1 및 제2 활성 영역들 및 상기 얕은 트렌치 소자 격리 영역 위로 연장되는 컨택 에칭 정지 라이너를 더 포함하되,
    상기 컨택 에칭 정지 라이너를 제거하는 단계 및 상기 컨택 에칭 정지 라이너를 상기 금속 라이너로 대체하는 단계를 더 포함하는,
    방법.
  20. 제18항에 있어서, 상기 전계 효과 트랜지스터들은 나노시트 트랜지스터들 또는 FinFET 트랜지스터들을 포함하는,
    방법.
  21. 제14항에 있어서, 상기 전계 효과 트랜지스터들은 나노시트 트랜지스터들 또는 FinFET 트랜지스터들을 포함하고 상기 에피택셜 소스/드레인 영역들은 도핑된 패싯 반도체 영역들을 포함하고,
    또한 상기 금속 라이너를 등각 증착하는 단계는 상기 금속 라이너가 상기 도핑된 패싯 반도체 영역들 둘레를 감싸게 하는,
    방법.
  22. 제21항에 있어서, 상기 패터닝된 블록 마스크는 상기 에피택셜 소스/드레인 영역들을 완전히 덮고 이들을 넘어 측면으로 연장되는,
    방법.
  23. 제22항에 있어서,
    상기 모놀리식 구조는 상기 게이트 구조들과 인접한 게이트 캡들 및 게이트 측벽 스페이서들을 더 포함하고;
    상기 보호 마스크를 형성하는 단계는 상기 모놀리식 구조 상의 유기 평탄화 층을 증착하는 단계 및 상기 유기 평탄화 층을 다시 에칭하여 상기 게이트 측벽 스페이서들의 상단 부분들 및 상기 게이트 캡들 노출시키는 단계를 포함하고; 그리고
    상기 제1 및 제2 활성 영역들 위의 상기 금속 라이너의 상기 노출된 부분들을 선별적으로 제거하는 단계는 상기 게이트 측벽 스페이서들의 상단 부분들 및 상기 게이트 캡들로부터 상기 금속 라이너를 제거하는 단계를 포함하는,
    방법.
  24. 랩-어라운드 컨택들(wrap-around contacts)을 포함하는 반도체 구조를 형성하는 방법에 있어서, 상기 방법은:
    모놀리식 구조를 획득하는 단계 - 상기 모놀리식 구조는 제1 및 제2 활성 영역들; 게이트 구조들, 상기 게이트 구조들 위에 게이트 캡들, 상기 게이트 구조들의 측벽들 상의 게이트 측벽 스페이서들, 및 상기 게이트 구조 쌍들 사이에 에피택셜 소스/드레인 영역들을 포함하는 상기 제1 및 제2 활성 영역들 상의 전계 효과 트랜지스터들; 및 상기 에피택셜 소스/드레인 영역들 상의 그 둘레를 감싸는 제1 라이너 부분들(first liner portions on and wrapping around the epitaxial source/drain regions) 및 상기 제1 및 제2 활성 영역들 사이로 그리고 상기 게이트 캡들과 게이트 측벽 스페이서들 위로 연장되는 금속 라이너를 포함하는 인접 라이너(a contiguous liner)를 포함함 -;
    상기 제1 및 제2 활성 영역들을 패터닝된 블록 마스크로 보호하는 단계;
    상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 상기 패터닝된 블록 마스크에 의해 노출된 영역으로부터 상기 금속 라이너를 선별적으로 제거하는 단계;
    상기 패터닝된 블록 마스크를 제거하는 단계;
    상기 모놀리식 구조 상의 보호 마스크를 형성하는 단계―상기 단계는 상기 게이트 측벽 스페이서들의 상단 부분들 및 상기 게이트 캡들이 상기 보호 마스크의 상단 표면 위로 연장되고 상기 에피택셜 소스/드레인 영역들이 상기 보호 마스크의 상기 상단 표면 아래에 있도록 함―;
    상기 게이트 측벽 스페이서들의 상기 상단 부분들 및 상기 게이트 캡들로부터 상기 금속 라이너를 선별적으로 제거하는 단계; 및
    상기 보호 마스크를 제거하는 단계;를 포함하는,
    방법.
  25. 제24항에 있어서, 상기 전계 효과 트랜지스터들은 나노시트 트랜지스터들 또는 FinFET 트랜지스터들을 포함하고, 상기 방법은:
    상기 제1 라이너 부분들로부터 금속 실리사이드 라이너들을 형성하는 단계;
    상기 제1 및 제2 활성 영역들 위에 층간 유전체층을 형성하는 단계;
    상기 층간 유전체층을 패터닝하여 상기 에피택셜 소스/드레인 영역들 상의 상기 금속 실리사이드 라이너들을 노출시키는 단계; 및
    상기 층간 유전체층 내에 금속 컨택들을 형성시켜 상기 에피택셜 소스/드레인 영역들 상의 상기 금속 실리사이드 라이너들과 직접 접촉시키는 단계;를 더 포함하는,
    방법.
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