TW202107568A - 半導體裝置、其形成方法及積體晶片 - Google Patents

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Abstract

本發明的各種實施例是關於一種半導體裝置。半導體裝置包含半導體基底。閘極介電質設置在半導體基底上方。第一源極/汲極區和第二源極/汲極區設置在半導體基底中及閘極介電質的相對側上。閘極電極設置在閘極介電質上方。第一防凹陷結構嵌入閘極電極中，其中第一防凹陷結構的周界設置在閘極電極的周界內。

Description

嵌入閘極電極中的防凹陷結構
半導體裝置為利用半導體材料的電子特性來影響電子或其相關聯場的電子元件。廣泛使用的半導體裝置的類型為場效應電晶體（field-effect transistor；FET）。FET包括一對源極/汲極區、選擇性導電通道以及閘極電極。FET為可用於切換器、放大器以及記憶體等等的多功能裝置。FET的實例包含金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect transistor；MOSFET）。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的具體實例以簡化本發明。當然，這些只是實例且不旨在進行限制。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵和第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複附圖標號和/或字母。此重複是出於簡單和清晰的目的，且本身並不規定所論述的各種實施例和/或配置之間的關係。
此外，為易於描述，本文中可使用空間相對術語，例如「在…下面」、「在…下方」、「下部」、「在…上方」、「上部」以及類似空間相對術語，來描述如圖式中所示出的一個元件或特徵與另一（些）元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意圖涵蓋裝置在使用或操作中的不同定向。設備可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
一些金屬氧化物半導體場效應電晶體（MOSFET）包括設置在閘極介電質（例如高介電常數介電質）上方的金屬閘極電極。在一些實施例中，用金屬閘極電極形成MOSFET的方法包括在層間介電（interlayer dielectric；ILD）結構中形成開口。開口對應於金屬閘極電極。隨後，在ILD結構上方和開口中沉積導電材料（例如金屬）。隨後對導電材料和ILD結構執行化學機械研磨（chemical-mechanical polishing；CMP）製程以形成閘極電極。
上述方法的一個問題是CMP製程導致沉積在開口中的導電材料的凹陷。舉例來說，由於CMP製程的製程參數（例如化學漿料組成物、壓力、速度、時間等）以及ILD結構和導電材料的不同化學組成物，CMP製程可以比移除ILD結構更快的速率移除導電材料，由此使沉積在開口中的導電材料凹陷。此凹陷可隨著開口的尺寸不斷增加而加劇（例如具有大型閘極的高壓裝置）。因此，由於過量移除導電材料會不當地減小金屬閘極電極的尺寸（例如高度），因此凹陷將不利地影響MOSFET的性能。此外，在一些嚴重情況下，由於完全（或幾乎完全）移除開口中導電材料，所述凹陷可導致MOSFET不當地運作。
本申請的各種實施例是針對一種半導體裝置的形成方法。所述方法包含在閘極介電質上方形成第一開口。在閘極介電質上方和第一開口中沉積導電材料。在導電材料中形成第二開口且第二開口與閘極介電質間隔開，其中第二開口的周界設置在閘極介電質的周界內。在導電材料上和第二開口中沉積防凹陷材料。對防凹陷材料和導電材料執行平坦化製程（例如化學機械研磨（CMP））以形成嵌入閘極電極中的防凹陷結構。因為防凹陷材料沉積於第二開口中，所以防凹陷材料在半導體裝置的形成期間提供結構支撐，以減少導電材料的凹陷量。因此，可提高半導體裝置的性能和/或可減少製造半導體裝置的成本。
圖1A至圖1C示出具有嵌入閘極電極108中的多個防凹陷結構112的半導體裝置100的一些實施例的各種視圖。圖1A示出沿線A-A'的圖1B的半導體裝置100的橫截面圖。圖1B示出沒有層間介電（ILD）結構110的半導體裝置100的俯視圖。圖1C示出沿線B-B'的圖1B的半導體裝置100的橫截面圖。
如圖1A至圖1C中所示，半導體裝置100設置在半導體基底102上/中。在一些實施例中，半導體基底102可包括任何類型的半導體主體（例如單晶矽/CMOS塊體、矽鍺（SiGe）、絕緣體上矽（silicon on insulator；SOI）等）。半導體裝置100包括一對源極/汲極區104a及104b，例如第一源極/汲極區104a和第二源極/汲極區104b。源極/汲極區104a及源極/汲極區104b為具有第一摻雜類型（例如n型或p型）的半導體基底102的區域。
閘極介電質106設置在半導體基底102上方且設置在源極/汲極區104a與源極/汲極區104b之間。在一些實施例中，閘極介電質106可包括例如氧化物（例如二氧化矽（SiO2 ））、高介電常數介電材料（例如氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）或具有大於約3.9的介電常數的一些其它介電材料）、一些其它介電材料或前述的組合。閘極電極108設置在閘極介電質106上方且設置在源極/汲極區104a與源極/汲極區104b之間。在一些實施例中，閘極電極108可包括例如摻雜多晶矽（例如n型/p型多晶矽）、金屬（例如鎢（W）、鋁（Al）、鈦（Ti）、鉬（Mo）等等）或類似材料。層間介電（ILD）結構110設置在半導體基底102上方且環繞閘極電極108和閘極介電質106周圍。在一些實施例中，ILD結構110包括一個或多個堆疊ILD層，所述一個或多個堆疊ILD層可分別包括低介電常數介電質（例如具有小於約3.9的介電常數的介電材料）、氧化物（例如SiO2 ）等等。
多個防凹陷結構112嵌入閘極電極108中。對於給定CMP製程，多個防凹陷結構112具有與閘極電極108不同的化學機械研磨（CMP）移除速率。舉例來說，藉由對防凹陷結構112和閘極電極108執行具有預定義製程參數的給定CMP製程，CMP製程可以第一CMP移除速率移除部分防凹陷結構112且以大於第一CMP移除速率的第二CMP移除速率移除部分閘極電極108。因為防凹陷結構112嵌入閘極電極108中且因為第二CMP移除速率大於第一CMP移除速率，所以防凹陷結構112可減少由給定CMP製程所導致的閘極電極108的凹陷量。因此，可改善半導體裝置100的性能和/或可減少製造半導體裝置100的成本。
為了清楚起見，將描述多個防凹陷結構112中的第一防凹陷結構112a的一些特徵，且應瞭解，防凹陷結構112中的每一個也可具有這類結構特徵。舉例來說，第一防凹陷結構112a可具有沿實質上筆直的線垂直地延伸的側壁。因此，應瞭解，每一個防凹陷結構112可具有沿實質上筆直的線垂直地延伸的側壁。
在一些實施例中，第一防凹陷結構112a的底表面可為圓形的，且可連接到第一防凹陷結構112a的第一對相對側壁。第一對相對側壁在第一方向（例如沿線A-A'延伸的方向）上間隔開。在其它實施例中，第一防凹陷結構112a具有在垂直於第一方向的第二方向（例如沿線B-B'延伸的方向）上間隔開的第二對相對側壁。圓形的底表面可沿實質上筆直的線在第二方向上橫向延伸。
圖2A至圖2C示出圖1A至圖1C的半導體裝置100的一些其它實施例的各種視圖。圖2A示出沿線A-A'的圖2B的半導體裝置100的橫截面圖。圖2B示出沒有ILD結構110的圖1B的半導體裝置100的一些其它實施例的俯視圖。圖2C示出沿線B-B'的圖2B的半導體裝置100的橫截面圖。
如圖2A至圖2C中所示，第一防凹陷結構112a的底表面設置在閘極電極108的上表面與閘極電極108的底表面之間。第一防凹陷結構112a的外周界設置在閘極電極108的外周界內。在一些實施例中，第一防凹陷結構112a的底表面為實質上平面的。在一些實施例中，第一對相對側壁可沿實質上筆直的線垂直地延伸，且可以一角度（例如90度）連接到第一防凹陷結構112a的實質上平面的底表面。在其它實施例中，第一對相對側壁可沿實質上筆直的線垂直地延伸，且可藉由圓形拐角連接到第一防凹陷結構112a的實質上平面的底表面。
閘極電極108具有第一長度L1 、第一寬度W1 以及第一高度H1 。第一防凹陷結構112a具有第二長度L2 、第二寬度W2 以及第二高度H2 。第一防凹陷結構112a可與第二防凹陷結構112b間隔距離D 。在一些實施例中，第一高度H1 與第二高度H2 之間的比率可介於約2:1與約5:1之間。在其它實施例中，第二長度L2 可小於或等於第一長度L1 的約33%。在其它實施例中，第二寬度W2 可介於第一寬度W1 的約99.9%與約0.1%之間。
在一些實施例中，第一長度L1 可大於或等於約1.5微米（μm）。在其它實施例中，第一寬度W1 可大於或等於約1微米。在其它實施例中，第二長度L2 可介於約0.15微米與約0.5微米之間。在又其它實施例中，第二寬度W2 可大於或等於約0.13微米。
在一些實施例中，距離D 可大於或等於約0.13微米。在其它實施例中，每一個防凹陷結構112可與最近的相鄰防凹陷結構間隔相同距離。在其它實施例中，一些防凹陷結構112可與最近的相鄰防凹陷結構間隔與一些其它的防凹陷結構112不同的距離。在又其它實施例中，距離D 和第二寬度W2 可實質上相同。在其它實施例中，距離D 和第二寬度W2 可以不同。
第一面積藉由第一長度L1 乘以第一寬度W1 來定義。第一防凹陷結構112a具有第二面積（例如第二長度L2 乘以第二寬度W2 ）。在一些實施例中，防凹陷結構112中的每一個的面積的總和介於第一面積的約5%與約25%之間。在其它實施例中，閘極電極108的面積介於第一面積的約75%與約95%之間。
在一些實施例中，防凹陷結構112包括一材料，所述材料的CMP移除速率小於閘極電極108的材料的CMP移除速率。在其它實施例中，防凹陷結構112可包括例如氧化物（例如SiO2 ）、氮化物（例如氮化矽（SiN））、氮氧化物（例如氮氧化矽（SiOX NY ））、能夠填充溝渠間隙且具有不同於（例如小於）閘極電極108的CMP移除速率的某一其它材料或前述的組合。在防凹陷結構112包括介電質的實施例中，防凹陷結構112可稱為介電結構。
圖3A至圖3C示出圖1A至圖1C的半導體裝置100的一些其它實施例的各種視圖。圖3A示出沿線A-A'截取的圖3B的半導體裝置100的橫截面圖。圖3B示出沒有ILD結構110的圖1B的半導體裝置100的一些其它實施例的俯視圖。圖3C示出沿線B-B'截取的圖3B的半導體裝置100的橫截面圖。
如圖3A至圖3C中所示，第一對相對側壁可以是斜角。舉例來說，第一對相對側壁可以相反角度自第一防凹陷結構112a的底表面垂直延伸。在一些實施例中，第一對相對側壁可以是斜角，且可以一定角度（例如鈍角/銳角）連接到第一防凹陷結構112a的實質上平面的底表面。在其它實施例中，第一對相對側壁可以是斜角，且可藉由圓形拐角連接到第一防凹陷結構112a的實質上平面的底表面。
圖3A至圖3C中還繪示，源極/汲極區104a及源極/汲極區104b至少部分地設置在半導體基底102上方。在這類實施例中，源極/汲極區104a及源極/汲極區104b可以是包括磊晶材料的磊晶源極/汲極區（例如藉由磊晶製程形成）。在其它這類實施例中，源極/汲極區104a及源極/汲極區104b以及半導體基底102可包括相同材料（例如Si）。在其它這類實施例中，源極/汲極區104a及源極/汲極區104b以及半導體基底可包括不同材料（例如Si和SiGe）。在又其它這類實施例中，源極/汲極區104a及源極/汲極區104b可具有實質上菱形的橫截面。在其它實施例中，源極/汲極區104a及源極/汲極區104b可間隔約10微米。在其它實施例中，源極/汲極區104a及源極/汲極區104b可間隔小於或大於約10微米。
圖4A至圖4B示出圖1A至圖1C的半導體裝置100的一些其它實施例的各種視圖。圖4A示出沿線A-A'截取的圖4B的半導體裝置100的橫截面圖。圖4B示出沒有ILD結構110的圖1B的半導體裝置100的一些其它實施例的俯視圖。
如圖4A至圖4B中所示，在一些實施例中，ILD結構110包括下部ILD結構110a和上部ILD結構110b。下部ILD結構110a設置在半導體基底102上方及閘極電極108和閘極介電質106周圍。在一些實施例中，下部ILD結構110a包括一個或多個ILD層，所述一個或多個ILD層可分別包括低介電常數介電質（例如具有小於約3.9的介電常數的介電材料）、氧化物（例如SiO2 ）等等。在其它實施例中，下部ILD結構110a具有與閘極電極108和/或防凹陷結構112的上表面共面的上表面。
上部ILD結構110b設置在下部ILD結構110a、閘極電極108以及防凹陷結構112上方。在一些實施例中，上部ILD結構110b接觸下部ILD結構110a、閘極電極108以及防凹陷結構112。在一些實施例中，上部ILD結構110b包括一個或多個ILD層，所述一個或多個ILD層可分別包括低介電常數介電質（例如具有小於約3.9的介電常數的介電材料）、氧化物（例如SiO2 ）等等。
多個導電閘極接觸窗402電性耦接到閘極電極108，且設置在上部ILD結構110b中。在一些實施例中，導電閘極接觸窗402中的每一個與防凹陷結構112中的每一個間隔開。在其它實施例中，一個或多個導電閘極接觸窗402可以和一個或多個防凹陷結構112的一部分交疊和/或接觸。在其它實施例中，導電閘極接觸窗402自閘極電極108垂直延伸且完全穿過上部ILD結構110b。在又其它實施例中，導電閘極接觸窗402可包括例如W、Ti、Al等等。
在一些實施例中，多個導電閘極接觸窗402設置在閘極電極108的周邊區（例如端蓋區）中。閘極電極108的周邊區鄰近閘極電極108的中心區。在其它實施例中，每一個防凹陷結構112設置在閘極電極108的中心區中，且每一個導電閘極接觸窗402設置在閘極電極108的周邊區中。在其它實施例中，源極/汲極區104a及源極/汲極區104b的相對側可設置在閘極電極108的中心區的相對側內。在又其它實施例中，周邊區可直接設置在下方的隔離結構（例如淺溝渠隔離（shallow trench isolation；STI）結構）上方，也就是說設置在半導體基底102中。
在一些實施例中，導電閘極接觸窗402可設置在相鄰防凹陷結構112之間。舉例來說，第一導電閘極接觸窗402a和/或第二導電閘極接觸窗402b可設置在兩個相鄰防凹陷結構112之間。在一些實施例中，第一導電閘極接觸窗402a和第二導電閘極接觸窗402b在橫向方向上實質上對準（例如成一行）。在其它實施例中，第一導電閘極接觸窗402a可與其它導電閘極接觸窗402在橫向方向上實質上對準（例如成一列）。
在一些實施例中，第一導電閘極接觸窗402a和/或第二導電閘極接觸窗402b可設置成比防凹陷結構112中的每一個更接近閘極電極108的第一側壁。在其它實施例中，閘極電極108的第一側壁與閘極電極108的第二側壁相對。在又其它實施例中，閘極電極108的第一側壁和第二側壁在與源極/汲極區104a及源極/汲極區104b所間隔的橫向方向垂直的橫向方向上間隔開。
圖5示出沒有ILD結構110的圖1B的半導體裝置100的一些其它實施例的俯視圖。為易於說明，在圖5中僅標記一些導電閘極接觸窗402和一些防凹陷結構112。
如圖5中所示，防凹陷結構112可以一定角度（例如15度、30度、60度等）嵌入閘極電極108中。在一些實施例中，設置在第一列中的一些防凹陷結構112以相同的第一角度（例如正10度）傾斜。在其它實施例中，設置在第二列中的一些其它防凹陷結構112以相同的第二角度傾斜。在其它實施例中，第一角度和第二角度實質上相同。在其它實施例中，第一角度和第二角度不同。在又其它實施例中，第一角度和第二角度彼此相反（例如正10度和負10度）。
圖6示出圖5的半導體裝置100的一些其它實施例的俯視圖。
如圖6中所示，一些防凹陷結構112可具有與一些其它的防凹陷結構112不同的長度。舉例來說，第三防凹陷結構112c的長度大於第四防凹陷結構112d的長度。在其它實施例中，第三防凹陷結構112c可具有與第四防凹陷結構112d不同的寬度和/或幾何形狀。第三防凹陷結構112c的面積（例如長度乘以寬度）可不同於第四防凹陷結構112d的面積。
在一些實施例中，導電閘極接觸窗402可分別設置在防凹陷結構112的相對側壁之間。舉例來說，第三導電閘極接觸窗402c可設置在第三防凹陷結構112c的相對側壁之間，且第四導電閘極接觸窗402d可設置在第四防凹陷結構112d的相對側壁之間。在其它實施例中，一個或多個導電閘極接觸窗402的寬度和/或長度可不同於（例如大於）一個或多個防凹陷結構112的寬度和/或長度。
圖7示出圖5的半導體裝置100的一些其它實施例的俯視圖。
如圖7中所示，在一些實施例中，僅單一個防凹陷結構可嵌入閘極電極108中。舉例來說，僅第五防凹陷結構112e可嵌入閘極電極108中。在一些實施例中，第五防凹陷結構112e可具有螺旋形佈局。在其它實施例中，僅單一個導電閘極接觸窗可電性耦接到閘極電極108。舉例來說，僅第五導電閘極接觸窗402e可電性耦接到閘極電極108。
圖8示出圖5的半導體裝置100的一些其它實施例的俯視圖。
如圖8中所示，導電閘極接觸窗402可設置在閘極電極108的中心區中。在一些實施例中，一些導電閘極接觸窗402可設置在閘極電極108的中心區中，而一些其它導電閘極接觸窗402設置在閘極電極108的周邊區中。在其它實施例中，一個或多個導電閘極接觸窗402可設置在源極/汲極區104a到源極/汲極區104b的相對側壁之間。
在一些實施例中，每一個防凹陷結構112可具有相同面積。舉例來說，第六防凹陷結構112f的面積（例如長度乘以寬度）可與第七防凹陷結構112g的面積實質上相同。在其它實施例中，防凹陷結構112的側壁可在橫向方向上對準。舉例來說，第六防凹陷結構112f的相對側壁可分別在橫向方向上與第七防凹陷結構112g的相對側壁實質上對準。
圖9示出圖4A至圖4B的半導體裝置100的一些較詳細實施例的橫截面圖。
如圖9中所示，第一摻雜區902設置在半導體基底102中。第一摻雜區902為具有與第一摻雜類型（例如與源極/汲極區104a及源極/汲極區104b的摻雜類型相對）相反的第二摻雜類型的半導體基底102的區域。隔離結構904設置在半導體基底102中。在一些實施例中，隔離結構904可為淺溝渠隔離（STI）結構等等。
在一些實施例中，閘極介電質106包括第一介電結構906和設置在第一介電結構906上的第二介電結構908。第一介電結構906可包括氧化物（例如SiO2 ），且第二介電結構可包括高介電常數介電質（HfO2 、ZrO2 等）。在其它實施例中，第一介電結構906的高度可大於第二介電結構908的高度。
在一些實施例中，閘極電極108可包括第一導電結構910、第二導電結構912、第三導電結構914、第四導電結構916以及第五導電結構918。第四導電結構916可襯於第五導電結構918的底表面和側壁。第三導電結構914可襯於第四導電結構916的底表面和側壁。第二導電結構912可沿第三導電結構914的底表面設置。第一導電結構910可沿第二導電結構912的底表面設置。在一些實施例中，第一導電結構910接觸第二導電結構912和閘極介電質106。在一些實施例中，防凹陷結構112可垂直地與第一導電結構910、第二導電結構912、第三導電結構914及/或第四導電結構916間隔開。
在一些實施例中，第一導電結構910可包括例如氮化鈦（TiN）、氮化鉭（TaN）、鈦鋁（TiAl）等等。第二導電結構912可包括例如TaN、TiN、TiAl等等。在一些實施例中，第二導電結構912具有與第一導電結構910不同的化學組成物（例如分別為TaN和TiN）。第三導電結構914可包括例如TiN、TaN、TiAl等等。在一些實施例中，第三導電結構914具有與第一導電結構910相同的化學組成物（例如TiN）。第四導電結構916可包括例如TiAl、TaN、TiN等等。在一些實施例中，第四導電結構916具有與第一導電結構910和第二導電結構912不同的化學組成物。第五導電結構918可包括例如W、Al、Ti、Mo、一些其它金屬或前述的組合。在其它實施例中，第五導電結構918具有大於防凹陷結構112的CMP移除速率。在又其它實施例中，第四導電結構916和/或第三導電結構914的CMP移除速率可不同於（例如小於）第五導電結構918的CMP移除速率。
側壁間隙壁920可設置在半導體基底102上方且沿著閘極電極108的側壁和閘極介電質106的側壁設置。在一些實施例中，側壁間隙壁920的部分外側壁朝向閘極電極108傾斜。側壁間隙壁920可具有與下部ILD結構110a的上表面實質上共面的上表面。在其它實施例中，側壁間隙壁920與防凹陷結構112間隔開。在又其它實施例中，側壁間隙壁920可包括例如氮化物（例如SiN）、氮氧化物（例如SiOX NY ）、某一其它介電材料或前述的組合。
接觸窗蝕刻終止層（contact etch stop layer；CESL）922可設置在半導體基底102上方、源極/汲極區104a及源極/汲極區104b上方且沿著側壁間隙壁920的外側壁設置。在一些實施例中，沿側壁間隙壁920的外側壁延伸的CESL 922的部分外側壁可朝向閘極電極108傾斜。CESL 922可接觸側壁間隙壁920、源極/汲極區104a及源極/汲極區104b以及隔離結構904。CESL 922的上表面可與下部ILD結構110a的上表面實質上共面。在其它實施例中，CESL 922可包括例如氧化物（例如SiO2 ）、氮化物（例如SiN）、氮氧化物（例如SiOX NY ）等等。
多個導電源極/汲極接觸窗924電性耦接到源極/汲極區104a及源極/汲極區104b，且設置在下部ILD結構110a和上部ILD結構110b中。在一些實施例中，導電源極/汲極接觸窗924設置在與導電閘極接觸窗402不同的平面中。在其它實施例中，導電源極/汲極接觸窗924可設置在與導電閘極接觸窗402相同的平面中。在其它實施例中，導電源極/汲極接觸窗924可包括例如W、Ti、Al等等。
圖9中還繪示，第五導電結構918的上表面和防凹陷結構112的上表面形成凹形表面。在一些實施例中，防凹陷結構112的高度隨著將防凹陷結構設置成更接近閘極電極108的側壁而增加。舉例來說，第八防凹陷結構112h的高度可小於第九防凹陷結構112i的高度，且第九防凹陷結構112i的高度可小於第十防凹陷結構112j的高度。在其它實施例中，部分第十防凹陷結構112j可設置在第九防凹陷結構112i的最上表面上方，且部分第九防凹陷結構112i可設置在第八防凹陷結構112h的最上表面上方。在又其它實施例中，第五導電結構918的上表面的中心點設置在更接近第五導電結構918的外側壁的第五導電結構918的上表面的不同點的下方。
圖10示出包括圖9的半導體裝置100和第二半導體裝置1002的一些實施例的積體晶片（IC）1000的一些實施例的橫截面圖。
如圖10中所示，第二半導體裝置1002包括第二閘極介電質1004和設置在第二閘極介電質1004上的第二閘極電極1006。在一些實施例中，第二半導體裝置1002（例如邏輯MOSFET）具有與半導體裝置100（例如高電壓MOSFET）不同的工作電壓。第二對源極/汲極區1008a及源極/汲極區1008b設置在半導體基底102中以及第二閘極介電質1004的相對側上。在其它實施例中，第二閘極電極1006和/或第二閘極介電質1004的長度分別不同於（例如小於）閘極電極108和/或閘極介電質106的長度。在又其它實施例中，第二閘極電極1006和/或第二閘極介電質1004的寬度分別不同於（例如小於）閘極電極108和/或閘極介電質106的寬度。
第二摻雜區1010設置在半導體基底102中。在一些實施例中，第二摻雜區1010具有與第一摻雜區902相同的摻雜類型。在這類實施例中，第二對源極/汲極區1008a及源極/汲極區1008b具有與所述對源極/汲極區104a及源極/汲極區104b相同的摻雜類型。在其它實施例中，第二摻雜區1010和第一摻雜區902具有相反的摻雜類型。在這類實施例中，第二對源極/汲極區1008a及源極/汲極區1008b以及所述對源極/汲極區104a及源極/汲極區104b具有相反的摻雜類型。
在一些實施例中，第二閘極介電質1004包括第三介電結構1012和設置在第三介電結構1012上的第四介電結構1014。第三介電結構1012和第四介電結構1014可分別具有與第一介電結構906和第二介電結構908相同的化學組成物。在其它實施例中，第二閘極電極1006包括第六導電結構1016、第七導電結構1018、第八導電結構1020、第九導電結構1022以及第十導電結構1024。在又其它實施例中，第六導電結構1016、第七導電結構1018、第八導電結構1020、第九導電結構1022以及第十導電結構1024的化學組成物可分別與第一導電結構910、第二導電結構912、第三導電結構914、第四導電結構916以及第五導電結構918的化學組成物相同。
在一些實施例中，第二側壁間隙壁1026設置在半導體基底102上方且沿著第二閘極電極1006的側壁和第二閘極介電質1004的側壁設置。第二側壁間隙壁1026的化學組成物可與側壁間隙壁920的化學組成物相同。在其它實施例中，第二側壁間隙壁1026的上表面可與第十導電結構1024的上表面實質上共面。
在一些實施例中，CESL 922沿第二側壁間隙壁1026的側壁且沿第二對源極/汲極區1008a及源極/汲極區1008b設置。在其它實施例中，一個或多個導電閘極接觸窗402電性耦接到第二閘極電極1006。在其它實施例中，電性耦接到第二閘極電極1006的一個或多個導電閘極接觸窗402可設置在與電性耦接到閘極電極108的導電閘極接觸窗402不同的IC 1000的平面中。在又其它實施例中，一些導電源極/汲極接觸窗924分別電性耦接到第二對源極/汲極區1008a及源極/汲極區1008b。
圖10中還繪示，第二閘極電極1006的上表面可與下部ILD結構110a的上表面實質上共面。在其它實施例中，第二閘極電極1006的上表面可為凹面的。在這類實施例中，第二閘極電極1006的凹形表面的曲率半徑可小於由第五導電結構918的上表面和防凹陷結構112的上表面所形成的凹形表面的曲率半徑。在其它實施例中，第十導電結構1024的最上部分在第十導電結構1024的相對側壁之間連續延伸。換句話說，在一些實施例中，在第十導電結構1024中沒有設置防凹陷結構112。在又其它實施例中，部分第十導電結構1024可設置在每一個防凹陷結構112的最上表面的上方。
因為半導體裝置100和第二半導體裝置1002整合在IC 1000上且因為閘極電極108可比第二閘極電極1006更大（例如長度/寬度更大），所以CMP製程可導致閘極電極108比第二閘電極1006更嚴重的凹陷。因為防凹陷結構112嵌入閘極電極108中且因為第二CMP移除速率大於第一CMP移除速率，所以相對於第二閘極電極1006的凹陷量，防凹陷結構112可減少閘極電極108的凹陷量。因此，可（例如藉由改善半導體裝置100和第二半導體裝置1002的整合）提高IC 1000的性能和/或可減少製造IC 1000的成本。
圖11至圖19示出用於形成圖10的IC 1000的方法的一些實施例的一系列橫截面圖。
如圖11中所示，第一開口1102和第二開口1104設置在下部ILD結構110a中及半導體基底102上方。在一些實施例中，用於形成圖11的結構的方法可包括（例如藉由蝕刻和沉積/生長製程）在半導體基底102中形成隔離結構904。隨後，（例如藉由離子植入）在半導體基底102中形成第一摻雜區902和第二摻雜區1010。在半導體基底102上方形成閘極介電質106和第二閘極介電質1004。隨後，分別在閘極介電質106和第二閘極介電質1004上形成第一虛擬閘極電極（例如多晶矽閘極）和第二虛擬閘極電極。在半導體基底102上方及在閘極介電質106和第一虛擬閘極電極橫向周圍形成側壁間隙壁920，且在半導體基底102上方及在第二閘極介電質1004和第二虛擬閘極電極橫向周圍形成第二側壁間隙壁1026。（例如藉由磊晶製程）在半導體基底中/上方形成一對源極/汲極區104a及源極/汲極區104b以及第二對源極/汲極區1008a及源極/汲極區1008b。在半導體基底102、隔離結構904、所述對源極/汲極區104a及源極/汲極區104b、第二對源極/汲極區1008a及源極/汲極區1008b、側壁間隙壁920、第二側壁間隙壁1026、第一虛擬閘極電極以及第二虛擬閘極電極上形成CESL 922。
ILD層被形成為覆蓋CESL 922、隔離結構904、所述對源極/汲極區104a及源極/汲極區104b、第二對源極/汲極區1008a及源極/汲極區1008b、側壁間隙壁920、第二側壁間隙壁1026、第一虛擬閘極電極以及第二虛擬閘極電極。對ILD層和CESL 922執行平坦化製程（例如CMP）以形成下部ILD結構110a。隨後，（例如藉由蝕刻製程）移除第一虛擬閘極電極和第二虛擬閘極電極。
隨後在下部ILD結構110a上方、在閘極介電質106上以及在第二閘極介電質1004上沉積第一導電層（未示出），且隨後蝕刻第一導電層以在閘極介電質106上形成第一導電結構910並在第二閘極介電質1004上形成第六導電結構1016。隨後在下部ILD結構110a上方、在第一導電結構910上以及在第六導電結構1016上沉積第二導電層（未示出），且隨後蝕刻第二導電層以在第一導電結構910上形成第二導電結構912並在第六導電結構1016上形成第七導電結構1018。隨後在下部ILD結構110a上方、在第二導電結構912上以及在第七導電結構1018上沉積第三導電層（未示出）。隨後蝕刻第三導電層以在第二導電結構912上並沿著側壁間隙壁920的內側壁形成第三導電結構914，且在第七導電結構1018上並沿著第二側壁間隙壁1026的內側壁形成第八導電結構1020。
隨後在第三導電結構914上及在第八導電結構1020上沉積第四導電層（未示出），且隨後蝕刻第四導電層以形成加襯第三導電結構914的第四導電結構916和加襯第八導電結構1020的第九導電結構1022。應瞭解，在一些實施例中，可在第三導電層上沉積第四導電層，且可對第三導電層和第四導電層執行平坦化製程以形成第四導電結構916、第三導電結構914、第九導電結構1022以及第八導電結構1020。在一些實施例中，可使用沉積或生長製程（例如化學氣相沉積（chemical vapor deposition；CVD）、物理氣相沉積（physical vapor deposition；PVD）、原子層沉積（atomic layer deposition；ALD）、熱氧化、濺鍍、電化學鍍覆、無電式鍍覆、一些其它沉積或生長製程或前述的組合）來形成上述層和/或結構。
如圖12中所示，在下部ILD結構110a上方以及第一開口1102和第二開口1104（參見例如圖11）中形成導電層1202。在一些實施例中，用於形成導電層1202的製程包括在下部ILD結構110a、CESL 922、側壁間隙壁920、第三導電結構914、第四導電結構916、第二側壁間隙壁1026、第八導電結構1020以及第九導電結構1022上沉積導電層。在一些實施例中，可藉由例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電式鍍覆、一些其它沉積製程或前述的組合來沉積導電層1202。在其它實施例中，導電層1202可包括或為金屬（例如W、Al、Ti、Mo等）。
如圖13中所示，在導電層1202中形成多個開口1302。在一些實施例中，在閘極介電質106的周界內形成開口1302。在其它實施例中，開口1302被形成為與閘極介電質106垂直地間隔開。
在一些實施例中，用於形成開口1302的製程包括在導電層1202上形成圖案化罩幕層1304。在其它實施例中，圖案化罩幕層1304可藉由旋塗製程（例如沉積罩幕層）來形成且使用微影來圖案化（例如將罩幕層圖案化為圖案化罩幕層1304）。在又其它實施例中，製程包括適當地用圖案化罩幕層1304（例如藉由乾式/濕式蝕刻製程）蝕刻導電層1202，由此形成開口1302。隨後，可去掉圖案化罩幕層1304。
如圖14中所示，在導電層1202上方及開口1302（參見例如圖13）中形成防凹陷層1402。防凹陷層1402具有與導電層1202不同的CMP移除速率。在一些實施例中，用於形成防凹陷層1402的製程包括在導電層1202上及開口1302中沉積或生長防凹陷層1402。在一些實施例中，可藉由例如CVD、PVD、ALD、熱氧化、濺鍍、一些其它沉積或生長製程或前述的組合來沉積防凹陷層1402。在其它實施例中，防凹陷層1402可包括例如氧化物（例如SiO2 ）、氮化物（例如氮化矽（SiN））、氮氧化物（例如氮氧化矽（SiOX NY ））、能夠填充開口1302且具有不同於（例如小於）導電層1202的CMP移除速率的某一其它材料或前述的組合
如圖15中所示，對防凹陷層1402（參見例如圖14）執行第一平坦化製程1502（例如CMP）以形成嵌入導電層1202中的多個防凹陷結構112。在一些實施例中，第一平坦化製程1502還可在導電層1202中執行。在其它實施例中，第一平坦化製程1502為CMP製程。在其它實施例中，在第一平坦化製程1502之後，部分防凹陷層1402（未示出）可設置在導電層1202上且與防凹陷結構112耦接在一起。在又其它實施例中，此部分防凹陷層1402可具有與導電層1202的上表面共面的上表面。
如圖16中所示，在閘極介電質106上方形成閘極電極108，且在第二閘極介電質1004上方形成第二閘極電極1006。在一些實施例中，用於形成閘極電極108和第二閘極電極1006的製程包括對防凹陷結構112和導電層1202執行第二平坦化製程1602（例如CMP），由此在閘極介電質106上形成第五導電結構918且在第二閘極介電質1004上形成第十導電結構1024。在其它實施例中，還可對下部ILD結構110a、CESL 922、側壁間隙壁920、第三導電結構914、第四導電結構916、第二側壁間隙壁1026、第八導電結構1020及/或第九導電結構1022執行第二平坦化製程1602。
在一些實施例中，第二平坦化製程1602可具有與第一平坦化製程1502不同的製程參數（例如化學漿料組成物、壓力、速度、時間等）。在其它實施例中，可不執行第一平坦化製程1502。在這類實施例中，可對形成防凹陷結構112的防凹陷層1402且隨後對導電層1202執行第二平坦化製程1602，以形成閘極電極108和第二閘極電極1006。在其它這類實施例中，可連續執行第二平坦化製程1602，使得對防凹陷層1402和導電層1202執行單一道平坦化製程直至形成閘極電極108和第二閘極電極1006。在又其它實施例中，在形成閘極電極108和第二閘極電極1006之後，完成了半導體裝置100和第二半導體裝置1002的形成。
如圖17中所示，在下部ILD結構110a、閘極電極108、防凹陷結構112以及第二閘極電極1006上方形成上部ILD結構110b。在一些實施例中，上部ILD結構110b可形成有實質上平面的上表面。在其它實施例中，用於形成上部ILD結構110b的製程包括在下部ILD結構110a、閘極電極108、防凹陷結構112以及第二閘極電極1006上沉積ILD層。可藉由例如CVD、PVD、濺鍍或一些其它沉積製程沉積ILD層。隨後，可對ILD層執行平坦化製程（例如CMP）。
如圖18中所示，在閘極電極108和第二閘極電極1006上方形成多個導電閘極接觸窗402。導電閘極接觸窗402被形成為延伸穿過上部ILD結構110b到閘極電極108和第二閘極電極1006。此外，多個導電源極/汲極接觸窗924形成於半導體基底102上方且延伸穿過上部ILD結構110b和下部ILD結構110a到所述對源極/汲極區104a及源極/汲極區104b以及第二對源極/汲極區1008a及源極/汲極區1008b。
在一些實施例中，用於形成導電閘極接觸窗402和導電源極/汲極接觸窗924的製程包括對上部ILD結構110b執行第一蝕刻以形成對應於導電閘極接觸窗402的第一接觸窗開口（未示出）。可使用設置在上部ILD結構110b上的第一圖案化罩幕層（未示出）來執行第一蝕刻。隨後，導電材料（例如W）沉積於上部ILD結構110b上且填充第一接觸窗開口。隨後，可對導電材料和第一圖案化罩幕層執行平坦化製程（例如CMP），由此形成導電閘極接觸窗402。在其它實施例中，對上部ILD結構110b和下部ILD結構110a執行第二蝕刻，以形成對應於導電源極/汲極接觸窗924的第二接觸窗開口（未示出）。可用設置在上部ILD結構110b上的第二圖案化罩幕層（未示出）來執行第二蝕刻。隨後，導電材料（例如W）沉積於上部ILD結構110b上且填充第二接觸窗開口。隨後，可對導電材料和第二圖案化罩幕層執行平坦化製程（例如CMP），由此形成導電源極/汲極接觸窗924。儘管未示出，但額外介電層（例如ILD層）和/或導電特徵（例如金屬線、金屬通孔等）可隨後在上部ILD結構110b、導電閘極接觸窗402以及導電源極/汲極接觸窗924上方形成。
圖19示出用於形成具有第一半導體裝置和第二半導體裝置的積體晶片（IC）的方法的一些實施例的流程圖1900，其中第一半導體裝置包括嵌入第一閘極電極中的多個防凹陷結構。雖然圖19的流程圖1900在本文中示出且描述為一系列動作或事件，但應瞭解，這類動作或事件的所示次序不應以限制意義來解譯。舉例來說，除本文中所示出和/或描述的動作或事件之外，一些動作與其它動作或事件可以不同次序和/或同時出現。此外，可能不需要所有所示出的動作來實施本文中描述的一個或多個方面或實施例，且本文中所描繪的一個或多個動作可在一個或多個單獨動作和/或階段中執行。
在動作1902處，提供具有設置在半導體基底上的下部層間介電（ILD）結構的半導體基底，其中第一開口設置在下部ILD結構中及第一閘極介電質上方，且其中第二開口設置在下部ILD結構中及第二閘極介電質上方。圖11示出對應於動作1902的一些實施例的橫截面圖。
在動作1904處，在下部ILD結構上方及第一開口以及第二開口中形成導電層。圖12示出對應於動作1904的一些實施例的橫截面圖。
在動作1906處，在導電層中形成多個防凹陷結構，其中防凹陷結構形成在第一閘極介電質的外周界內。圖13至圖15示出對應於動作1906的一些實施例的一系列橫截面圖。
在動作1908處，對導電層和防凹陷結構執行平坦化製程以在第一閘極介電質上方形成第一閘極電極且在第二閘極介電質上方形成第二閘極電極，其中防凹陷結構嵌入第一閘極電極中。圖16示出對應於動作1908的一些實施例的橫截面圖。
在動作1910處，在下部ILD結構、防凹陷結構、第一閘極電極以及第二閘極電極上方形成上部ILD結構。圖17示出對應於動作1910的一些實施例的橫截面圖。
在動作1912處，在半導體基底上方形成多個導電接觸窗。圖18示出對應於動作1912的一些實施例的橫截面圖。
在一些實施例中，本申請提供一種半導體裝置。半導體裝置包括半導體基底。閘極介電質設置在半導體基底上方。第一源極/汲極區和第二源極/汲極區設置在半導體基底中和閘極介電質的相對側上。閘極電極設置在閘極介電質上方。第一防凹陷結構嵌入閘極電極中，其中第一防凹陷結構的周界設置在閘極電極的周界內。
在一些實施例中，本申請提供一種積體晶片（IC）。IC包括半導體基底。第一閘極介電質設置在半導體基底上方。第一閘極電極設置在第一閘極介電質上方，其中第一閘極電極具有第一長度。第二閘極介電質設置在半導體基底上方且與第一閘極介電質間隔開。第二閘極電極設置在半導體基底上方且與第一閘極電極間隔開，其中第二閘極電極具有大於第一長度的第二長度。介電結構嵌入第二閘極電極中，其中介電結構的外側壁設置在第二閘極電極的外側壁內。
在一些實施例中，本申請提供一種方法。所述方法包括在閘極介電質上方形成第一開口，其中閘極介電質設置在半導體基底上。在閘極介電質上方及第一開口中沉積導電層。在導電層中形成第二開口且第二開口與閘極介電質間隔開，其中第二開口的周界設置在閘極介電質的周界內。在導電層上及第二開口中沉積防凹陷層。藉由對防凹陷層和導電層執行化學機械研磨（CMP）製程來形成閘極電極和嵌入閘極電極中的防凹陷結構。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本發明的方面。本領域的技術人員應瞭解，其可容易地使用本發明作為設計或修改用於實現本文引入的實施例的相同目的和/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這類等效構造並不脫離本發明的精神和範圍，且其可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100:半導體裝置 102:半導體基底 104a、104b、1008a、1008b:源極/汲極區 106:閘極介電質 108:閘極電極 110:層間介電結構 110a:下部ILD結構 110b:上部ILD結構 112:防凹陷結構 112a:第一防凹陷結構 112b:第二防凹陷結構 112c:第三防凹陷結構 112d:第四防凹陷結構 112e:第五防凹陷結構 112f:第六防凹陷結構 112g:第七防凹陷結構 112h:第八防凹陷結構 112i:第九防凹陷結構 112j:第十防凹陷結構 402:導電閘極接觸窗 402a:第一導電閘極接觸窗 402b:第二導電閘極接觸窗 402c:第三導電閘極接觸窗 402d:第四導電閘極接觸窗 402e:第五導電閘極接觸窗 902:第一摻雜區 904:隔離結構 906:第一介電結構 908:第二介電結構 910:第一導電結構 912:第二導電結構 914:第三導電結構 916:第四導電結構 918:第五導電結構 920:側壁間隙壁 922:接觸窗蝕刻終止層 924:導電源極/汲極接觸窗 1000:積體晶片 1002:第二半導體裝置 1004:第二閘極介電質 1006:第二閘極電極 1010:第二摻雜區 1012:第三介電結構 1014:第四介電結構 1016:第六導電結構 1018:第七導電結構 1020:第八導電結構 1022:第九導電結構 1024:第十導電結構 1026:第二側壁間隙壁 1102:第一開口 1104:第二開口 1202:導電層 1302:開口 1304:圖案化罩幕層 1402:防凹陷層 1502:第一平坦化製程 1602:第二平坦化製程 1900:流程圖 1902、1904、1906、1908、1910、1912:動作 A-A'、B-B':線D:距離H1 :第一高度H2 :第二高度L1 :第一長度L2 :第二長度W1 :第一寬度W2 :第二寬度
結合隨附圖式閱讀以下具體實施方式時會最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增加或減小各種特徵的尺寸。 圖1A至圖1C示出具有嵌入閘極電極中的多個防凹陷結構的半導體裝置的一些實施例的各種視圖。 圖2A至圖2C示出圖1A至圖1C的半導體裝置的一些其它實施例的各種視圖。 圖3A至圖3C示出圖1A至圖1C的半導體裝置的一些其它實施例的各種視圖。 圖4A至圖4B示出圖1A至圖1C的半導體裝置的一些其它實施例的各種視圖。 圖5示出沒有ILD結構的圖1B的半導體裝置的一些其它實施例的俯視圖。 圖6示出圖5的半導體裝置的一些其它實施例的俯視圖。 圖7示出圖5的半導體裝置的一些其它實施例的俯視圖。 圖8示出圖5的半導體裝置的一些其它實施例的俯視圖。 圖9示出圖4A至圖4B的半導體裝置的一些較詳細實施例的橫截面圖。 圖10示出包括圖9的半導體裝置和第二半導體裝置的一些實施例的積體晶片（integrated chip；IC）的一些實施例的橫截面圖。 圖11至圖18示出用於形成圖10的IC的方法的一些實施例的一系列橫截面圖。 圖19示出用於形成具有第一半導體裝置及第二半導體裝置的IC的方法的一些實施例的流程圖，其中第一半導體裝置包括嵌入第一閘極電極中的多個防凹陷結構。
100:半導體裝置
102:半導體基底
104a、104b:源極/汲極區
106:閘極介電質
108:閘極電極
110:層間介電結構
112:防凹陷結構

Claims (20)

  1. 一種半導體裝置，包括： 半導體基底； 閘極介電質，設置在所述半導體基底上方； 第一源極/汲極區及第二源極/汲極區，設置在所述半導體基底中及所述閘極介電質的相對側上；以及 閘極電極，設置在所述閘極介電質上方；以及 第一防凹陷結構，嵌入所述閘極電極中，其中所述第一防凹陷結構的周界設置在所述閘極電極的周界內。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一防凹陷結構的底表面設置在所述閘極電極的上表面與所述閘極電極的底表面之間。
  3. 如申請專利範圍第1項所述的半導體裝置，更包括： 側壁間隙壁，沿所述閘極電極的外側壁設置，其中所述第一防凹陷結構與所述側壁間隙壁間隔開。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一防凹陷結構具有圓形的底表面。
  5. 如申請專利範圍第1項所述的半導體裝置，其中： 所述第一防凹陷結構包括介電材料；以及 所述閘極電極包括金屬。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述第一防凹陷結構為嵌入所述閘極電極中的多個防凹陷結構中的一個。
  7. 如申請專利範圍第6項所述的半導體裝置，更包括： 所述多個防凹陷結構中的第二防凹陷結構，其中所述第二防凹陷結構嵌入所述閘極電極中且與所述第一防凹陷結構間隔開，且其中所述第二防凹陷結構的周界設置在所述閘極電極的所述周界內。
  8. 如申請專利範圍第7項所述的半導體裝置，其中： 所述第一防凹陷結構包括第一側壁及與所述第一側壁相對的第二側壁； 所述第二防凹陷結構包括第三側壁及與所述第三側壁相對的第四側壁； 所述第一側壁及所述第三側壁在橫向方向上實質上對準；以及 所述第二側壁及所述第四側壁在所述橫向方向上實質上對準。
  9. 如申請專利範圍第7項所述的半導體裝置，其中： 所述第一防凹陷結構設置在所述第二防凹陷結構與所述閘極電極的外側壁之間；以及 部分所述第一防凹陷結構設置在所述第二防凹陷結構的最上表面上方。
  10. 如申請專利範圍第7項所述的半導體裝置，其中所述第一防凹陷結構的面積與所述第二防凹陷結構的面積實質上相同。
  11. 如申請專利範圍第7項所述的半導體裝置，其中所述第一防凹陷結構的面積不同於所述第二防凹陷結構的面積。
  12. 如申請專利範圍第7項所述的半導體裝置，更包括： 導電接觸窗，電性耦接到所述閘極電極，其中所述導電接觸窗與所述多個防凹陷結構中的每一個間隔開。
  13. 如申請專利範圍第12項所述的半導體裝置，其中： 所述閘極電極包括第五側壁；以及 所述導電接觸窗設置成比所述多個防凹陷結構中的每一個更接近所述第五側壁。
  14. 如申請專利範圍第13項所述的半導體裝置，其中： 所述閘極電極包括與所述第五側壁相對的第六側壁； 所述第六側壁在第一橫向方向上與所述第五側壁間隔開；以及 所述第一源極/汲極區及所述第二源極/汲極區在垂直於所述第一橫向方向的第二橫向方向上橫向間隔開。
  15. 一種積體晶片，包括： 半導體基底； 第一閘極介電質，設置在所述半導體基底上方； 第一閘極電極，設置在所述第一閘極介電質上方，其中所述第一閘極電極具有第一長度； 第二閘極介電質，設置在所述半導體基底上方且與所述第一閘極介電質間隔開； 第二閘極電極，設置在所述半導體基底上方且與所述第一閘極電極間隔開，其中所述第二閘極電極具有大於所述第一長度的第二長度；以及 介電結構，嵌入所述第二閘極電極中，其中所述介電結構的外側壁設置在所述第二閘極電極的外側壁內。
  16. 如申請專利範圍第15項所述的積體晶片，其中所述第二閘極電極包括： 第一導電結構，具有第一導電材料；以及 第二導電結構，具有不同於所述第一導電材料的第二導電材料，其中所述第二導電結構襯於所述第一導電結構的底表面及所述第一導電結構的側壁，以及其中所述介電結構藉由部分所述第一導電結構與所述第二導電結構間隔開。
  17. 如申請專利範圍第15項所述的積體晶片，其中： 所述介電結構具有用於化學機械研磨製程的第一化學機械研磨移除速率； 所述第二閘極電極具有用於所述化學機械研磨製程的第二化學機械研磨移除速率；以及 所述第二化學機械研磨移除速率大於所述第一化學機械研磨移除速率。
  18. 如申請專利範圍第15項所述的積體晶片，其中： 所述第一閘極電極包括第一導電結構，所述第一導電結構包括金屬；以及 所述金屬在所述第一導電結構的最上部分中的所述第一導電結構的相對側壁之間連續延伸。
  19. 如申請專利範圍第15項所述的積體晶片，其中： 所述第一閘極介電質的化學組成物與所述第二閘極介電質的化學組成物實質上相同；以及 所述第一閘極電極的化學組成物與所述第二閘極電極的化學組成物實質上相同。
  20. 一種半導體裝置的形成方法，所述方法包括： 在閘極介電質上方形成第一開口，其中所述閘極介電質設置在半導體基底上； 在所述閘極介電質上方及所述第一開口中沉積導電層； 在所述導電層中形成第二開口且所述第二開口與所述閘極介電質間隔開，其中所述第二開口的周界設置在所述閘極介電質的周界內； 在所述導電層上及所述第二開口中沉積防凹陷層；以及 藉由對所述防凹陷層及所述導電層執行化學機械研磨製程來形成閘極電極及嵌入所述閘極電極中的防凹陷結構。
TW109101559A 2019-08-06 2020-01-16 半導體裝置、其形成方法及積體晶片 TWI740353B (zh)

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