JP5931583B2

JP5931583B2 - 半導体装置の作製方法

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Publication number: JP5931583B2
Application number: JP2012114777A
Authority: JP
Inventors: 下村　明久; 明久下村; 竹村　保彦; 保彦竹村; 坂田　淳一郎; 淳一郎坂田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-05-18
Filing date: 2012-05-18
Publication date: 2016-06-08
Anticipated expiration: 2032-05-18
Also published as: JP2013243216A

Description

本発明は、酸化物半導体層を有する半導体素子を備えた半導体装置、およびその作製方法に関する。

近年、新たなトランジスタの半導体材料として酸化物半導体と呼ばれる、半導体特性を示す金属酸化物が注目されている（特許文献１、２参照）。

例えば、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタ比較して、オフ電流が非常に低いという優れた特徴を有する。その特徴を活かしてかして、酸化物半導体を用いたトランジスタと、シリコンなど酸化物半導体以外の半導体を用いたトランジスタとを組み合わせた半導体装置が開発されている（特許文献３、４参照）。

また、半導体層を作製するために使用した基板は、半導体装置の作製過程では必要であるが、半導体装置の性能や用途を制限することがある。そこで、トランジスタや半導体層を基板から分離する技術が開発されている（特許文献５、６参照）。

米国特許出願公開第２００５／００３９６７０号明細書米国特許出願公開第２００６／０１１３５３６号明細書国際公開第２０１１／０７７９６７号国際公開第２０１１／０９００３７号米国特許出願公開第２００３／００３２２１０号明細書米国特許第６３０３４０５号明細書

本発明は、酸化物半導体層を用いた半導体素子を含む層を作製時に使用した基板から分離する方法を提供することを目的の１つとする。

本出願で開示される発明の一形態は、基板上に剥離層を形成し、剥離層上に下地層を形成し、下地層上に酸化物半導体層を形成し、酸化物半導体層を有する半導体素子を形成し、剥離層にレーザ光を照射し、前記半導体素子から基板を分離することを有する半導体装置の作製方法である。剥離層はレーザ光の照射で分解される層であり、例えば、剥離層として窒化ガリウムなどの窒化物半導体層が形成される。

下地層上に形成される酸化物半導体層は、単結晶層でも非単結晶層（アモルファス、多結晶）でもよい。また、下地層上に形成した後、酸化物半導体層を熱処理して結晶化させて、単結晶酸化物半導体層を形成することができる。

下地層は単層でも複数の層を設けることができる。下地層をエピタキシャル成長させるため、下地層および剥離層を構成する物質には、格子定数が近い物質が選ばれる。下地層及び剥離層を構成する物質の差は、０．０５ｎｍ以下が好ましい。

本発明により、酸化物半導体層を用いた半導体素子を含む層を作製時に使用した基板から分離することができる。

Ａ〜Ｃ：半導体装置の作製方法の一例を示す断面図。Ａ、Ｂ：半導体装置の作製方法の一例を示す断面図。Ａ〜Ｃ：半導体装置の作製方法の一例を示す断面図。Ａ、Ｂ：半導体装置の作製方法の一例を示す断面図。半導体装置の構成の一例を示すブロック図。半導体装置の構成の一例を示す断面図。半導体装置の構成の一例を示す断面図。

以下、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、基板上に剥離層を介して酸化亜鉛を含む単結晶酸化物半導体層を形成し、当該剥離層を分解することにより、単結晶酸化物半導体層を含む半導体素子を基板から分離する工程を含む半導体装置の作製方法の一例を示す。

基板１０としては、必要な耐熱性を備えた基板が用いられ、かつ基板１０の剥離に用いるレーザ光に対して透過率が８０％以上の基板が用いられる。代表的には、サファイア基板が用いられる。単結晶酸化物半導体層をｃ軸方向にエピタキシャル成長させるため、基板１０としてａ面サファイア基板を用いる（図１Ａ）。

基板１０上に窒化物半導体でなる剥離層１１を形成する（図１Ａ）ここでは、剥離層１１として、例えばＭＯＣＶＤ法により、窒化ガリウム層（ＧａＮ層）を厚さ３ｎｍ〜１０ｎｍエピタキシャル成長させる。

剥離層１１上に、下地層１２および下地層１３を形成する（図１Ａ）。下地層１２として、スパッタ法により、ＹＳＺ（イットリア安定化ジルコニア）層を形成し、下地層１３として、厚さ３ｎｍ〜１０ｎｍの酸化亜鉛層を形成する。酸化亜鉛層は酸化物半導体層の熱処理で酸化物半導体層からＺｎＯが蒸発することを抑制するために形成される。ＹＳＺ層は、同熱処理で、ＺｎＯと剥離層１１（窒化ガリウム層）との反応を防止するために形成される（図１Ａ）。

各層１１〜１３を構成する化合物の格子定数は、ＧａＮ（ａ：０．３１８ｎｍ）、ＹＳＺ（ａ：０．３６０６７ｎｍ）、ＺｎＯ（ａ：０．３２５ｎｍ）である。ここでは、この格子定数に差が少ないことを利用し、エピタキシャル成長させたＧａＮ層（剥離層１１）上に、ＹＳＺ層（下地層１２）、ＺｎＯ層（下地層１３）をエピタキシャル成長させている。なお、基板１０と剥離層１１（ＧａＮ層）の間に、厚さ１０ｎｍ〜４０ｎｍの窒化アルミニウム（ＡｌＮ）層を形成して、ＧａＮ層をエピタキシャル成長させるとよい。

下地層１３上に酸化物半導体層１４を形成する（図１Ａ）。ここでは、酸化物半導体層１４は、式：ＩｎＭＯ_３（ＺｎＯ）ｍ（ｍ＞０、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏの１または複数の金属元素を示す。）で表される酸化亜鉛（ＺｎＯ）を含む金属酸化物である。

酸化物半導体層１４は、スパッタ法、化学気相蒸着法などで形成される。酸化物半導体層１４は、単結晶ではなくともよく、アモルファスでも多結晶でもよい。酸化物半導体層の厚さは、作製する半導体素子に応じて決定される。たとえば、トランジスタを作成する場合は、酸化物半導体層１４の厚さは、３ｎｍ以上５０ｎｍ以下とするのが望ましい。酸化物半導体層１４が厚すぎると、トランジスタがノーマリーオンとなってしまう恐れがあるためである。

キャップ層１５、１６を酸化物半導体層１４上に形成する（図１Ａ）。ここでは、キャップ層１５には、下地層１３と同様、酸化亜鉛層を形成し、キャップ層１６には、下地層１２と同様、ＹＳＺ層を形成する。酸化物半導体層１４を結晶化させる熱処理で酸化物半導体層１４からＺｎＯが蒸発することを抑制するために、酸化亜鉛層、ＹＳＺ層が形成される。なお、ＹＳＺ層（キャップ層１６）は形成しなくてもよい。

次に、１０００℃以上１６００℃以下の熱処理により、酸化物半導体層１４を結晶化し、単結晶酸化物半導体層１８を形成する。この熱処理で、酸化物半導体層１４、酸化亜鉛層（下地層１３、キャップ層１５）が拡散反応し、単結晶酸化物半導体層１８が形成される（図１Ｂ）。

ＺｎＯの蒸発を防ぐためのキャップ層１６を形成したが、このキャップ層１６を形成する代わりに、キャップ用に、ＹＳＺ基板や、サファイア基板などをキャップ層１５上に重ねて酸化物半導体層１４の熱処理を行うこともできる。

単結晶酸化物半導体層１８を含む半導体素子を形成する（図１Ｃ）。ここでは、単結晶酸化物半導体層１８をチャネル形成領域とするトランジスタ２１を形成する。導電層２５、２６は１層目の配線層であり、トランジスタ２１のソース電極、またはドレイン電極を構成する。導電層２７は２層目の導電層であり、トランジスタ２１のゲート電極を構成する。

導電層２５〜２７は、単層構造または積層構造の膜で形成される。導電層２５〜２７を構成する膜としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、またはスカンジウムなどを含む膜があげられる。

絶縁層２８は、トランジスタ２１のゲート絶縁層を構成する。ここでは、ゲート絶縁層は、キャップ層１６と絶縁層２８で構成される。

なお、酸化物半導体層１４からトランジスタ２１を作製することができる。この場合、下地層１３（酸化亜鉛層）、キャップ層１５（酸化亜鉛層）、およびキャップ層１６（ＹＳＺ層）は形成しなくてもよい。また、下地層１２は、ＹＳＺ層以外には、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの絶縁層を形成することができる。また、下地層１２として複数の絶縁層を形成することもできる。

また、酸化物半導体層１４として酸化亜鉛（ＺｎＯ）層を形成することができる。この場合、下地層１３としての酸化亜鉛層は形成せず、ＹＳＺでなる下地層１２上に、ＺｎＯでなる酸化物半導体層１４を形成する。また、ＺｎＯでなるキャップ層１５も形成しない。キャップ層１６は適宜形成すればよい。例えば、レーザアブレーション法によりＺｎＯ層を形成することで、ＹＳＺでなる下地層１２上に、単結晶ＺｎＯ層を形成することができる。また、スパッタ法やＣＶＤ法などでＺｎＯ層を形成した後、単結晶化のため加熱処理をして、ＺｎＯ層をエピタキシャル成長させてもよい。

トランジスタ２１を覆う絶縁層２９を形成し、絶縁層２９表面をＣＭＰなどで平坦化する。以上で、半導体素子を含む層２０（以下、素子層２０と呼ぶ）が完成する。必要に応じて、絶縁層２９上に、トランジスタ２１を他の回路と接続するための配線層３０を形成する。

配線層３０を形成には、絶縁層２９表面をＣＭＰなどで平坦化する。絶縁層２９上に絶縁層３１を形成し、絶縁層３１にコンタクトホールを形成し、絶縁層３１上に導電層を形成する。そして、導電層の表面をＣＭＰなどで研磨し、導電体３２および導電体３３を有する配線層３０を形成する。導電体３２、３３は、他の半導体装置との接続電極を構成する。

次に、剥離層１１を熱分解させることで、基板１０を下地層１２から分離する。ここでは、レーザ光３５を基板１０側から照射し、レーザ光３５を剥離層１１に吸収させることで、剥離層１１を加熱する（図２Ａ）。剥離層１１を構成するＧａＮのバンドギャップ約３．４ｅＶは波長３６５ｎｍに相当するため、レーザ光３５の波長は３６５ｎｍ未満とすればよい。例えば、レーザ光３５としてＹＡＧレーザの第３高調波、および第４高調波を照射することができる。

基板１０側からレーザ光３５を照射する（図２Ｂ）。レーザ光３５は剥離層１１のＧａＮに吸収され、熱に変換される。その結果、剥離層１１のＧａＮは、ＧａとＮ_２ガスに分解される。図２Ｂの４０は、生成されたＧａ層を表す。

レーザ光３５を照射した基板１０を加熱し、Ｇａ層３６を溶融状態にして、素子層２０から基板１０を分離する。加熱温度は、Ｇａの融点以上の温度であればよく、４０℃−１００℃程度である。基板１０を分離した後、必要に応じて、露出した下地層１２表面を研磨やエッチング処理して、残存するＧａ層３６を除去する。

以上により、作製に使用した支持基板が半導体装置４１を得る。得られた半導体装置４１は、基板１０を除去したことにより薄膜化されているため、他の半導体装置と積層して、３次元構造の半導体装置を作製するのに好適である。

図２Ａのレーザ光照射工程の前に半導体装置４１を他の半導体装置に貼り合わせてから、レーザ光３５を照射し基板１０を分離してもい。

本実施の形態で示したように、単結晶酸化物半導体層を形成するには、１０００℃以上の高温の熱処理を行う。特許文献２、３に示すように、シリコン基板など半導体基板から作製した半導体素子上に、単結晶酸化物半導体層を積層して形成しようとすると、下層の半導体素子に使用できる材料や、その作製工程が制約され、また、半導体素子自体の劣化を招く恐れがある。本実施の形態を適用することで、単結晶酸化物半導体層、半導体基板から、それぞれに適した方法で半導体装置を作製してから、これらの半導体装置を集積化できるため、高い信頼性を有し、また高性能な半導体装置を得ることが可能になる。

また、本実施の形態の半導体装置は、実装工程でのアライメント精度がシリコン基板よりも高いため、複数の半導体装置を３次元集積化した半導体装置の好適である。シリコン基板から作製された半導体装置を複数積層させる場合、アライメントにはシリコン基板を透過する赤外線が用いられる。他方、酸化物半導体層はバンドギャップが３ｅＶ程度と高く、また、下地層を構成するＹＳＺ層は４００ｎｍ以上の波長域で７０％以上の透過率を有する。したがって、本実施の形態の半導体装置のアライメントには可視光線（４００ｎｍ〜７５０ｎｍ）を用いることができるため、シリコン基板よりも高精度なアライメントが可能である。

また、半導体装置４１において、他の半導体装置との接続用電極は、素子層２０の上部、下部の両方に設けることもできる。以下、図３を用いて、接続用電極の作製方法を説明する。

図１Ｂの工程を行い、単結晶酸化物半導体層１８を形成する。図３Ａは図１Ｂに続く工程の説明図であり、トランジスタ２１を作製するため、単結晶酸化物半導体層１８、キャップ層１６がエッチングにより所定の形状に加工された状態を示す。接続用電極を形成するため、下地層１２に穴（溝）を開け、その穴に導電体５１、５２を形成する。導電体５１、および導電体５２は下部の接続用電極を構成する。

図３Ｂを用いて、図３Ａ以降の工程を説明する。素子層２０の第１層目の配線（導電層２５、２６）を形成する。導電層２５が導電体５１に接続される。

次に、ゲート絶縁層を構成する絶縁層２８を形成し、絶縁層２８に導電体５２に達するコンタクトホールを形成する。絶縁層上に素子層２０の第２層目の配線（導電層２５、導電層５３、および導電層５４）を形成する。導電層５３が導電体５２に接続される。

絶縁層２９を形成する。絶縁層２９の表面をＣＭＰなどで平坦化した後、導電層５４に達するコンタクトホールを形成する。このコンタクトホールに導電体５５を形成し、研磨などにより導電体５５の不要な領域をなどで除去する。導電体５５は、素子層２０内の導電層と上部の接続用電極とを接続するコンタクトプラグを構成する。

絶縁層３１を絶縁層２９上に形成する。絶縁層３１に導電体５５に達するコンタクトホールを形成する。このコンタクトホールに導電層を形成し、導電体層の不要な領域をＣＭＰなどで除去して、導電体５６を形成する。導電体５６は他の半導体装置との接続電極を構成する。

次に、図２Ａ、図２Ｂの工程を行い、素子層２０から基板１０を分離する。エッチングや研磨により下地層１２を薄くし、導電体５１および導電体５２を露出させる。以上により、上部および下部に外部の半導体装置との接続用電極を備えた半導体装置４２が得られる。（図３Ｃ）

また、単結晶酸化物半導体層１８を形成するための高温の熱処理を行わない場合は、剥離層１１と下地層１２の間に接続用電極を含む配線層を形成してから、素子層２０を形成してもよい。この工程を含む半導体装置の作製方法を図４に示す。

剥離層１１上に絶縁層６１を形成する。絶縁層６１の接続用電極を形成する領域に開口を形成する。絶縁層６１上に導電層を形成する。研磨処理などで導電体層の不要な部分を除去し、導電体６２、および導電体６３を形成する（図４Ａ）。

図１Ｃの工程を行い、素子層２０、および配線層３０を形成する（図４Ｂ）。

次に、図２Ａ、図２Ｂの工程を行い、素子層２０から基板１０を分離する。エッチングや研磨により絶縁層６１を薄くし、導電体６２および導電体６３を露出させて、配線層６０を形成する。以上により、上部および下部に外部の半導体装置との接続用電極を備えた半導体装置４３が得られる（図４Ｂ）。

接続用電極は、上部および下部の双方に設ける必要はなく、別の半導体装置との接続に必要な電極を形成すればよい。

（実施の形態２）
図を用いて本実施の形態を説明する。本実施の形態では、実施の形態１の方法で作成された半導体装置を含む半導体装置の一例として、メモリ機能有する半導体装置について説明する。

図５はメモリ機能有する半導体装置２００のブロック回路図である。

半導体装置２００は、メモリセルアレイ２１０、および駆動回路２１１〜２１４を有する。メモリセルアレイ２１０は、ｍ本のワード線ＷＬ、ｍ本のソース線ＳＬ、及びｍ本の信号線ＳＲ、ｎ本のビット線ＢＬ、ｎ本の信号線ＳＲと、縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセル２２０を有する。

メモリセル２２０は、トランジスタ２２１、トランジスタ２２２、容量素子２２３およびノード２２４を有する。ノード２２４はメモリセル２２０の電荷蓄積部である。

半導体装置２００の動作について説明する。トランジスタ２２１はオフであり、信号線ＳＲにトランジスタ２２２をオンにする電位を印加する。トランジスタ２２２には、信号線ＳＣの電位に応じた電流が流れるため、ノード２２４には信号線ＳＣの電位に応じた電荷が蓄積される。トランジスタ２２２をオフにして、ノード２２４を電気的に浮遊状態にすることで、ノード２２４の電荷を保持する。

信号線ＳＬに所定の電位（定電位）が印加された状態で、ワード線ＷＬに読み出し用の電位を与えると、ノード２２４の電位に対応する電流がトランジスタ２２１を流れる。そのためビット線ＢＬの電位はノード２２４の電位に応じた値となる。よって、ビット線ＢＬの電位を検出することで、メモリセル２２０に保持されているデータを読み出すことができる。

ここでは、メモリセル２２０において、トランジスタ２２１は半導体基板から作製され、トランジスタ２２２は酸化物半導体層から作製される。そのためトランジスタ２２２はのオフ電流は極めて小さい。したがって、ノード２２４からの電荷のリークが抑えられるため、メモリセル２２０は優れた電荷保持特性を有する。

半導体装置２００は、メモリセル２１０のトランジスタ２２２および容量素子２２３を含む半導体装置３００と、メモリセルアレイ２１０のトランジスタ２２１、及び駆動回路２１１〜２１４を含む半導体装置４００でなる。

図６は、半導体装置２００の構成例を示す断面図である。なお、図６は半導体装置２００の積層構造を説明するための図であり、半導体装置２００を特定の切断線で切った図ではない。

半導体装置２００は、半導体装置３００と半導体装置４００が積層され、それぞれの接続用電極が接続されている。下側の半導体装置３００には、シリコンウエハなどの半導体基板３０１から作製される。上側の半導体装置４００は、実施の形態１を適用して作製された半導体装置であり、酸化物半導体層を含む半導体素子が作製される。

まず、半導体装置３００の構成を説明する。半導体装置３００は、トランジスタ２２２、容量素子２２３以外の半導体素子を有する。図５には、代表低にメモリセル２２０のトランジスタ２２１のみを示す。

半導体基板３０１には、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）３０２が形成され、トランジスタ２２１が他の素子と絶縁分離されている。半導体基板３０１の素子形成領域にはボロンやリン、およびヒ素などの導電性を付与する不純物が添加されたウェル３０３が形成されている。トランジスタ２２１のチャネル形成領域、不純物領域３０４（ソース領域及びドレイン領域ともいう）がウェル３０３に形成されている。ゲート電極層３０６が、ゲート絶縁層３０５を介してチャネル形成領域上に形成されている。図６の例では、半導体基板３０１としてバルク状の半導体を用いているが、ＳＯＩ型半導体基板を用いてもよい。

トランジスタ２２１を覆って、絶縁層３１０が形成されている。絶縁層３１０中には、コンタクトプラグを構成する導電体３２１〜３２３が形成されている。絶縁層３１０上には、導電層３２５〜３２９が形成されている。導電層３２５はワード線ＷＬに対応し、導電層３２６はソース線ＳＬを構成し、導電層３２９は信号線ＳＲを構成する。

絶縁層３１０上に絶縁層３１１が形成されている。絶縁層３１１中にコンタクトプラグを構成する導電体３３１〜３３４が形成されている絶縁層３１１上に導電層３３５〜３３９が形成されている。導電層３３７はビット線ＢＬを構成し、導電層３３８は信号線ＳＣを構成する。絶縁層３１１上に絶縁層３１２が形成されている。絶縁層３１２中にコンタクトプラグを構成する導電体３４１〜３４４が形成されている。

絶縁層３１２上に絶縁層３１３が形成されている。絶縁層３１３中には、半導体装置４００との接続電極を構成する導電体３５１〜３５４が形成されている。導電体３５１は、ワード線ＷＬ（導電層３２５）に接続され、導電体３５２はトランジスタ２２１のゲート電極層３０６に接続され、導電体３５３は信号線ＳＣ（導電層３３８）に接続され、導電体３５４は信号線ＳＲ（導電層３２９）に接続されている。トランジスタ２２１にはソース線ＳＬ（導電層３２６）、およびビット線ＢＬ（導電層３３７）が接続されている。

次に、半導体装置４００の構成を説明する。下地層４０１上に、トランジスタ２２２および容量素子２２３が形成される。下地層４０１中には、半導体装置３００との接続用電極を構成する導電体４５１〜４５４が形成されている。

下地層４０１上には、トランジスタ２２２の半導体層となる酸化物半導体層４０２、酸化物半導体層４０２に接続されている導電層４２１、導電層４２２が形成されている。導電層４２１は導電体４５２に接続され、導電層４２２は導電体４５３に接続されている。

導電層４２１、４２２を覆って絶縁層４１０が形成されている。絶縁層４１０はトランジスタ２２２のゲート絶縁層、容量素子２２３の誘電体を構成する。絶縁層４１０上に導電層４３１、４３２が形成される。導電層４３１、４３２は、それぞれ同じ列にあるメモリセル２２０において共通の導電層である。導電層４３１は導電体３５４に接続され、導電層４３２は導電体４５４に接続されている。

半導体装置３００と半導体装置４００は互いに電気的に接続された状態で積層され、それぞれの接続用電極が接続されている。ここでは、導電体３５１〜３５４と導電体４５１〜４５４を接合により結合して、半導体装置３００と半導体装置４００とを電気的に接続している。なお、導電体３５１〜３５４と導電体４５１〜４５４との接続は、導電性接着など他の導電体を用いてもよい。また、半導体装置３００と半導体装置４００との結合強度が不十分であれば、半導体装置３００と半導体装置４００との隙間にエポキシ樹脂などの接着剤を充填してもよい。

図６の例では、半導体装置３００には、半導体装置４００との接続用電極を下部（下地層側）に設けているが、これらを上部に設けることもできる。図７にその構成例を示す。

図７に示すように、半導体装置４６０は絶縁層４１１上に絶縁層４８０を有する。絶縁層４８０中には半導体装置３００との接続電極を構成する導電体４８１〜４８４を有する。また、絶縁層中に、導電体４７１〜４７４が形成されている。導電体４８１は導電体４７１を介して導電層４３１に接続され、導電体４８２は導電体４７２を介して導電層４２１に接続され、導電体４８３は導電体４７３を介して導電層４２２に接続され、導電体４８４は導電体４７４を介して導電層４３２に接続されている。

図７に示すように、導電体３５１〜３５４に導電体４８１〜４８４が接続するように、半導体装置３００が半導体装置４６０に積層されている。半導体装置４６０の作製用基板の分離は、半導体装置４６０と半導体装置３００を貼り合わせる前に行うこともできるし、貼り合わせた後に行ってもよい。

図６、図７の例では、酸化物半導体層を含む１つの半導体装置と、半導体基板から作製された半導体装置を積層した半導体装置の例を示したが、複数の半導体装置を３次元に集積した構造はこれに限定されるものでない。酸化物半導体層を含む１または複数の半導体装置と、半導体基板から作製された１または複数の半導体装置を積層して、３次元に集積した半導体装置を作製することが可能である。

１０基板
１１剥離層
１２、１３下地層
１４酸化物半導体層
１５、１６キャップ層
１８単結晶酸化物半導体層
２０素子層
２１トランジスタ
２５〜２７導電層
２８、２９、３１絶縁層
３０配線層
３２、３３導電体
３５レーザ光
３６Ｇａ層
４１〜４３半導体装置
５１、５２、５５、５６導電体
５３、５４導電層
６０配線層
６１絶縁層
６２、６３導電体
２００半導体装置
２１０メモリセルアレイ
２１１〜２１４駆動回路
２２０メモリセル
２２１、２２２トランジスタ
２２３容量素子
２２４ノード
３００半導体装置
３０１半導体基板
３０３ウェル
３０４不純物領域
３０５ゲート絶縁層
３０６ゲート電極層
３１０〜３１２絶縁層
３２１〜３２３、３３１〜３３４、３４１〜３４４、３５１〜３５４導電体
３２５〜３２９、３３５〜３５９導電層
４００半導体装置
４０１下地層
４０２酸化物半導体層
４１０、４１１絶縁層
４２１、４２２、４３１、４３２導電層
４５１〜４５４導電体
４６０半導体装置
４８０絶縁層
４７１〜４７４導電体
４８１〜４８４導電体

Claims

サファイア基板上にエピタキシャル成長によって窒化ガリウム層を形成し、
前記窒化ガリウム層上にエピタキシャル成長によって下地層を形成し、
前記下地層上に酸化物半導体層を形成し、
前記酸化物半導体層を熱処理によって単結晶化し、
前記酸化物半導体層を有する半導体素子を形成し、
前記窒化ガリウム層に前記サファイア基板側からレーザ光を照射し、前記窒化ガリウム層を熱分解させることで前記半導体素子と前記サファイア基板とを分離することを特徴とする半導体装置の作製方法。