JP2022518026A - メモリアレイおよびメモリアレイの形成において使用される方法 - Google Patents
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Abstract
Description
いくつかの実施形態では、メモリアレイの形成において使用される方法は、導電層と、導電層の上方の第1の絶縁体層と、第1の絶縁体層の上方の犠牲材料層、犠牲材料層の上方の第2の絶縁体層とを含む、基板を形成することを含む。垂直方向に交互になった絶縁層とワード線層とを含む積層が、第2の絶縁体層の上方に形成される。チャネル材料が、絶縁層およびワード線層を通って形成される。水平方向に細長いトレンチが、積層を貫通して犠牲材料層まで形成される。犠牲材料が、水平方向に細長いトレンチを通って、第1の絶縁体層の材料に対して選択的に、および第2の絶縁体層の材料に対して選択的に、エッチングされる。チャネル材料の横方向外側の側壁が、犠牲材料層内に露出される。導電構造が、犠牲材料層内のチャネル材料の横方向外側の側壁に直接接して形成される。導電構造は、第1の絶縁体層を通って延び、チャネル材料を導電層に直接電気的に結合する。
Claims (45)
- メモリアレイの形成において使用される方法であって、
導電層と、導電層の上方の第1の絶縁体層と、第1の絶縁体層の上方の犠牲材料層と、犠牲材料層の上方の第2の絶縁体層と、第2の絶縁体層の上方に垂直方向に交互になった絶縁層およびワード線層を含む積層とを含む、基板を形成することと、
絶縁層およびワード線層を通るチャネル材料を形成することと、
積層を貫通して犠牲材料層まで、水平方向に細長いトレンチを形成することと、
第1の絶縁体層の材料に対して選択的に、および第2の絶縁体層の材料に対して選択的に、水平方向に細長いトレンチを通して犠牲材料をエッチングし、犠牲材料層内のチャネル材料の横方向外側の側壁を露出させることと、
犠牲材料層内のチャネル材料の横方向外側の側壁に直接接するように導電構造を形成することであって、この導電構造が、第1の絶縁体層を貫通して延び、チャネル材料を導電層に直接電気的に結合する、形成することと
を含む、方法。 - 第1の絶縁体層の材料と第2の絶縁体層の材料が、互いに対して同じ組成である、請求項1に記載の方法。
- ワード線層が犠牲材料を含み、導電構造を形成した後でワード線層の犠牲材料を導電性ワード線材料に置き換えることをさらに含む、請求項1に記載の方法。
- エッチングの前に水平方向に細長いトレンチ内で犠牲側壁ライナを形成することと、エッチングの後で犠牲側壁ライナを除去することとを含む、請求項3に記載の方法。
- 犠牲側壁ライナが、導電構造を形成した後で除去される、請求項4に記載の方法。
- チャネル材料を導電層内に形成することを含み、チャネル材料が、導電層内のいかなる導電性材料のどこにも直接接しない底部を有する、請求項1に記載の方法。
- 垂直方向に第2の絶縁体層と絶縁層の最下部との間にある、導電性にドープされた半導電性材料層を形成することを含み、チャネル材料が、導電性にドープされた半導電性材料層を通して形成され、導電構造は、(a)導電性にドープされた半導電性材料層内にあるチャネル材料と(b)導電性にドープされた半導電性材料層の導電性にドープされた半導電性材料との間の横方向に、導電性にドープされた半導電性材料層内にある、請求項1に記載の方法。
- 導電性にドープされた半導電性材料内にある導電率増加ドーパントを、導電構造を貫通してチャネル材料へと横方向に、および導電性にドープされた半導電性材料層の上方にあるチャネル材料へと上方向に、拡散させることを含む、請求項7に記載の方法。
- 導電構造が、前記拡散の前後に導電率増加ドーパントを含む導電性にドープされた半導体材料を含む、請求項8に記載の方法。
- エッチングの前に水平方向に細長いトレンチ内で犠牲側壁ライナを形成することと、エッチングの後で犠牲側壁ライナを除去することとを含み、犠牲線が、導電性にドープされた半導電性材料層の導電性にドープされた半導電性材料の組成と同じ組成である、請求項7に記載の方法。
- 水平方向に細長いトレンチが、第1の絶縁体層の底部の上方にあるそれぞれの底部を有する、請求項1に記載の方法。
- 水平方向に細長いトレンチの底部が第1の絶縁体層の最上部の上方にある、請求項11に記載の方法。
- 水平方向に細長いトレンチの底部が犠牲材料層の最上部の下方にある、請求項12に記載の方法。
- 導電構造が環を含む、請求項1に記載の方法。
- アレイ回路の下にCMOSを形成することを含む、請求項1に記載の方法。
- メモリアレイの形成において使用される方法であって、
導電層と、この導電層の上方の絶縁性金属酸化物を含む第1の絶縁体層と、この第1の絶縁体層の上方の窒化シリコン層と、窒化シリコン層の上方に絶縁性金属酸化物を含む第2の絶縁体層と、第2の絶縁体金属酸化物層の上方に垂直方向に交互になった絶縁層とワード線層とを含む積層とを含む、基板を形成することと、
絶縁層およびワード線層を貫通して導電層内にチャネル材料を形成することと、
積層を貫通して窒化シリコン層まで水平方向に細長いトレンチを形成することと、
第1の絶縁体層の絶縁性金属酸化物および第2の絶縁体層の絶縁性金属酸化物に対して選択的に水平方向に細長いトレンチを通って窒化シリコン層をウェットエッチングして、犠牲材料層内のチャネル材料の横方向外側の側壁を露出させることと、
犠牲材料層内のチャネル材料の横方向外側の側壁に直接接するように導電構造を形成することであって、この導電構造が、第1の絶縁体層を貫通して延び、チャネル材料を導電層に直接電気的に結合する、形成することと
を含む、方法。 - 絶縁性金属酸化物がSiO2を含む、請求項16に記載の方法。
- 絶縁性金属酸化物が複数の元素金属を含む、請求項16に記載の方法。
- 元素金属の1つがSiである、請求項18に記載の方法。
- 絶縁性金属酸化物の少なくとも大部分が化学量論的である、請求項16に記載の方法。
- 絶縁性金属酸化物の少なくとも大部分が非化学量論的である、請求項16に記載の方法。
- 垂直方向に第2の絶縁体層と絶縁層の最下部との間にある、導電性にドープされた半導電性材料層を形成することを含み、チャネル材料が、導電性にドープされた半導電性材料層を通して形成され、導電構造が、(a)導電性にドープされた半導電性材料層内にあるチャネル材料と(b)導電性にドープされた半導電性材料層の導電性にドープされた半導電性材料との間の横方向に、導電性にドープされた半導電性材料層内にある、請求項16に記載の方法。
- メモリアレイであって、
導電層と、
導電層の上方の絶縁体層と、
絶縁体層の上方の導体層と、
導体層の上方の垂直方向に交互になった絶縁層およびワード線層であって、ワード線層が個々のメモリセルのゲート領域を含み、ゲート領域の各個が、ワード線層の各個におけるワード線の一部を含む、絶縁層およびワード線層と
を含む、垂直積層と、
絶縁層およびワード線層を通って高さ方向に延びるチャネル材料と、
個々のゲート領域とチャネル材料との間にメモリ構造を含む個々のメモリセルであって、メモリ構造が、個々のゲート領域の横方向内側の電荷遮断領域と、電荷遮断領域の各個の横方向内側の蓄積領域と、蓄積領域の各個の横方向内側の絶縁電荷通過材料とを含む、個々のメモリセルと、
絶縁体層を通って延び、チャネル材料を導電層に直接電気的に結合する導電構造と
を含むメモリアレイ。 - 絶縁層およびワード線層を通って高さ方向に延びる水平方向に細長い絶縁体構造であって、ワード線層の各個内の個々のワード線を横方向に分離する水平方向に細長い絶縁体構造を含む、請求項23に記載のメモリアレイ。
- 水平方向に細長い絶縁体構造が、絶縁体層の底部の上方にある底部を個々に有する、請求項24に記載のメモリアレイ。
- 水平方向に細長い構造の底部が絶縁体層の最上部の上方にある、請求項25に記載のメモリアレイ。
- 水平方向に細長い構造の底部が導電層の最上部の下方にある、請求項26に記載のメモリアレイ。
- チャネル材料が導電層内にあり、チャネル材料が、導電層内のいかなる導電性材料のどこにも直接接しない底部を有する、請求項23に記載のメモリアレイ。
- 垂直方向に絶縁体層と絶縁層の最下部との間にある導電性にドープされた半導電性材料層を含み、チャネル材料が、導電性にドープされた半導電性材料層を通って延び、導電構造が、(a)導電性にドープされた半導電性材料層内の導電性にドープされた半導電性材料層内にあるチャネル材料と(b)導電性にドープされた半導電性材料層の導電性にドープされた半導電性材料との間の横方向に導電性にドープされた半導電性材料層内にある、請求項23に記載のメモリアレイ。
- 導電構造と導電性にドープされた半導電性材料が同じ組成である、請求項29に記載のメモリアレイ。
- 導体層の上方かつ導電性にドープされた半導電性材料層の下方にある別の絶縁体層を備える、請求項29に記載のメモリアレイ。
- NANDを備える、請求項23に記載のメモリアレイ。
- アレイ回路の下にCMOSを備える、請求項23に記載のメモリアレイ。
- メモリアレイであって、
導電層と、
導電層の上方の絶縁体層と、
絶縁体層の上方の導体層と、
導体層の上方の垂直方向に交互になった絶縁層およびワード線層であって、ワード線層が個々のメモリセルのゲート領域を含み、ゲート領域の各個が、ワード線層の各個におけるワード線の一部を含む、絶縁層およびワード線層と
を含む、垂直積層と、
絶縁層およびワード線層を通って高さ方向に延びるチャネル材料と、
個々のゲート領域とチャネル材料との間にメモリ構造を含む個々のメモリセルであって、メモリ構造が、個々のゲート領域の横方向内側の電荷遮断領域と、電荷遮断領域の各個の横方向内側の蓄積領域と、蓄積領域の各個の横方向内側の絶縁電荷通過材料とを含む、個々のメモリセルと、
チャネル材料を導電層に直接電気的に結合する導電構造と、
絶縁層およびワード線層を通って高さ方向に延びる水平方向に細長い絶縁体構造であって、ワード線の各個を横方向に分離し、絶縁体層の底部の上方にある底部を個々に有する水平方向に細長い絶縁体構造と
を含むメモリアレイ。 - 水平方向に細長い構造の底部が絶縁体層の最上部の上方にある、請求項34に記載のメモリアレイ。
- 水平方向に細長い構造の底部が導電層の最上部の下方にある、請求項35に記載のメモリアレイ。
- メモリアレイであって、
導電層と、
導電層の上方の第1の絶縁体層と、
絶縁体層の上方の導体層と、
導電層の上方の第2の絶縁体層と、
第2の絶縁体層の上方の導電性にドープされた半導電性材料層と、
導電性にドープされた半導電性材料層の上方の垂直方向に交互になった絶縁層およびワード線層であって、ワード線層が個々のメモリセルのゲート領域を含み、ゲート領域の各個がワード線層の各個におけるワード線の一部を含む、絶縁層およびワード線層と
を含む、垂直積層と、
絶縁層およびワード線層を通って高さ方向に延びるチャネル材料と、
個々のゲート領域とチャネル材料との間にメモリ構造を含む個々のメモリセルであって、メモリ構造が、個々のゲート領域の横方向内側の電荷遮断領域と、電荷遮断領域の各個の横方向内側の蓄積領域と、蓄積領域の各個の横方向内側の絶縁電荷通過材料とを含む、個々のメモリセルと、
導電性にドープされた半導電性材料層、第2の絶縁体層、導体層、および第1の絶縁体層を通って延びる導電構造であって、チャネル材料を導電層に直接電気的に結合し、導電層の側壁に直接接している側壁を含む導電構造と
を含むメモリアレイ。 - 第1の絶縁体層の材料と第2の絶縁体層の材料が、互いに対して同じ組成である、請求項37に記載のメモリアレイ。
- 第1の絶縁体層が絶縁性金属酸化物を含み、第2の絶縁体層が絶縁性金属酸化物を含む、請求項37に記載のメモリアレイ。
- 第1の絶縁体層の絶縁性金属酸化物と第2の絶縁体層の絶縁性金属酸化物が、互いに対して同じ組成である、請求項39に記載のメモリアレイ。
- 絶縁性金属酸化物がSiO2を含む、請求項40に記載のメモリアレイ。
- 絶縁性金属酸化物が複数の元素金属を含む、請求項40に記載のメモリアレイ。
- 元素金属の1つがSiである、請求項42に記載のメモリアレイ。
- 絶縁性金属酸化物の少なくとも大部分が化学量論的である、請求項40に記載のメモリアレイ。
- 絶縁性金属酸化物の少なくとも大部分が非化学量論的である、請求項40に記載のメモリアレイ。
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