TW202038444A - 記憶體陣列及用以形成記憶體陣列之方法 - Google Patents

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Abstract

一種用以形成一記憶體陣列之方法包括在一基板上方形成包括導體材料之一層。包括蝕刻停止材料之犧牲島直接形成於包括該導體材料之該層之該導體材料上方。包括垂直交替之絕緣層及字線層之一堆疊形成於該等犧牲島及包括該導體材料之該層上方。蝕刻經進行穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該蝕刻停止材料，以形成具有包括該蝕刻停止材料之個別基底之通道開口。透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層。通道材料形成於至包括該導體材料之該層之該等延伸通道開口中。該通道材料與包括該導體材料之該層之該導體材料電耦合。本發明揭示與方法無關之結構。

Description

記憶體陣列及用以形成記憶體陣列之方法
本文中揭示之實施例係關於記憶體陣列及用以形成一記憶體陣列之方法。
記憶體係一種類型之積體電路且在電腦系統中用於儲存資料。記憶體可製作成個別記憶體胞之一或多個陣列。可使用數位線(其等亦可被稱為位元線、資料線或感測線)及存取線(其等亦可被稱為字線)寫入至記憶體胞或自記憶體胞讀取。感測線可使沿陣列之行之記憶體胞導電互連，且存取線可使沿陣列之列之記憶體胞導電互連。各記憶體胞可透過一感測線及一存取線之組合唯一地定址。
記憶體胞可為揮發性的、半揮發性的或非揮發性的。非揮發性記憶體胞可在沒有電源之情況下長時間儲存資料。非揮發性記憶體習知地被指定為具有至少約10年之一保存時間之記憶體。揮發性記憶體消散且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更少之一保存時間。無論如何，記憶體胞經組態以依至少兩個不同可選擇狀態保持或儲存記憶體。在二進位系統中，狀態被視為「0」或「1」。在其他系統中，至少一些個別記憶體胞可經組態以儲存兩個以上資訊位準或狀態。
一場效電晶體係可用於一記憶體胞中之一種類型之電子組件。此等電晶體包括其間具有一半導電通道區之一對導電源極/汲極區。一導電閘極鄰近通道區且藉由一薄閘極絕緣體與該通道區分離。將一適合電壓施加至閘極容許電流透過通道區自源極/汲極區之一者流動至另一者。當自閘極移除電壓時，在很大程度上防止電流流過通道區。場效電晶體亦可包含額外結構(例如，一能夠可逆地程式化之(reversibly programmable)電荷儲存區)作為閘極絕緣體與導電閘極之間之閘極構造之部分。
快閃記憶體係一種類型之記憶體且在現代電腦及裝置中具有許多使用。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置利用固態硬碟中之快閃記憶體取代習知硬碟機變得愈來愈常見。作為又一實例，快閃記憶體在無線電子裝置中係普遍的，此係因為其使製造商能夠在新通信協定成為標準化時支援該等新通信協定，且提供針對增強之特徵遠端地升級裝置之能力。
NAND可為整合快閃記憶體之一基本架構。一NAND胞單元包括串聯耦合至記憶體胞之一串行組合(其中該串行組合通常被稱為一NAND串)的至少一個選擇裝置。NAND架構可組態成包括個別地包括一能夠可逆地程式化之垂直電晶體之垂直堆疊記憶體胞的三維配置。可在垂直堆疊記憶體胞下方形成控制或其他電路。其他揮發性或非揮發性記憶體陣列架構亦可包括個別地包括一電晶體之垂直堆疊記憶體胞。
在一實施例中，一種用以形成一記憶體陣列之方法包括：在一基板上方形成包括導體材料之一層；直接在包括該導體材料之該層之該導體材料上方形成包括蝕刻停止材料之犧牲島(sacrificial island)；在該等犧牲島及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊；蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該蝕刻停止材料，以形成具有包括該蝕刻停止材料之個別基底之通道開口；透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層；及在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合。
在一實施例中，一種用以形成一記憶體陣列之方法包括：在一基板上方形成包括導體材料之一層；形成與線隔開且介於該等線之間之犧牲島，該等犧牲島及犧牲線直接在包括該導體材料之該層之該導體材料上方，該等犧牲島及該等線包括蝕刻停止材料；在該等犧牲島、該等線及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊；蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該蝕刻停止材料，以形成具有包括該蝕刻停止材料之個別基底之通道開口；透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層；在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合；及蝕刻穿過該等絕緣層及該等字線層而至該等線之該蝕刻停止材料，以形成具有包括該等線之個別線之該蝕刻停止材料之個別基底的水平長形溝槽。
在一實施例中，一種用以形成一記憶體陣列之方法包括：在一基板上方形成包括導體材料之一層；形成與非犧牲線隔開且介於該等非犧牲線之間之犧牲島，該等犧牲島及該等非犧牲線直接在包括該導體材料之該層之該導體材料上方，該等犧牲島及該等非犧牲線包括絕緣蝕刻停止材料；在該等犧牲島、該等非犧牲線及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊；蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該絕緣蝕刻停止材料，以形成具有包括該絕緣蝕刻停止材料之個別基底之通道開口；透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層；在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合；蝕刻穿過該等絕緣層及該等字線層而至該等非犧牲線之該絕緣蝕刻停止材料，以形成具有包括該等非犧牲線之個別非犧牲線之該絕緣蝕刻停止材料之個別基底的水平長形溝槽，該等非犧牲線保留在該記憶體陣列之一完成構造中。
在一實施例中，一種用以形成一記憶體陣列及導電貫穿陣列導通體(through-array-via) (TAV)之方法包括：在一基板上方形成包括導體材料之一層；形成犧牲島及非犧牲接合墊，該等犧牲島直接在包括該導體材料之該層之該導體材料上方，該等犧牲島及該等非犧牲接合墊包括形成自其等各自頂部至其等各自底部之一導電路徑的導電蝕刻停止材料；在該等犧牲島、該等非犧牲接合墊及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊；蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該導電蝕刻停止材料，以形成具有包括該導電蝕刻停止材料之個別基底之通道開口；透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層；在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合；蝕刻穿過該等絕緣層及該等字線層而至該等非犧牲接合墊之該導電蝕刻停止材料，以形成具有包括該等非犧牲接合墊之個別非犧牲接合墊之該導電蝕刻停止材料之個別基底的TAV開口；及在直接電耦合至該等非犧牲接合墊之該等TAV開口中形成導電材料，以在該等TAV開口之個別TAV開口中形成個別TAV。
在一實施例中，一種用以形成一記憶體陣列及導電貫穿陣列導通體(TAV)之方法包括：在一基板上方形成包括導體材料之一層；形成接合墊及犧牲島，該等犧牲島直接在包括該導體材料之該層之該導體材料上方，該等接合墊及該等犧牲島包括蝕刻停止材料；在該等接合墊、該等犧牲島及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊；蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該蝕刻停止材料，以形成具有包括該蝕刻停止材料之個別基底之通道開口；透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層；在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合；蝕刻穿過該等絕緣層及該等字線層而至該等接合墊之該蝕刻停止材料，以形成具有包括非犧牲接合墊之個別非犧牲接合墊之該蝕刻停止材料之個別基底的TAV開口；及移除至少一些之該蝕刻停止材料且其後在該等TAV開口中形成導電材料，以在該等TAV開口之個別TAV開口中形成個別TAV。
在一實施例中，一種記憶體陣列包括一垂直堆疊，該垂直堆疊包括：一層，其包括導體材料；一層，其包括絕緣體材料，該層在包括導體材料之該層上方；及交替之絕緣層及字線層，其等在包括該絕緣體材料之該層上方，該等字線層包括個別記憶體胞之閘極區，該等閘極區個別地包括該等字線層之個別字線層中之一字線之部分；通道材料，其豎向延伸穿過該等絕緣層、該等字線層及包括該絕緣體材料之該層；該通道材料直接電耦合至包括該導體材料之該層之該導體材料；該等個別記憶體胞，其等包括介於該閘極區與該通道材料之間之一記憶體結構；該記憶體結構包括在該等閘極區之個別閘極區徑向內部之一電荷阻擋區、在該等電荷阻擋區之個別電荷阻擋區徑向內部之一電荷儲存區、及在該等電荷儲存區之個別電荷儲存區徑向內部之絕緣電荷通路材料，該等電荷阻擋區包括一電荷阻擋材料；及一環形凹部，其在包括該絕緣體材料之該層中，該環形凹部徑向向外突出而直接在該等個別字線層中之導電材料下方，該電荷阻擋材料在包括該絕緣體材料之該層中之該環形凹部中且直接在該等個別字線層中之該導電材料下方。
本發明之實施例涵蓋用以形成電晶體及/或記憶體胞之一陣列(例如，NAND或其他記憶體胞之一陣列，其具有在該陣列下方之周邊控制電路(例如，陣列下CMOS (CMOS under-array)))的方法。本發明之實施例涵蓋所謂的「後閘極(gate-last)」或「替換閘極(replacement-gate)」處理、所謂的「先閘極(gate-first)」處理、及與何時形成電晶體閘極無關之現有或未來發展之其他處理。本發明之實施例亦涵蓋與製造方法無關之電晶體及/或記憶體胞(例如，NAND或其他記憶體胞)之一陣列。參考圖1至圖29描述第一例示性方法實施例，其等可被視為一「後閘極」或「替換閘極」程序。
圖1及圖2展示在形成電晶體及/或記憶體胞(尚未展示)之豎向延伸串之一陣列12之一方法中之一處理中基板構造10。基板構造10包括具有導電/導體/傳導(即，在本文中，導電)材料、半導電/半導體/半傳導材料、或絕緣/絕緣體/隔絕(即，在本文中，電絕緣)材料之任一或多者的一基底基板11。各種材料已豎向形成於基底基板11上方。材料可在圖1及圖2描繪之材料旁邊、自其豎向向內或豎向向外。例如，積體電路之其他部分或完全製作組件可提供於基底基板11上方、周圍或其內之某處。用於操作記憶體胞之豎向延伸串之一陣列(例如，陣列12)內之組件的控制及/或其他周邊電路亦可經製作且可或可不完全或部分在一陣列或子陣列內。此外，亦可獨立地、協力地、或以其他方式相對於彼此製作並操作多個子陣列。在本文件中，一「子陣列」亦可被視為一陣列。
圖2展示作為構造10之部分之已形成於基底基板11上方的電路組件60及62。此可包括如上文提及之控制及/或其他周邊電路且在其他方面對本文中揭示之發明並不重要。絕緣體材料59 (例如，二氧化矽或氮化矽)包圍組件60及62且在組件60及62上方。包括導體材料63之一層64已形成於基板11及組件/材料59、60及62上方(例如，在陣列或陣列區12內)。可使用任何適合導體材料，例如，金屬材料或導電摻雜半導體材料之一者或兩者。在一項實施例中，導體材料63包括形成於矽化鎢頂上之導電摻雜多晶矽。導電材料63可包括用於控制對將形成於陣列12內之電晶體及/或記憶體胞之讀取及寫入存取的控制電路(例如，周邊在陣列下方之(peripheral-under-array)電路)之部分。在一項實施例中，層64內之導體材料63可圖案化為NAND電路之一共同源極(例如，一源極線)，例如，如在Caillat等人於2017年5月18日發表之美國專利申請公開案第2017/0140833號中展示，且該案之全文特此以引用的方式併入本文中。包括絕緣體材料66 (例如，二氧化矽及/或氮化矽)之一層65已形成於層64上方。
參考圖3及圖4，開口67及68已經形成穿過層65之絕緣體材料66而至層64之導體材料63。一開口69亦已經形成穿過材料66及59而至組件62。此可藉由任何現有或未來發展技術(例如，光微影)形成。開口67、68及69個別地展示為具有相同各自大小及形狀(例如，開口67及69為圓形，且開口68為長形溝槽)，但可使用替代大小及形狀。與開口67及68相比，例示性開口69在構造10中更深。在此係藉由蝕刻而形成之情況下，分別形成多晶矽及二氧化矽之材料62及59可有利於在無需額外處理步驟或考量之情況下蝕刻較深開口69。
參考圖5及圖6，包括蝕刻停止材料70之犧牲島72已直接形成於層64之導體材料63上方。此可例如藉由沈積蝕刻停止材料70以填充開口67且接著在背部將材料70至少平坦化或拋光至絕緣體材料66之一最上表面而發生。在一項實施例中，蝕刻停止材料70包括導電材料(例如，導電摻雜半導體材料或金屬材料)。在一項實施例中，蝕刻停止材料70包括一徑向外部介電材料(例如，二氧化矽或氮化矽，且未展示)及一徑向內部導電材料(例如，TiN及W，且未展示)。在一項實施例中，蝕刻停止材料70係絕緣的。在一項實施例中且如所展示，蝕刻停止材料70之線73亦已直接形成於層64之導體材料63上方，其中犧牲島72與線73隔開且介於線73之間。在例如蝕刻停止材料70導電之情況下，線73可為犧牲線。在例如蝕刻停止材料70絕緣之情況下，線73可為犧牲線或非犧牲線。在其中蝕刻停止材料70導電之一項實施例中，非犧牲接合墊74已經形成而與待形成之導電貫穿陣列導通體(TAV)直接電耦合。在此一實施例中，導電蝕刻停止材料70形成自犧牲島72及非犧牲接合墊74之各自頂部至各自底部之一導電路徑。
參考圖7，包括垂直交替之絕緣層20及字線層22之一堆疊18已形成於犧牲島72、線73及包括導體材料63之層64上方。在一項實施例中，已在堆疊18與包括蝕刻停止材料70之層65之間提供包括垂直交替之絕緣層23* (例如，23A、23B、23C，統稱為23*)及導體層27* (例如，27A、27B、27C，統稱為27*)之一堆疊21 (例如，藉由在形成堆疊18之前形成堆疊21)。層22及27*可不包括導電材料，且層20及23*可不包括絕緣材料或在此處理點時為絕緣的。僅展示少數層20及22，其中堆疊18更可能包括數打、一百個或更多個等之層20及22。類似地，堆疊21在存在時可包括更多或更少之垂直交替之層。例示性字線層22及導體層27*包括第一材料26 (例如，氮化矽)，其可為完全或部分犧牲性的。例示性絕緣層20及23*包括一第二材料24 (例如，二氧化矽)，其具有與第一材料26之組合物不同之組合物且其可為完全或部分犧牲性的。可製作可為或可並非周邊及/或控制電路(未展示)之部分之其他電路，例如，可在字線層22之一最上字線層上方製作此電路之導電材料及絕緣材料之多個垂直交替之層(未展示)。
參考圖8及圖9，蝕刻已經進行穿過絕緣層20及字線層22以及堆疊21 (在存在時)而至個別犧牲島72之蝕刻停止材料70 (即，其充當一蝕刻停止層(etch stop))，以形成具有包括蝕刻停止材料70之個別基底33之通道開口25。通道開口25可進入至蝕刻停止材料70中(如所展示)或可在其頂上停止(未展示)。在一項實施例中且如所展示，個別島72在直徑上大於個別通道開口25。替代地但欠佳地，個別島72可具有與個別通道開口25相同或小於個別通道開口25之水平大小(未展示)。
參考圖10及圖11，已透過圖8及圖9之個別通道開口25移除(例如，藉由濕式或乾式各向同性蝕刻，且此可相對於其他曝露材料選擇性地進行)犧牲島72 (未展示)以使此等通道開口(現被指定為具有基底33E之25E)延伸至層64。在一項此實施例中且如所展示，延伸通道開口25E延伸至導體材料63。移除犧牲島72 (未展示)之動作可導致延伸通道開口25E進入至導體材料63中(未展示)或可停止在其頂上(如所展示)。在一項實施例中且如所展示，其中在移除島72之前，在島72個別地在直徑上大於通道開口25之情況下，移除之動作形成通道開口25E以個別地具有在包括絕緣體材料66之層65中之徑向向外突出(例如，相對於最初形成之通道開口25)的一環形凹部15。
電晶體通道材料形成於至包括導體材料之層之延伸通道開口中以與其之導體材料電耦合。在一些實施例中，陣列之個別記憶體胞經形成以包括一閘極區(例如，一控制閘極區)及橫向介於該閘極區與通道材料之間之一記憶體結構。在一項此實施例中，記憶體結構經形成以包括一電荷阻擋區、電荷儲存材料及絕緣電荷通路材料。個別記憶體胞之電荷儲存材料(例如，浮動閘極材料(諸如摻雜或未摻雜矽)或電荷捕捉材料(諸如氮化矽、金屬點等))在豎向上沿著電荷阻擋區之個別電荷阻擋區。絕緣電荷通路材料(例如，具有夾置在兩個絕緣體氧化物[例如，二氧化矽]之間之含氮材料[例如，氮化矽]之一帶隙工程(bandgap-engineered)結構)橫向介於通道材料與電荷儲存材料之間。
圖12及圖13展示一項實施例，其中電荷阻擋材料30、電荷儲存材料32及電荷通路材料34已在豎向上沿絕緣層20及字線層22形成於個別延伸通道開口25E中且形成於環形凹部15內。一犧牲保護材料35 (例如，多晶矽)已沿電荷通路材料34形成。可藉由例如將其之各自薄層沈積於堆疊18上方及個別延伸通道開口25E內而形成電晶體材料30、32及34 (例如，記憶體胞材料)及材料35。
參考圖14，已進行衝孔蝕刻(punch etching)以自延伸通道開口25E之基底33E移除材料30、32及34而曝露導體材料63且已移除(例如，藉由選擇性濕式蝕刻)犧牲保護材料35 (未展示)。此衝孔蝕刻可導致延伸通道開口25E進入至導體材料63中(如所展示)或可停止在其頂上(未展示)。
參考圖15及圖16，接著，通道材料36已在豎向上沿絕緣層20及字線層22形成於延伸通道開口25E中。在一項實施例中且如所展示，無通道材料36形成於環形凹部15中。例示性通道材料36包含經適當摻雜之結晶半導體材料，諸如一或多個矽、鍺及所謂的III/V族半導體材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36之各者之例示性厚度係25埃至100埃。延伸通道開口25E被展示為包括一徑向中心固體介電材料38 (例如，旋塗介電質、二氧化矽及/或氮化矽)。替代地且僅藉由實例，延伸通道開口25E內之徑向中心部分可包含(若干)空隙(void space) (未展示)及/或沒有固體材料(未展示)。
參考圖17及圖18，蝕刻已經進行穿過絕緣層20及字線層22且穿過堆疊21 (在存在時)而至線73之蝕刻停止材料70，以形成具有包括個別線73之蝕刻停止材料70之個別基底37的水平長形溝槽40。在一項實施例中，例如在蝕刻停止材料70絕緣之情況下，線73係非犧牲性的且保留在記憶體陣列之一完成構造中(未展示)。替代地且如圖19及圖20中展示，線73 (未展示)係犧牲性的且已透過個別水平長形溝槽40移除。無論如何，可在形成通道材料36之前或之後及在形成通道開口25/25E之前或之後(其中展示在此形成通道材料36之後)發生蝕刻穿過絕緣層及字線層而至線73之蝕刻停止材料70。
參考圖21，已相對於第二材料24選擇性地蝕刻字線層22及層27*之第一材料26 (未展示) (例如，在材料26係氮化矽且材料24係二氧化矽之情況下，使用液體或蒸氣H3 PO4 作為一主要蝕刻劑)。
參考圖22，導電材料48已穿過溝槽40形成至字線層22及層27*中，且其將包括所形成之個別字線及其他閘極線之導電材料。可使用任何適合導電材料，例如，金屬材料及/或導電摻雜半導體材料之一者或兩者。
參考圖23至圖25，已自個別溝槽40移除導電材料48。此已導致形成字線29及個別電晶體及/或記憶體胞56之豎向延伸串49。電晶體及/或記憶體胞56之近似位置由圖25中之一括號指示且一些由圖23及圖24中之虛線輪廓指示，其中電晶體及/或記憶體胞56在所描繪實例中基本上為環狀或環形的。導電材料48可被視為具有對應於個別電晶體及/或記憶體胞56之控制閘極區52之終端50 (圖25)。所描繪實施例中之控制閘極區52包括個別字線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間之一記憶體結構95 (圖25)。個別溝槽40已由材料(例如，55 [介電質，諸如二氧化矽或氮化矽]，及例如，57 [多晶矽])填充。
一電荷阻擋區(例如，電荷阻擋材料30)介於電荷儲存材料32與個別控制閘極區52之間。一電荷阻擋可在一記憶體胞中具有以下功能：在一程式化模式中，電荷阻擋可防止電荷載子從電荷儲存材料(例如，浮動閘極材料、電荷捕捉材料等)離開而傳遞朝向控制閘極，及在一擦除模式中，電荷阻擋可防止電荷載子從控制閘極流入至電荷儲存材料中。因此，一電荷阻擋可用以阻止個別記憶體胞之控制閘極區與電荷儲存材料之間之電荷遷移。如所展示之一例示性電荷阻擋區包括絕緣體材料30。藉由進一步實例，在電荷儲存材料(例如，材料32)絕緣之情況下(例如，在一絕緣電荷儲存材料32與導電材料48之間沒有任何不同組合物材料之情況下)，一電荷阻擋區可包括此電荷儲存材料之一橫向(例如，徑向)外部部分。無論如何，作為一額外實例，在沒有任何分離組合物絕緣體材料30之情況下，一電荷儲存材料與一控制閘極之導電材料之一介面可足以用作一電荷阻擋區。此外，導電材料48與材料30 (在存在時)之一介面結合絕緣體材料30可一起用作一電荷阻擋區，且替代地或額外地可用作一絕緣電荷儲存材料(例如，氮化矽材料32)之一橫向外部區。一例示性材料30係二氧化矽及/或氮化矽。
參考圖26及圖27，蝕刻已經進行穿過絕緣層20及字線層22而至個別非犧牲接合墊74之導電蝕刻停止材料70，以形成具有包括個別非犧牲接合墊74之導電蝕刻停止材料70之個別基底41的TAV開口39。替代地且更佳地，可在形成水平長形溝槽40之前(未展示)形成TAV開口39，使得TAV開口39經蝕刻穿過較佳二氧化矽材料24及較佳氮化矽材料26，與穿過較佳二氧化矽材料24及導電材料48相反。
參考圖28及圖29，絕緣體材料43 (例如，氮化矽及/或二氧化矽)及導電材料45 (例如，導電摻雜半導體材料及/或金屬材料)已形成於TAV開口39中且直接電耦合至非犧牲接合墊74以在個別TAV開口39中形成個別TAV 47。
作為一替代實例，可移除圖27中之至少一些蝕刻停止材料70 (無論是否導電)且其後可在個別TAV開口39中形成導電材料45以形成個別TAV。例如且僅藉由實例，考量其中蝕刻停止材料70包括一徑向外部介電材料(例如，二氧化矽)及一徑向內部導電材料(例如，TiN內襯及徑向中心W)之一實施例。可在將TAV開口39形成至圖27之材料70之後蝕除材料70之導電部分，而留下徑向外部介電材料。接著，可沈積絕緣體材料43，其後接著自個別TAV開口39之基底移除徑向外部介電材料及絕緣體材料43，且其後接著沈積導電材料45。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
參考圖30及圖31及一構造10a展示及描述一替代實例實施例。已在適當之情況下使用來自上述實施例之相同數字，其中用後綴「a」指示一些構造差異。參考圖30，在形成開口67之前已形成層23A (選用)及其上方之導體層27A，且接著已穿過層27A、23A及65形成開口67。此亦可例如相對於開口68 (未展示)及/或開口69發生以到達組件62 (未展示)。因此，圖5及圖6之犧牲島72 (未展示) (及在一項實施例中圖5及圖6之線73及/或非犧牲接合墊74)將形成為比如圖5及圖6中所展示更高。
參考圖31，已與上文描述般類似地形成材料30、32、34、36及38，其中(例如且在一項實施例中)已在延伸通道開口25E之環形凹部15a中至少形成電荷阻擋材料30。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
圖32及圖33展示關於一構造10b之替代例示性處理。已在適當之情況下使用來自上述實施例之相同數字，其中用後綴「b」指示一些構造差異。參考圖32，在形成開口67之前已形成層23A (選用)、27A、23B、27B、23C及27C，且接著已穿過此等層及65形成開口67。此亦可例如相對於開口68及/或69 (未展示)發生。因此，圖5及圖6之犧牲島72 (未展示) (及在一項實施例中，圖5及圖6之線73及/或非犧牲接合墊74)將形成為比如圖5及圖6中展示及如上文關於圖30及圖31所描述更高。
參考圖33，已與上文描述般類似地形成材料30、32、34、36及38，其中(例如且在一項實施例中)已在延伸通道開口25E之環形凹部15b中至少形成電荷阻擋材料30。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
本發明之實施例涵蓋獨立於製造方法之記憶體陣列。然而，此記憶體陣列可具有如本文中在方法實施例中描述之屬性之任一者。同樣地，上述方法實施例可併入並形成關於裝置實施例描述之屬性之任一者。
在一項實施例中，一記憶體陣列(例如，12)包括一垂直堆疊(例如，18、21，外加其下方之材料63)，該堆疊具有包括導體材料(例如，63)之一層(例如，64)。包括絕緣體材料(例如，66)之一層(例如，65)在包括導體材料之層上方。交替之絕緣層(例如，20)及字線層(例如，22)在包括絕緣體材料之層上方。字線層包括個別記憶體胞(例如，56)之閘極區(例如，52)。閘極區個別地包括字線層之個別字線層中之一字線(例如，29)之部分。通道材料(例如，36)竪向延伸穿過絕緣層、字線層及包括絕緣體材料之層。通道材料直接電耦合至包括導體材料之層之導體材料。個別記憶體胞(例如，56)包括介於閘極區與通道材料之間之一記憶體結構(例如，95)。記憶體結構包括在閘極區之個別閘極區徑向內部之一電荷阻擋區(例如，當存在時為30，或當不存在時為材料32之一部分)。一電荷儲存區(例如，32)在電荷阻擋區之個別電荷阻擋區徑向內部。絕緣電荷通路材料(例如，34)在電荷儲存區之個別電荷儲存區徑向內部。電荷阻擋區包括一電荷阻擋材料(例如，當存在時為30，或當不存在時為材料32之一部分)。一環形凹部(例如，15、15a、15b)在包括絕緣體材料之層中。環形凹部徑向向外突出而直接在個別字線中之導電材料(例如，48)下方(例如，其中一些材料24在環形凹部上方)。電荷阻擋材料在包括絕緣體材料之層中之環形凹部中且直接在個別字線層中之導電材料下方。
在一項實施例中，導體材料包括在金屬材料上方之導電摻雜半導體材料。在一項實施例中，電荷儲存區包括電荷儲存材料，且此在包括絕緣體材料之層中之環形凹部中且在直接個別字線層中之導電材料下方。在一項此實施例中，絕緣電荷通路材料在包括絕緣體材料之層中之環形凹部中且直接在字線層中之導電材料下方。
在一項實施例中，環形凹部(例如，15a、15b)延伸至包括絕緣體材料之層上方，且電荷阻擋材料在包括絕緣體材料之層上方之環形凹部中。在一項此實施例中，包括傳導材料(例如，48)之一層(例如，27A、27B、27C之任一者)介於以下兩者之間：(a)交替之絕緣層及字線層，及(b)包括導體材料之層。環形凹部延伸至包括傳導材料之層中且在環形凹部中之電荷阻擋材料直接抵靠包括傳導材料之層之傳導材料。
在一項實施例中，記憶體陣列包括介於(a)交替之絕緣層及字線層與(b)包括導體材料之層之間之包括傳導材料之一層。環形凹部在包括傳導材料之層下方之任何位置處(例如，圖29)。在一項此實施例(例如，圖29)中，環形凹部在與包括傳導材料之層之傳導材料之一最底部表面隔開之任何位置處。藉此，在環形凹部中之電荷阻擋材料未直接抵靠包括傳導材料之層之傳導材料之最底部表面。
可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
在一項實施例中，一記憶體陣列(例如，12)包括一垂直堆疊(例如，18、21，外加其下方之材料63)，該垂直堆疊具有包括導體材料(例如，63)之一層(例如，64)。包括絕緣體材料(例如，66)之一層(例如，65)在包括導體材料之層上方。包括導電材料(例如，48)之一層(例如，27B)在包括絕緣體材料之層上方。交替之絕緣層(例如，20)及字線層(例如，22)在包括絕緣體材料之層上方。字線層包括個別記憶體胞(例如，56)之閘極區(例如，52)。閘極區個別地包括字線層之個別字線層中之一字線(例如，29)之部分。通道材料(例如，36)竪向延伸穿過絕緣層、字線層及包括絕緣體材料之層。通道材料直接電耦合至包括導體材料之層之導體材料。個別記憶體胞(例如，56)包括介於閘極區與通道材料之間之一記憶體結構(例如，95)。記憶體結構包括在閘極區之個別閘極區徑向內部之一電荷阻擋區(例如，當存在時為30，或當不存在時為材料32之一部分)。一電荷儲存區(例如，32)在電荷阻擋區之個別電荷阻擋區徑向內部。絕緣電荷通路材料(例如，34)在電荷儲存區之個別電荷儲存區徑向內部。電荷阻擋區包括一電荷阻擋材料(例如，當存在時為30，或當不存在時為材料32之一部分)。一環形凹部(例如，15、15a、15b)在包括絕緣體材料之層中且在包括導電材料之層中。環形凹部徑向向外突出而直接在個別字線中之傳導材料(例如，48)下方。電荷阻擋材料在處於包括絕緣體材料之層中且處於包括導電材料之層中之環形凹部中且直接在個別字線層中之傳導材料下方。
在一項實施例中，包括導電材料之層包括一選擇閘極源極控制線(例如，圖27、圖29、圖31及圖33中之層27B中之91)。在一項實施例中，包括導電材料之層不包括一選擇閘極源極控制線(例如，層27A中之導電材料)。圖27、圖29、圖31及圖33之實施例展示其中例如層27B中之導電材料48可為一選擇閘極源極控制線之實例。作為一替代實例實施例，層27B中之導電材料48可包括其間具有絕緣層(未展示)之三個分離層，且其中此等閘極直接並聯電耦合以共同用作一單一選擇閘極源極控制線。另外，例示性導電層27A可在擦除一記憶體胞串49中之一記憶體狀態時提供主要目的及功能以用於誘發閘極誘發之汲極洩漏之目的。例示性導電層27C可包括及用作一虛設字線93 (圖27、圖29、圖31及圖33)，此意謂此一層不含有可操作記憶體胞作為串49之部分，而是可操作為用於引起徑向鄰近其之通道材料36在操作中導電的一閘極。
在一項實施例中，存在包括在包括絕緣體材料之層上方之導電材料之多個層(例如，27A、27B、27C)，且其等在交替之絕緣層及字線層下方。環形凹部(例如，15b)在包括導電材料之此多個此等層中。在一項此實施例中，此多個此等層(例如，27B)之至少一者包括具有一選擇閘極源極控制線之導電材料。在一項此實施例中，包括導電材料之此多個此等層之至少一者不包括選擇閘極源極控制線。在一項此實施例中，包括導電材料之此多個此等層之至少一者包括一選擇閘極源極控制線。包括導電材料之此多個此等層之另外至少一者不包括一選擇閘極源極控制線。
上文論述之總成及結構可用於積體電路(circuit/circuitry)中且可併入至電子系統中。此等電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣範圍之系統之任一者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。
在本文件中，除非另有指示，否則「竪向」、「更高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下面」、「下方」、「底下」、「向上」及「向下」一般參考垂直方向。「水平」指代沿一主基板表面之一大致方向(即，在10度內)且可相對於在製作期間處理之基板，且垂直係大致正交於其之一方向。參考「完全水平」係沿主基板表面之方向(即，未與其成角度)且可相對於在製作期間處理之基板。此外，如本文中使用之「垂直」及「水平」係相對於彼此之大致垂直方向且與基板在三維空間中之定向無關。另外，「竪向延伸」及「在竪向上延伸」指代與完全水平偏離至少45°之一方向。此外，關於一場效電晶體之「在竪向上延伸」、「竪向延伸」、水平地延伸及水平延伸參考電晶體之通道長度之定向，電流在操作中沿該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在竪向上延伸」、「竪向延伸」、水平地延伸及水平延伸參考基底長度之定向，電流在操作中沿該定向在射極與集極之間流動。在一些實施例中，在竪向上延伸之任何組件、特徵部及/或區垂直地或在垂線之10°內延伸。
此外，「直接在…上方」及「直接在…下方」要求兩個所述區/材料/組件相對於彼此之至少一些橫向重疊(即，水平地)。再者，使用前面未加「直接」之「在…上方」僅要求所述區/材料/組件在另一區/材料/組件上方之某一部分在該另一區/材料/組件竪向外部(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面未加「直接」之「在…下方」僅要求所述區/材料/組件在另一區/材料/組件下方之某一部分在該另一區/材料/組件竪向內部(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。
本文中描述之材料、區及結構之任一者可為均質或非均質的，且無論如何可連續地或不連續地上覆於任何材料上方。在提供任何材料之一或多個例示性組合物之情況下，該材料可包括此一或多個組合物、基本上由此一或多個組合物組成或由此一或多個組合物組成。此外，除非另有陳述，否則可使用任何適合或有待發展之技術來形成各材料，實例為原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(之前無方向形容詞)定義為自不同組合物之一緊鄰材料或一緊鄰區之一最接近表面垂直通過一給定材料或區之平均直線距離。另外，本文中描述之各種材料或區可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則除非另有指示，否則厚度指代平均厚度，且歸因於厚度係可變的，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，例如，若此等材料或區係非均質的，則「不同組合物」僅要求彼此可直接抵靠之兩種所述材料或區之部分在化學及/或物理上不同。若此等材料或區並非均質的且若兩種所述材料或區彼此未直接抵靠，則「不同組合物」僅要求最接近彼此之兩種所述材料或區之部分在化學及/或物理上不同。在本文件中，當所述材料、區或結構彼此存在至少某一實體觸碰接觸時，一材料、區或結構「直接抵靠」另一材料、區或結構。相比之下，前面未加「直接」之「在…上方」、「在…上」、「鄰近」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、(若干)區或(若干)結構導致所述材料、區或結構彼此未實體觸碰接觸之構造。
在本文中，若在正常操作中，電流能夠自一區-材料-組件連續地流動至另一區-材料-組件，且主要藉由亞原子正電荷及/或負電荷(當充分產生亞原子正電荷及/或負電荷時)之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲等)。
另外，「金屬材料」係一元素金屬、兩個或更多個元素金屬之一混合物或一合金、及任何導電金屬化合物之任一者或組合。
在本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積、形成(forming及/或formation)之「選擇性」係對一種所述材料之此一動作相對於另一(些)所述材料按體積計以至少2:1之一速率如此起作用。此外，選擇性地沈積、選擇性地生長或選擇性地形成係針對沈積、生長或形成之至少前75埃相對於另一或若干所述材料按體積計以至少2:1之一速率進行沈積、生長或形成一種材料。
除非另有指示，否則本文中對「或」之使用涵蓋任一者及兩者。 總結
在一些實施例中，一種用以形成一記憶體陣列之方法包括在一基板上方形成包括導體材料之一層。包括蝕刻停止材料之犧牲島直接形成於包括導體材料之層之導體材料上方。包括垂直交替之絕緣層及字線層之一堆疊形成於犧牲島及包括導體材料之層上方。蝕刻經進行穿過絕緣層及字線層而至犧牲島之個別犧牲島之蝕刻停止材料，以形成具有包括蝕刻停止材料之個別基底之通道開口。透過通道開口之個別通道開口移除犧牲島以使個別通道開口延伸至包括導體材料之層。通道材料形成於至包括導體材料之層之延伸通道開口中。通道材料與包括導體材料之層之導體材料電耦合。
在一些實施例中，一種用以形成一記憶體陣列之方法包括在一基板上方形成包括導體材料之一層。形成與線隔開且介於線之間之犧牲島。犧牲島及線直接在包括導體材料之層之導體材料上方。犧牲島及線包括蝕刻停止材料。在犧牲島、線及包括導體材料之層上方形成包括垂直交替之絕緣層及字線層之一堆疊。蝕刻經進行穿過絕緣層及字線層而至犧牲島之個別犧牲島之蝕刻停止材料，以形成具有包括蝕刻停止材料之個別基底之通道開口。透過通道開口之個別通道開口移除犧牲島以使個別通道開口延伸至包括導體材料之層。通道材料形成於至包括導體材料之層之延伸通道開口中。通道材料與包括導體材料之層之導體材料電耦合。蝕刻經進行穿過絕緣層及字線層而至線之蝕刻停止材料，以形成具有包括線之個別線之蝕刻停止材料之個別基底的水平長形溝槽。
在一些實施例中，一種用以形成一記憶體陣列之方法包括在一基板上方形成包括導體材料之一層。形成與非犧牲線隔開且介於非犧牲線之間之犧牲島。犧牲島及非犧牲線直接在包括導體材料之層之導體材料上方。犧牲島及非犧牲線包括絕緣蝕刻停止材料。在犧牲島、非犧牲線及包括導體材料之層上方形成包括垂直交替之絕緣層及字線層之一堆疊。蝕刻經進行穿過絕緣層及字線層而至犧牲島之個別犧牲島之絕緣蝕刻停止材料，以形成具有包括絕緣蝕刻停止材料之個別基底之通道開口。透過通道開口之個別通道開口移除犧牲島以使個別通道開口延伸至包括導體材料之層。通道材料形成於至包括導體材料之層之延伸通道開口中。通道材料與包括導體材料之層之導體材料電耦合。蝕刻經進行穿過絕緣層及字線層而至非犧牲線之絕緣蝕刻停止材料，以形成具有包括非犧牲線之個別非犧牲線之絕緣蝕刻停止材料之個別基底的水平長形溝槽。非犧牲線保留在記憶體陣列之一完成構造中。
在一些實施例中，一種用以形成一記憶體陣列及導電貫穿陣列導通體(TAV)之方法包括在一基板上方形成包括導體材料之一層。形成犧牲島及非犧牲接合墊。犧牲島直接在包括導體材料之層之導體材料上方。犧牲島及非犧牲接合墊包括形成自其等各自頂部至其等各自底部之一導電路徑的導電蝕刻停止材料。在犧牲島、非犧牲接合墊及包括導體材料之層上方形成包括垂直交替之絕緣層及字線層之一堆疊。蝕刻經進行穿過絕緣層及字線層而至犧牲島之個別犧牲島之導電蝕刻停止材料，以形成具有包括導電蝕刻停止材料之個別基底之通道開口。透過通道開口之個別通道開口移除犧牲島以使個別通道開口延伸至包括導體材料之層。通道材料形成於至包括導體材料之層之延伸通道開口中。通道材料與包括導體材料之層之導體材料電耦合。蝕刻經進行穿過絕緣層及字線層而至非犧牲接合墊之導電蝕刻停止材料，以形成具有包括非犧牲接合墊之個別非犧牲接合墊之導電蝕刻停止材料之個別基底的TAV開口。導電材料形成於TAV開口以直接電耦合至非犧牲接合墊而在TAV開口之個別TAV開口中形成個別TAV。
在一些實施例中，一種用以形成一記憶體陣列及導電貫穿陣列導通體(TAV)之方法包括在一基板上方形成包括導體材料之一層。形成接合墊及犧牲島，其中犧牲島直接在包括導體材料之層之導體材料上方。接合墊及犧牲島包括蝕刻停止材料。包括垂直交替之絕緣層及字線層之一堆疊形成於接合墊、犧牲島及包括導體材料之層上方。蝕刻經進行穿過絕緣層及字線層而至犧牲島之個別犧牲島之蝕刻停止材料，以形成具有包括蝕刻停止材料之個別基底之通道開口。透過通道開口之個別通道開口移除犧牲島以使個別通道開口延伸至包括導體材料之層。通道材料形成於至包括導體材料之層之延伸通道開口中。通道材料與包括導體材料之層之導體材料電耦合。蝕刻經進行穿過絕緣層及字線層而至接合墊之蝕刻停止材料，以形成具有包括非犧牲接合墊之個別非犧牲接合墊之蝕刻停止材料之個別基底的TAV開口。移除至少一些蝕刻停止材料且其後在TAV開口中形成導電材料以在TAV開口之個別TAV開口中形成個別TAV。
在一些實施例中，一種記憶體陣列包括一垂直堆疊，該垂直堆疊包括：一層，其包括導體材料；一層，其包括絕緣體材料，該層在包括導體材料之該層上方；及交替之絕緣層及字線層，其等在包括該絕緣體材料之該層上方。字線層包括個別記憶體胞之閘極區。閘極區個別地包括字線層之個別字線層中之一字線之部分。通道材料豎向延伸穿過絕緣層、字線層及包括絕緣體材料之層。通道材料直接電耦合至包括導體材料之層之導體材料。個別記憶體胞包括介於閘極區與通道材料之間之一記憶體結構。記憶體結構包括在閘極區之個別閘極區徑向內部之一電荷阻擋區、在電荷阻擋區之個別電荷阻擋區徑向內部之一電荷儲存區、及在電荷儲存區之個別電荷儲存區徑向內部之絕緣電荷通路材料。電荷阻擋區包括一電荷阻擋材料。一環形凹部在包括絕緣體材料之層中。環形凹部徑向向外突出而直接在個別字線層中之導電材料下方。電荷阻擋材料在包括絕緣體材料之層中之環形凹部中且直接在個別字線層中之導電材料下方。
在一些實施例中，一種記憶體陣列包括一垂直堆疊，該垂直堆疊包括：一層，其包括導體材料；一層，其包括絕緣體材料，該層在包括導體材料之該層上方；一層，其包括導電材料，該層在包括絕緣體材料之該層上方；交替之絕緣層及字線層，其等在包括該導電材料之該層上方。字線層包括個別記憶體胞之閘極區。閘極區個別地包括字線層之個別字線層中之一字線之部分。通道材料豎向延伸穿過絕緣層、字線層、包括導電材料之層及包括絕緣體材料之層。通道材料直接電耦合至包括導體材料之層之導體材料。個別記憶體胞包括介於閘極區與通道材料之間之一記憶體結構。記憶體結構包括在閘極區之個別閘極區徑向內部之一電荷阻擋區、在電荷阻擋區之個別電荷阻擋區徑向內部之一電荷儲存區、及在電荷儲存區之個別電荷儲存區徑向內部之絕緣電荷通路材料。電荷阻擋區包括一電荷阻擋材料。一環形凹部在包括絕緣體材料之層中且在包括導電材料之層中。環形凹部徑向向外突出而直接在個別字線層中之傳導材料下方。電荷阻擋材料在處於包括絕緣體材料之層中且處於包括導電材料之層中之環形凹部中且直接在個別字線層中之傳導材料下方。
根據法規，已依或多或少關於結構及方法特徵特定之語言描述本文中揭示之標的物。然而，應瞭解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中揭示之手段包括實例實施例。因此，發明申請專利範圍應被賦予如字面上措辭之全範疇，且應根據等效物之教義加以適當解釋。
10:基板構造 10a:構造 10b:構造 11:基底基板 12:陣列/陣列區 15:環形凹部 15a:環形凹部 15b:環形凹部 18:堆疊 20:絕緣層 21:堆疊 22:字線層 23A:絕緣層 23B:絕緣層 23C:絕緣層 24:第二材料/二氧化矽材料 25:通道開口 25E:延伸通道開口 26:第一材料/氮化矽材料 27A:導體層/導電層 27B:導體層 27C:導體層/導電層 29:字線 30:電荷阻擋材料/電晶體材料/絕緣體材料 32:電荷儲存材料/電晶體材料/氮化矽材料 33:基底 33E:基底 34:電荷通路材料/電晶體材料 35:犧牲保護材料 36:通道材料 37:基底 38:固體介電材料 39:貫穿陣列導通體(TAV)開口 40:水平長形溝槽 41:基底 43:絕緣體材料 45:導電材料 47:貫穿陣列導通體(TAV) 48:導電材料 49:記憶體胞串 50:終端 52:控制閘極區 55:介電質 56:記憶體胞 57:多晶矽 59:絕緣體材料/組件 60:電路組件/材料 62:電路組件/材料 63:導體材料/導電材料 64:層 65:層 66:絕緣體材料 67:開口 68:開口 69:開口 70:蝕刻停止材料 72:犧牲島 73:線 74:非犧牲接合墊 91:選擇閘極源極控制線 93:虛設字線 95:記憶體結構
圖1係根據本發明之一實施例之一處理中基板之一部分之一圖解橫截面視圖，且係穿過圖2中之線1-1取得。
圖2係穿過圖1中之線2-2取得之一視圖。
圖3係在繼圖1所展示之步驟之後之一處理步驟處的圖1基板之一視圖，且係穿過圖4中之線3-3取得。
圖4係穿過圖3中之線4-4取得之一視圖。
圖5係在繼圖3所展示之步驟之後之一處理步驟處的圖3基板之一視圖，且係穿過圖6中之線5-5取得。
圖6係穿過圖5中之線6-6取得之一視圖。
圖7係在繼圖5所展示之步驟之後之一處理步驟處的圖5基板之一視圖。
圖8係在繼圖7所展示之步驟之後之一處理步驟處的圖7基板之一視圖，且係穿過圖9中之線8-8取得。
圖9係穿過圖8中之線9-9取得之一視圖。
圖10係在繼圖8所展示之步驟之後之一處理步驟處的圖8基板之一視圖，且係穿過圖11中之線10-10取得。
圖11係穿過圖10中之線11-11取得之一視圖。
圖12係在繼圖10所展示之步驟之後之一處理步驟處的圖10基板之一視圖，且係穿過圖13中之線12-12取得。
圖13係穿過圖12中之線13-13取得之一視圖。
圖14係在繼圖13所展示之步驟之後之一處理步驟處的圖13基板之一視圖。
圖15係在繼圖13所展示之步驟之後之一處理步驟處的圖13基板之一視圖，且係穿過圖16中之線15-15取得。
圖16係穿過圖15中之線16-16取得之一視圖。
圖17係在繼圖15所展示之步驟之後之一處理步驟處的圖15基板之一視圖，且係穿過圖18中之線17-17取得。
圖18係穿過圖17中之線18-18取得之一視圖。
圖19係在繼圖17所展示之步驟之後之一處理步驟處的圖17基板之一視圖，且係穿過圖20中之線19-19取得。
圖20係穿過圖19中之線20-20取得之一視圖。
圖21係在繼圖20所展示之步驟之後之一處理步驟處的圖20基板之一視圖。
圖22係在繼圖21所展示之步驟之後之一處理步驟處的圖21基板之一視圖。
圖23係在繼圖22所展示之步驟之後之一處理步驟處的圖22基板之一視圖，且係穿過圖24中之線23-23取得。
圖24係穿過圖23中之線24-24取得之一視圖。
圖25係圖24之一部分之一放大圖。
圖26係在繼圖23所展示之步驟之後之一處理步驟處的圖23基板之一視圖，且係穿過圖27中之線26-26取得。
圖27係穿過圖26中之線27-27取得之一視圖。
圖28係在繼圖26所展示之步驟之後之一處理步驟處的圖26基板之一視圖，且係穿過圖29中之線28-28取得。
圖29係穿過圖28中之線29-29取得之一視圖。
圖30係根據本發明之一實施例之一處理中基板之一部分之一圖解橫截面視圖。
圖31係在繼圖30所展示之步驟之後之一處理步驟處的圖30基板之一視圖。
圖32係根據本發明之一實施例之一處理中基板之一部分之一圖解橫截面視圖。
圖33係在繼圖32所展示之步驟之後之一處理步驟處的圖32基板之一視圖。
10:基板構造
11:基底基板
12:陣列/陣列區
18:堆疊
20:絕緣層
21:堆疊
22:字線層
23A:絕緣層
23B:絕緣層
23C:絕緣層
24:第二材料/二氧化矽材料
25:通道開口
25E:延伸通道開口
27A:導體層/導電層
27B:導體層
27C:導體層/導電層
29:字線
30:電荷阻擋材料/電晶體材料/絕緣體材料
32:電荷儲存材料/電晶體材料/氮化矽材料
33E:基底
34:電荷通路材料/電晶體材料
36:通道材料
38:固體介電材料
39:貫穿陣列導通體(TAV)開口
40:水平長形溝槽
41:基底
43:絕緣體材料
45:導電材料
47:貫穿陣列導通體(TAV)
48:導電材料
49:記憶體胞串
57:多晶矽
59:絕緣體材料/組件
60:電路組件/材料
62:電路組件/材料
63:導體材料/導電材料
64:層
65:層
66:絕緣體材料
69:開口
70:蝕刻停止材料
91:選擇閘極源極控制線
93:虛設字線

Claims (25)

  1. 一種用以形成一記憶體陣列之方法，其包括： 在一基板上方形成包括導體材料之一層； 直接在包括該導體材料之該層之該導體材料上方形成包括蝕刻停止材料之犧牲島； 在該等犧牲島及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊； 蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該蝕刻停止材料，以形成具有包括該蝕刻停止材料之個別基底之通道開口； 透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層；及 在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合。
  2. 如請求項1之方法，其中該蝕刻停止材料包括導電材料。
  3. 如請求項1之方法，其中該蝕刻停止材料包括一徑向外部介電材料及一徑向內部導電材料。
  4. 如請求項1之方法，其中在該移除之前，該等個別島在直徑上大於該等個別通道開口。
  5. 如請求項1之方法，其中該等犧牲島及該蝕刻停止材料在包括與該蝕刻停止材料之組合物不同之組合物之絕緣體材料的一層中。
  6. 如請求項5之方法，其中在該移除之前，該等個別島在直徑上大於該等個別通道開口，該移除形成在包括該絕緣體材料之該層中且徑向向外突出之一環形凹部，且進一步包括在形成該通道材料之前在該環形凹部中形成電荷阻擋材料。
  7. 如請求項6之方法，其包括在形成該通道材料之前在該環形凹部中形成電荷儲存材料。
  8. 如請求項7之方法，其包括在形成該通道材料之前在該環形凹部中形成絕緣電荷通路材料。
  9. 如請求項6之方法，其中該環形凹部中未形成該通道材料。
  10. 如請求項1之方法，其包括： 在形成該等犧牲島之前形成包括絕緣體材料之一層，該絕緣體材料具有與該蝕刻停止材料之組合物不同之組合物； 在形成該堆疊之前，在包括該絕緣體材料之該層上方形成一導體層；及 在該導體中且在包括該絕緣體材料之該層中形成該等犧牲島。
  11. 如請求項10之方法，其中在該移除之前，該等個別島在直徑上大於該等個別通道開口，該移除在包括該絕緣體材料之該層中及該導體層中形成一環形凹部，該環形凹部徑向向外突出，且進一步包括在形成該通道材料之前在該環形凹部中形成電荷阻擋材料。
  12. 如請求項10之方法，其包括： 在包括該絕緣體材料之該層上方形成多個該導體層；及 在包括該絕緣體材料之該層上方之該多個該等導體層中形成該等犧牲島。
  13. 如請求項12之方法，其中在該移除之前，該等個別島在直徑上大於該等個別通道開口，該移除在包括該絕緣體材料之該層及在包括該絕緣體材料之該層上方之該多個該等導體層中形成一環形凹部，該環形凹部徑向向外突出，且進一步包括在形成該通道材料之前在該環形凹部中形成電荷阻擋材料。
  14. 一種用以形成一記憶體陣列之方法，其包括： 在一基板上方形成包括導體材料之一層； 形成與線隔開且介於該等線之間之犧牲島，該等犧牲島及犧牲線直接在包括該導體材料之該層之該導體材料上方，該等犧牲島及該等線包括蝕刻停止材料； 在該等犧牲島、該等線及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊； 蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該蝕刻停止材料，以形成具有包括該蝕刻停止材料之個別基底之通道開口； 透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層； 在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合；及 蝕刻穿過該等絕緣層及該等字線層而至該等線之該蝕刻停止材料，以形成具有包括該等線之個別線之該蝕刻停止材料之個別基底的水平長形溝槽。
  15. 如請求項14之方法，其中該等犧牲島及該等線包括導電蝕刻停止材料且該等線係犧牲性的，且進一步包括透過該等水平長形溝槽之個別溝槽移除該等導電犧牲線。
  16. 如請求項14之方法，其中該等犧牲島及該等線包括絕緣蝕刻停止材料且該等線係犧牲性的，且進一步包括透過該等水平長形溝槽之個別溝槽移除該等絕緣犧牲線。
  17. 如請求項14之方法，其中該等犧牲島及該等線包括絕緣蝕刻停止材料。
  18. 如請求項14之方法，其中該蝕刻穿過該等絕緣層及該等字線層而至該等犧牲線之該蝕刻停止材料在該形成該通道材料之後發生。
  19. 一種用以形成一記憶體陣列之方法，其包括： 在一基板上方形成包括導體材料之一層； 形成與非犧牲線隔開且介於該等非犧牲線之間之犧牲島，該等犧牲島及該等非犧牲線直接在包括該導體材料之該層之該導體材料上方，該等犧牲島及該等非犧牲線包括絕緣蝕刻停止材料； 在該等犧牲島、該等非犧牲線及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊； 蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該絕緣蝕刻停止材料，以形成具有包括該絕緣蝕刻停止材料之個別基底之通道開口； 透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層； 在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合； 蝕刻穿過該等絕緣層及該等字線層而至該等非犧牲線之該絕緣蝕刻停止材料，以形成具有包括該等非犧牲線之個別非犧牲線之該絕緣蝕刻停止材料之個別基底的水平長形溝槽，該等非犧牲線保留在該記憶體陣列之一完成構造中。
  20. 如請求項19之方法，其中該蝕刻穿過該等絕緣層及該等字線層而至該等非犧牲線之該絕緣蝕刻停止材料在該形成該通道材料之後發生。
  21. 一種用以形成一記憶體陣列及導電貫穿陣列導通體(TAV)之方法，其包括： 在一基板上方形成包括導體材料之一層； 形成犧牲島及非犧牲接合墊，該等犧牲島直接在包括該導體材料之該層之該導體材料上方，該等犧牲島及該等非犧牲接合墊包括形成自其等各自頂部至其等各自底部之一導電路徑的導電蝕刻停止材料； 在該等犧牲島、該等非犧牲接合墊及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊； 蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該導電蝕刻停止材料，以形成具有包括該導電蝕刻停止材料之個別基底之通道開口； 透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層； 在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合； 蝕刻穿過該等絕緣層及該等字線層而至該等非犧牲接合墊之該導電蝕刻停止材料，以形成具有包括該等非犧牲接合墊之個別非犧牲接合墊之該導電蝕刻停止材料之個別基底的TAV開口；及 在直接電耦合至該等非犧牲接合墊之該等TAV開口中形成導電材料以在該等TAV開口之個別TAV開口中形成個別TAV。
  22. 如請求項21之方法，其中該蝕刻穿過該等絕緣層及該等字線層而至該等非犧牲接合墊之該導電蝕刻停止材料在該形成該通道材料之後發生。
  23. 一種用以形成一記憶體陣列及導電貫穿陣列導通體(TAV)之方法，其包括： 在一基板上方形成包括導體材料之一層； 形成接合墊及犧牲島，該等犧牲島直接在包括該導體材料之該層之該導體材料上方，該等接合墊及該等犧牲島包括蝕刻停止材料； 在該等接合墊、該等犧牲島及包括該導體材料之該層上方形成包括垂直交替之絕緣層及字線層之一堆疊； 蝕刻穿過該等絕緣層及該等字線層而至該等犧牲島之個別犧牲島之該蝕刻停止材料，以形成具有包括該蝕刻停止材料之個別基底之通道開口； 透過該等通道開口之個別通道開口移除該等犧牲島以使該等個別通道開口延伸至包括該導體材料之該層； 在至包括該導體材料之該層之該等延伸通道開口中形成通道材料，該通道材料與包括該導體材料之該層之該導體材料電耦合； 蝕刻穿過該等絕緣層及該等字線層而至該等接合墊之該蝕刻停止材料，以形成具有包括該等非犧牲接合墊之個別非犧牲接合墊之該蝕刻停止材料之個別基底的TAV開口；及 移除至少一些該蝕刻停止材料且其後在該等TAV開口中形成導電材料以在該等TAV開口之個別TAV開口中形成個別TAV。
  24. 一種記憶體陣列，其包括： 一垂直堆疊，其包括： 一層，其包括導體材料； 一層，其包括絕緣體材料，該層在包括導體材料之該層上方；及 交替之絕緣層及字線層，其等在包括該絕緣體材料之該層上方，該等字線層包括個別記憶體胞之閘極區，該等閘極區個別地包括該等字線層之個別字線層中之一字線之部分； 通道材料，其豎向延伸穿過該等絕緣層、該等字線層及包括該絕緣體材料之該層；該通道材料直接電耦合至包括該導體材料之該層之該導體材料； 該等個別記憶體胞，其等包括介於該閘極區與該通道材料之間之一記憶體結構；該記憶體結構包括在該等閘極區之個別閘極區徑向內部之一電荷阻擋區、在該等電荷阻擋區之個別電荷阻擋區徑向內部之一電荷儲存區、及在該等電荷儲存區之個別電荷儲存區徑向內部之絕緣電荷通路材料，該等電荷阻擋區包括一電荷阻擋材料；及 一環形凹部，其在包括該絕緣體材料之該層中，該環形凹部徑向向外突出而直接在該等個別字線層中之導電材料下方，該電荷阻擋材料在包括該絕緣體材料之該層中之該環形凹部中且直接在該等個別字線層中之該導電材料下方。
  25. 一種記憶體陣列，其包括： 一垂直堆疊，其包括： 一層，其包括導體材料； 一層，其包括絕緣體材料，該層在包括導體材料之該層上方； 一層，其包括導電材料，該層在包括絕緣體材料之該層上方； 交替之絕緣層及字線層，其等在包括該導電材料之該層上方，該等字線層包括個別記憶體胞之閘極區，該等閘極區個別地包括該等字線層之個別字線層中之一字線之部分； 通道材料，其豎向延伸穿過該等絕緣層、該等字線層、包括該導電材料之該層及包括該絕緣體材料之該層；該通道材料直接電耦合至包括該導體材料之該層之該導體材料； 該等個別記憶體胞，其等包括介於該閘極區與該通道材料之間之一記憶體結構；該記憶體結構包括在該等閘極區之個別閘極區徑向內部之一電荷阻擋區、在該等電荷阻擋區之個別電荷阻擋區徑向內部之一電荷儲存區、及在該等電荷儲存區之個別電荷儲存區徑向內部之絕緣電荷通路材料，該等電荷阻擋區包括一電荷阻擋材料；及 一環形凹部，其在包括該絕緣體材料之該層中且在包括該導電材料之該層中，該環形凹部徑向向外突出而直接在該等個別字線層中之傳導材料下方，該電荷阻擋材料在處於包括該絕緣體材料之該層中且處於包括該導電材料之該層中之該環形凹部中且直接在該等個別字線層中之該傳導材料下方。
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