TW202211447A

TW202211447A - 三維記憶體元件和用於形成三維記憶體元件的方法

Info

Publication number: TW202211447A
Application number: TW109137088A
Authority: TW
Inventors: 吳林春; 張坤; 文犀周; 夏志良; 霍宗亮
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2020-09-04
Filing date: 2020-10-26
Publication date: 2022-03-16
Also published as: TWI746228B

Abstract

本案公開了3D記憶體元件和用於形成3D記憶體元件的各實施例。在一個實施例中，一種3D記憶體元件包括：絕緣層、半導體層、由交錯的導電層和介電層所構成的儲存堆疊層、源極接觸結構，從絕緣層的相對於半導體層的相對側垂直地延伸穿過絕緣層，以與半導體層接觸、以及通道結構，該通道結構垂直地延伸穿過儲存堆疊層和半導體層進入絕緣層或源極接觸結構中。

Description

三維記憶體元件和用於形成三維記憶體元件的方法

本案內容的實施例涉及三維（3D）記憶體元件及其製造方法。

通過改進製程技術、電路設計、程式設計演算法和製程，將平面儲存單元微縮到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高。結果，用於平面儲存單元的儲存密度接近上限。

3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制去往和來自記憶體陣列的訊號的週邊設備。

本文公開了3D記憶體元件和用於製造3D記憶體元件的方法的實施例。

在一個示例中，一種3D記憶體元件包括：絕緣層、半導體層，由交錯的導電層和介電層所構成的儲存堆疊層、源極接觸結構，從絕緣層的相對於半導體層的相對側垂直地延伸穿過絕緣層以與半導體層接觸、以及通道結構，該通道結構垂直地延伸穿過儲存堆疊層和半導體層進入絕緣層或源極接觸結構中。

在另一示例中，一種3D記憶體元件包括：絕緣層、半導體層，由交錯的導電層和介電層所構成的儲存堆疊層、以及垂直地延伸穿過儲存堆疊層和半導體層的通道結構。該通道結構包括記憶體膜和半導體通道，並且半導體通道沿通道結構的側壁的部分與半導體層的子層接觸。該3D記憶體元件還包括：絕緣結構，該絕緣結構垂直地延伸穿過儲存堆疊層進入半導體層中，其中絕緣結構的底表面與絕緣層的頂表面齊平。

在又一示例中，其公開了一種用於形成3D記憶體元件的方法。在基底的第一側依次形成停止層、第一絕緣層、犧牲層、第一半導體層和介電堆疊層。形成通道結構，該通道結構垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一絕緣層中。形成開口，該開口垂直地延伸穿過介電堆疊層和第一半導體層並在犧牲層處停止以暴露犧牲層的一部分。通過開口、用第一半導體層與第一絕緣層之間的第二半導體層來替換犧牲層。從與基底的所述第一側相對的第二側移除該基底並在停止層處停止。

在又一示例中，其公開了一種用於形成3D記憶體元件的方法。在基底上依次形成第一絕緣層、犧牲層、第一半導體層和介電堆疊層。形成通道結構，該通道結構垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一絕緣層中。用第一半導體層與第一絕緣層之間的第二半導體層來替換犧牲層。第一半導體層和第二半導體層中的至少一個半導體層摻雜有N型摻質。N型摻質在第一半導體層和第二半導體層中擴散。

儘管討論了具體的配置和設置，但是應該理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本案公開內容的精神和範圍的情況下，可以使用其它配置和設置。對於相關領域的技術人員將顯而易見的是，本案公開內容還可以用在各種其它應用中。

應注意的是，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的用語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確地描述，結合其它實施例來實施這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。

通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，如本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一（a）」、「一個（an）」或「該（the）」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。

應當容易理解的是，本案公開內容中的「在……上」、「在……上方」和「在……之上」的含義應當以最寬泛的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且包括「在某物上」且在其之間具有中間特徵或層的含義，並且「在……上方」或「在……之上」不僅意味著「在某物上方」或「在某物之上」的含義，而且可以包括「在某物上方」或「在某物之上」且在其之間沒有中間特徵或層的含義（即，直接在某物上）。

此外，為了便於描述，可以在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……之上」、「上部」等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中所描繪的位向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同位向。裝置可以以其它方式定向（旋轉90度或處於其它取向）並且同樣可以相應地解釋本文使用的空間相對描述詞。

如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。被添加在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。

如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上覆結構之上延伸，或者可以具有小於下層或上覆結構範圍的範圍。此外，層可以是均勻或不均勻連續結構的區域，其具有小於該連續結構厚度的厚度。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對水準平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、在其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成有互連線和/或垂直互連通道（via）觸點）以及一或多個介電層。

如本文所使用的，術語「標稱/標稱地」是指在產品或製程的設計階段期間針對元件或製程操作設定的特性或參數的期望值或目標值、以及高於和/或低於期望值的值範圍。值範圍可以是由於製程或公差的輕微變化而引起的。如本文所使用的，術語「大約」指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「大約」可以指示給定量的值，該給定量在該值的例如10-30%內變化（例如，值的±10%、±20%或±30%）。

如本文所使用的，術語「3D記憶體元件」是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為「記憶體串」，諸如NAND記憶體串）的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」意味著標稱地垂直於基底的橫向表面。

在一些3D NAND記憶體元件中，選擇性地生長半導體插塞以圍繞通道結構的側壁，例如，被稱為側壁選擇性磊晶生長（SEG）。與在通道結構的下端形成的另一類型的半導體插塞（例如底部SEG）相比，形成側壁SEG可避免在通道孔（也被稱為“SONO”穿孔）的底表面處蝕刻記憶體膜和半導體通道，從而增大製程的操作空間，特別是在利用先進技術來製造3D NAND記憶體元件（例如具有96或更多級的多層架構）時。此外，側壁SEG結構可以與晶背製程結合以從基底的背面形成源極接觸結構，避免正面源極接觸結構與字元線之間的洩漏電流和寄生電容並增加有效元件區域。

由於背面過程需要減薄基底，因此這會面臨諸如在減薄過程中難以在晶片級控制厚度均勻性的挑戰。這些挑戰限制了具有側壁SEG結構和背面過程的3D NAND記憶體元件的成品率。

此外，現有的3D記憶體元件通常包括由平行縫隙結構（例如，閘極線縫隙（GLS））分隔開的多個塊儲存區（memory block）。例如，如第1圖所示，3D記憶體元件100包括多個塊儲存區101，這些塊儲存區101由在x方向（例如，字元線方向）上橫向延伸的縫隙結構122分隔開。在每個塊儲存區101中，具有「H」個切口（未示出）的縫隙結構122還將塊儲存區101分隔成多個指儲存區（memory finger）103，其中每個指儲存區包括通道結構112的陣列。應注意，第1圖中包括x和y軸以說明晶片平面中的兩個正交方向。x方向是字元線方向，並且y方向是位元線方向。在y方向（例如，位元線方向）上佈置的相鄰塊儲存區101由在x方向（例如，字元線方向）上橫向延伸的各個縫隙結構122分隔開。

在製造3D記憶體元件時，縫隙結構122的形狀和尺寸可能容易受到波動，從而潛在地影響最終元件的性能。填充有導電材料（例如鎢（W））的縫隙結構122還會引入顯著的應力而造成晶片彎曲或扭曲。在填充有填充材料之前塊儲存區101之間的縫隙結構122的長的連續縫隙開口還可能造成相鄰堆疊結構在製造過程期間塌陷，從而降低成品率。由此，在一些3D記憶體元件中，在縫隙結構122中形成利用與填充縫隙結構122的材料不同的絕緣材料（例如，二氧化矽）來填充的支撐結構123（例如，虛設通道結構），以使得3D記憶體元件在製造過程期間不太容易變形或損壞，以及在製造之後調節3D記憶體元件的應力。

然而，當在縫隙結構122中形成支撐結構123時，支撐結構123與縫隙結構122之間的重疊部分（需要確保支撐結構與縫隙結構122之間的重疊）會由於用於形成絕緣結構的蝕刻和刨削過程而變成弱點。例如，如第2圖中所示，在3D記憶體元件100製造期間的中間結構包括基底102和具有以下三個子層的半導體層104：頂部半導體層104-1、在最終產品中將被替換為另一半導體層的犧牲層104-2，以及底部半導體層104-3。第2圖在y方向（例如，位元線方向）上示出了第1圖中的縫隙結構122和支撐結構123的重疊部分的橫截面。縫隙結構122和支撐結構123均垂直地延伸穿過介電堆疊層（未示出）進入半導體層104中。例如，在製造期間縫隙結構122和支撐結構123的重疊部分202與縫隙結構122或支撐結構123相比會被蝕刻得更深，而進入底部半導體層104-3中，這是因為對重疊部分202施加了兩個蝕刻過程。重疊部分202受到過蝕刻而深入底部半導體層104-3中可能會造成底部半導體層104-3稍後在移除犧牲層104-2時被無意地移除，從而降低成品率。

根據本案內容的各個實施例提供了改善的3D記憶體元件及其製造方法。可以在犧牲多晶矽層下方形成介電層（即絕緣層）而不是底部半導體層，以使得縫隙結構與支撐結構之間的重疊部分的底表面落在介電層而不是半導體層，以避免在犧牲層移除過程期間出現的弱點，如上所述。此外，在形成通道結構時，通道孔蝕刻可以在介電層內停止。這還可以增大通道孔的製程操作空間。在一些實施例中，還在基底上形成停止層以自動地停止背面減薄過程，以使得可以完全移除基底，以避免晶片厚度均勻性控制問題並降低背面過程的製造複雜度。

第3A圖和第3B圖示出了根據本案內容的各個實施例的各個示例性3D記憶體元件的截面圖。在一些實施例中，第3A圖中的3D記憶體元件300包括基底（未示出），該基底可以包括矽（例如單晶矽）、鍺矽（SiGe）、砷化鎵（GaAs）、鍺（Ge）、覆矽絕緣體（SOI）、覆鍺絕緣體（GOI）、或任何其它適當的材料。在一些實施例中，基底是減薄的基底（例如半導體層），其是通過研磨、蝕刻、化學機械拋光（CMP）、或其任意組合來減薄的。注意，第3A圖中包括y和z軸以進一步說明3D記憶體元件300中的各元件的空間關係。3D記憶體元件300的基底包括在y方向（即位元線方向）上橫向延伸的兩個橫向表面（例如頂表面和底表面）。如文中所使用者，3D記憶體元件（例如3D記憶體元件100）的一個元件（例如層或元件）是在另一元件（例如層或元件）「上」、「上方」、還是「下方」是當基底被置於3D記憶體元件在z方向上的最低平面時在z方向（即垂直方向）上相對於3D記憶體元件的基底來確定的。本案通篇內容應用相同概念的描述空間關係。

在一些實施例中，3D記憶體元件300是非單片式3D記憶體元件的一部分，其中在不同基底上分開地形成各組件並且隨後以面對面的方式、面對背的方式、或背對背的方式接合。可以在與在其上形成第3A圖中所示的組件的記憶體陣列基底不同的單獨週邊元件基底上形成用於促進3D記憶體元件300運作的週邊元件（未示出），例如任何適當的數位、類比、和/或混合訊號週邊電路。應理解，記憶體陣列基底可以從3D記憶體元件300移除，如下文詳細描述的，並且週邊元件基底可以成為3D記憶體元件300的基底。還應理解，取決於週邊元件基底和記憶體陣列元件基底接合的方式，記憶體陣列元件（如第3A圖中所示）可以處於原始位置或者可以在3D記憶體元件300中上下顛倒。為參考簡單起見，第3A圖描繪了其中記憶體陣列元件處於原始位置（即未上下顛倒）的3D記憶體元件300的狀態。然而，應理解在一些示例中，第3A圖中所示的記憶體陣列元件可以在3D記憶體元件300中上下顛倒，並且其相對位置可以相應地改變。本案通篇內容應用相同概念的描述空間關係。

如第3A圖和第3B圖中所示，3D記憶體元件300可以包括介電層（即絕緣層）302。介電層302可以包括一或多個層間介電層（ILD，也被稱為「金屬間介電層（IMD）」），其中可以形成互連線和VIA接觸件。介電層302的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質、或其任意組合。在一些實施例中，介電層302包括氧化矽。

3D記憶體元件300還可以包括在介電層302上方的半導體層304。在一些實施例中，半導體層304被直接設置在介電層302上。在一些實施例中，半導體層304包括多晶矽。例如，根據一些實施例，半導體層304包括N型摻雜多晶矽層。即半導體層304可以摻雜有任何適當的N型摻質，例如，磷（P）、砷（Ar）或銻（Sb），它們貢獻自由電子並增加本徵半導體的導電性。如下文詳細描述的，由於擴散過程，半導體層304可以在垂直方向上具有標稱地均勻摻雜濃度分佈。在一些實施例中，半導體層304的摻雜濃度在約10¹⁹ cm^-3 至約10²² cm^-3 之間，例如在10¹⁹ cm^-3 至10²² cm^-3 之間（例如，10¹⁹ cm^-3 、2×10¹⁹ cm^-3 、3×10¹⁹ cm^-3 、4×10¹⁹ cm^-3 、5×10¹⁹ cm^-3 、6×10¹⁹ cm^-3 、7×10¹⁹ cm^-3 、8×10¹⁹ cm^-3 、9×10¹⁹ cm^-3 ，10²⁰ cm^-3 、2×10²⁰ cm^-3 、3×10²⁰ cm^-3 、4×10²⁰ cm^-3 、5×10²⁰ cm^-3 、6×10²⁰ cm^-3 、7×10²⁰ cm^-3 、8×10²⁰ cm^-3 、9×10²⁰ cm^-3 、10²¹ cm^-3 、2×10²¹ cm^-3 、3×10²¹ cm^-3 、4×10²¹ cm^-3 、5×10²¹ cm^-3 、6×10²¹ cm^-3 、7×10²¹ cm^-3 、8×10²¹ cm^-3 、9×10²¹ cm^-3 、10²² cm^-3 ，由這些值中的任何一個值界定下端的任何範圍，或在由這些值中的任意兩個值限定的任何範圍中）。雖然第3A圖示出了半導體層304在介電層302上方，如上所述，但應理解，在一些示例中，介電層302可以在半導體層304上方，這是因為第3A圖和第3B圖中所示的記憶體陣列元件可以上下顛倒，並且它們的相對位置可以在3D記憶體元件300中相應地改變。在一些實施例中，第3A圖和第3B圖中所示的記憶體陣列元件上下顛倒（在頂部）並接合到3D記憶體元件300中的週邊元件（在底部），以使得介電層302在半導體層304上方。

在一些實施例中，3D記憶體元件300還包括源極接觸結構328，該源極接觸結構328從半導體層304的相對於介電層302的相對側（即背面）垂直地延伸穿過介電層302，以與半導體層304接觸。源極接觸結構328的頂表面可以與半導體層304的底表面標稱地齊平或進一步延伸到半導體層304中。源極接觸結構328可以將3D記憶體元件300的NAND記憶體串的源極從記憶體陣列基底（被移除）的背面通過半導體層304電連接到週邊元件，並且因此在本文中也可以被稱為「背面源極拾取」。源極接觸結構328可以包括任何適當類型的接觸件。在一些實施例中，源極接觸結構328包括VIA接觸件。在一些實施例中，源極接觸結構328包括橫向延伸的壁形接觸件。源極接觸結構328可以包括一或多個導電層，例如金屬層，例如鎢（W）、鈷（Co）、銅（Cu）或鋁（Al）、或被導電黏合層（例如氮化鈦（TiN））圍繞的矽化物層。

在一些實施例中，3D記憶體元件300是NAND快閃記憶體元件，其中以NAND記憶體串的陣列形式提供儲存單元。每個NAND記憶體串可以包括通道結構312，該通道結構312延伸穿過多個對，每一對包括堆疊導電層308和堆疊介電層310（在本文中被稱為「導電層/介電層對」）。堆疊的導電層/介電層對在本文中也被稱為儲存堆疊層306。儲存堆疊層306中的導電層/介電層對的數量（例如32、64、96、128、160、192、224、256等等）確定3D記憶體元件300中的儲存單元的數量。儘管在第3A圖和第3B圖中未示出，但應理解，在一些實施例中，儲存堆疊層306可以具有多層（multi-deck）架構，例如包括下部記憶體層和在該下部記憶體層上的上部記憶體層的雙層架構。每個記憶體層中成對的堆疊導電層308和堆疊介電層310的數目可以相同或不同。

儲存堆疊層306可以包括多個交錯的堆疊導電層308和堆疊介電層310。儲存堆疊層306中的堆疊導電層308和堆疊介電層310可以在垂直方向上交替。換言之，除了在儲存堆疊層306的頂部或底部的層之外，每個堆疊導電層308可以在兩側被兩個堆疊介電層310鄰接，並且每個堆疊介電層310可以在兩側被兩個堆疊導電層308鄰接。堆疊導電層308可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物、或其任意組合。每個堆疊導電層308可以包括被黏合層和閘極介電層324圍繞的閘電極（閘極線）。堆疊導電層308的閘電極可以作為字元線橫向延伸，停止於儲存堆疊層306的一或多個階梯結構（未示出）。堆疊介電層310可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、或其任意組合。

如第3A圖和第3B圖中所示，每個通道結構312垂直地延伸穿過儲存堆疊層306和半導體層304進入介電層302中。即通道結構312可以包括三個部分：被介電層302圍繞的下部部分（即在半導體層304與介電層302之間的介面下方），被半導體層304圍繞的中間部分（即在半導體層304的頂表面與底表面之間），以及被儲存堆疊層306圍繞的上部部分（即在半導體層304與儲存堆疊層306之間的介面上方）。如本文所使用的，元件（例如通道結構312）的「上部/上端」是當基底被置於3D記憶體元件300的最低平面中時在z方向上遠離基底的部分/端部，並且元件（例如通道結構312）的「下部/下端」是當基底被置於3D記憶體元件300的最低平面中時在z方向上更接近基底的部分/端部。在一些實施例中，每個通道結構312垂直地延伸到介電層302中。例如，通道結構312的下端可以低於介電層302的頂表面。因此，可以相應地增大通道結構312的製程操作空間。

在如第3A圖中所示的一些實施例中，通道結構312在介電層302中與源極接觸結構328橫向地間隔開。例如，如第3A圖中所示，通道結構312被介電層302圍繞的下部部分在y方向上與介電層302中的源極接觸結構328分隔開。在如第3B圖中所示的一些實施例中，通道結構312延伸到源極接觸結構328中，而不是延伸到介電層302中。因此，源極接觸結構328可以與通道結構312的下部部分的半導體通道316接觸。通過允許通道結構312延伸到並直接接觸源極接觸結構328，可以增加源極接觸結構328的特徵尺寸，從而也增加了通道結構312的覆蓋餘量。

通道結構312可以包括填充有半導體材料（例如作為半導體通道316）和介電材料（例如作為記憶體膜314）的通道孔。在一些實施例中，半導體通道316包括矽，例如非晶矽、多晶矽或單晶矽。在一個示例中，半導體通道316包括多晶矽。在一些實施例中，記憶體膜314是包括穿隧層、儲存層（也被稱為「電荷捕獲層」）和阻擋層的複合層。通道孔的剩餘空間可以部分地或完全地利用覆蓋層318來填充，該覆蓋層318包括介電材料，例如氧化矽和/或氣隙。通道結構312可以具有圓柱形狀（例如柱形）。根據一些實施例，覆蓋層318、半導體通道316、記憶體膜314的穿隧層、儲存層和阻擋層以此順序從柱的中心朝向柱的外表面徑向設置。穿隧層可以包括氧化矽、氮氧化矽或其任意組合。儲存層可以包括氮化矽、氮氧化矽或其任意組合。阻擋層可包括氧化矽、氧氮化矽、高k介電質或其任意組合。在一個示例中，記憶體膜314可包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。在一些實施例中，通道結構312還包括在通道結構312的上部部分的頂上的通道插塞320。通道插塞320可以包括半導體材料（例如多晶矽）。在一些實施例中，通道插塞320用作NAND記憶體串的汲極。

如第3A圖和第3B圖中所示，根據一些實施例，半導體通道316沿通道結構312的側壁（例如在通道結構312的中間部分）的部分與半導體層304的子層309接觸。即根據一些實施例，記憶體膜314在通道結構312的與半導體層304的子層309鄰接的中間部分中斷開，從而使半導體通道316暴露以與半導體層304的周圍子層309接觸。因此，半導體層304的圍繞並接觸半導體通道316的子層309可以用作通道結構312的「側壁SEG」以代替如上所述的「底部SEG」，這可以緩解諸如覆蓋控制、磊晶層形成和SONO穿孔之類的問題。如以下詳細描述的，根據一些實施例，半導體層304的子層309與半導體層304的其餘部分分開地形成。然而，應理解，由於半導體層304的子層309可以具有與半導體層304的其餘部分相同的多晶矽材料，並且在擴散之後半導體層304中的摻雜濃度可以是標稱地均勻的。因此，子層309可能無法與3D記憶體元件300中半導體層304的其餘部分進行區分。然而，子層309是指半導體層304的在通道結構312的中間部分中與半導體通道316接觸（而不是與記憶體膜314接觸）的部分。

如第3A圖和第3B圖中所示，3D記憶體元件300還可以包括絕緣結構322，每個絕緣結構垂直地延伸穿過儲存堆疊層306中的交錯的堆疊導電層308和堆疊介電層310。絕緣結構322可以是第1圖中的縫隙結構122的一個示例，其填充有介電質並且其中不包括導電接觸件。根據一些實施例，絕緣結構322延伸穿過半導體層304的整個厚度，停止於介電層302的頂表面處。即，根據一些實施例，絕緣結構322的底表面與介電層302的頂表面標稱地齊平。每個絕緣結構322也可以橫向延伸以將通道結構312分隔成多個塊儲存區（例如，作為第1圖中的縫隙結構122的一個示例）。即，可以通過絕緣結構322將儲存堆疊層306劃分成多個塊儲存區，以使得可以將通道結構312的陣列分隔成每個塊儲存區。根據一些實施例，與包括正面源極接觸結構的一些3D NAND記憶體元件中的縫隙結構不同，絕緣結構322中不包括任何接觸件（即不充當源極接觸結構），並且因此不會引入與堆疊導電層308（包括字元線）的寄生電容和洩漏電流。在一些實施例中，每個絕緣結構322包括填充有一或多種介電材料的開口（例如縫隙），該介電材料包括但不限於氧化矽、氮化矽、氧氮化矽或其任意組合。在一個示例中，每個絕緣結構322可以填充有作為絕緣體芯326的氧化矽以及與圍繞堆疊導電層308的閘極介電層324連接的高k介電質。

在一些實施例中，通過用N型摻質來摻雜半導體層304，（即消除P阱作為孔的源極），3D記憶體元件300被配置為在根據一些實施例執行擦除操作時生成閘極感應的汲極洩漏（GIDL）輔助的體偏置。NAND記憶體串的源極選擇閘極周圍的GIDL可以生成去往NAND記憶體串中的孔電流，以提高用於擦除操作的體電勢。

如第3A圖和第3B圖中所示，絕緣結構322垂直地延伸穿過儲存堆疊層306和整個半導體層304，以使得絕緣結構322的底表面落在介電層302的頂表面。

例如，如第4圖中所示，在3D記憶體元件300的製造期間的中間結構包括介電層302和半導體層304，如上所述。第4圖示出了絕緣結構322和支撐結構323（例如，對應於第1圖和第2圖中的支撐結構123）的重疊部分的橫截面。絕緣結構322和支撐結構323均垂直地延伸穿過儲存堆疊層306（未示出）和整個半導體層304，以使得絕緣結構322和支撐結構323的底表面落在介電層302的頂表面上。在製造期間，絕緣結構322和支撐結構323的重疊部分402落在介電層302上，而不是半導體層304的一部分（例如，第2圖中的底部半導體層104-3）上。如上所述，這可以避免在犧牲層移除過程期間發生的弱點，並且可以避免因無意去除底部半導體層（例如，第2圖中的底部半導體層104-3）引起的降低成品率。

如上所述並且下面將進一步詳細描述的，根據一些實施例，在其上形成介電層302、半導體層304、儲存堆疊層306、通道結構312和絕緣結構322的記憶體陣列基底從3D記憶體元件300移除，以使得3D記憶體元件300不包括記憶體陣列基底。

第5A圖～第5K圖示出了根據本案內容的一些實施例的用於形成示例性3D記憶體元件的製造過程。第6圖示出了根據本案內容的一些實施例的用於形成示例性3D記憶體元件的方法600的流程圖。在第5A圖～第5K圖和第6圖中所描繪的3D記憶體元件的示例包括第3A圖和第3B圖中所描繪的3D記憶體元件300。第5A圖～第5K圖和第6圖將一起進行描述。應理解，方法600中所示出的操作不是窮舉的，並且還可以在任何所示出的操作之前、之後或之間執行其它操作。此外，一些操作可以同時執行，或者以與第6圖中所示的不同順序來執行。

參考第6圖，方法600開始於操作602，在操作602中，在基底的第一側依次形成停止層、第一介電層（即，第一絕緣層）、犧牲層、第一半導體層和介電堆疊層。基底可以是矽基底或由任何合適材料（例如玻璃、藍寶石、塑膠，舉幾個示例）製成的載體基底，以降低基底的成本。第一側可以是基底的正面，可以在該正面形成半導體元件。在一些實施例中，停止層可以包括氮化矽。介電層可包括介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽或其任意組合。在一些實施例中，為了形成犧牲層，依次形成第一犧牲層和第二犧牲層。第一犧牲層可以包括多晶矽或氮化矽，並且第二犧牲層可以包括氮氧化矽。介電堆疊層可以包括多個交錯的堆疊犧牲層和堆疊介電層。在一些實施例中，第一半導體層包括多晶矽。

如第5A圖中所示，在基底502的正面依次形成停止層503、第一介電層（即第一絕緣層）505、第一犧牲層507、第二犧牲層509、第一半導體層511和介電堆疊層508。基底502可以是矽基底，或由任何合適材料（例如玻璃、藍寶石、塑膠，舉幾個示例）製成的載體基板。在一些實施例中，停止層503包括氮化矽。如下面詳細描述的，在從背面移除基底502時，停止層503可以用作停止層，並且因此可以包括除了基底502的材料之外的任何其他合適材料。應理解，在一些實施例中，可以在基底502與停止層503之間形成墊氧化物層（例如氧化矽層）以緩和不同層之間的應力。類似地，可以在停止層503與第一介電層505之間形成另一墊氧化物層，以緩和它們之間的應力。

第一犧牲層507和第二犧牲層509在本文中可以被統稱為犧牲層。在一些實施例中，第一犧牲層507和第二犧牲層509分別包括多晶矽或氮化矽以及氮氧化矽。如下面詳細描述的，第一犧牲層507稍後可以選擇性地移除，並且因此可以包括相對於氧化矽具有高蝕刻選擇性（例如大於約5）的任何其他合適的材料，例如多晶矽、氮化矽、或碳。第二犧牲層509可以在蝕刻第一犧牲層507時用作停止層，並且稍後可以選擇性地移除，並且因此可以包括相對於多晶矽（第一犧牲層507和第一半導體層511的材料）具有高蝕刻選擇性（例如約大於5）的任何其他合適的材料。

停止層503、第一介電層505、第一犧牲層507、第二犧牲層509和第一半導體層511（或它們之間的任何其他層）可以通過使用一或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電式沉積、任何其他合適的沉積製程或其任意組合）在多個製程迴圈中按此順序依次沉積對應的材料來形成。在一些實施例中，第一半導體層511摻雜有N型摻質，例如P、As或Sb。在一個示例中，可以在沉積多晶矽材料之後使用離子佈植製程來摻雜第一半導體層511。在另一示例中，當沉積多晶矽以形成第一半導體層511時，可以執行N型摻質的原位摻雜。應理解，在一些示例中，在該階段第一半導體層511未摻雜有N型摻質。

如第5A圖中所示，在第一半導體層511上形成包括多對第一介電層（被稱為「堆疊犧牲層512」）和第二介電層（被稱為「堆疊介電層510」）的介電堆疊層508。根據一些實施例，介電堆疊層508包括交錯的堆疊犧牲層512和堆疊介電層510。堆疊介電層510和堆疊犧牲層512可以替代地沉積在第一半導體層511上以形成介電堆疊層508。在一些實施例中，每個堆疊介電層510包括氧化矽層，並且每個堆疊犧牲層512包括氮化矽層。介電堆疊層508可以通過一或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任意組合）來形成。在一些實施例中，在第一半導體層511與介電堆疊層508之間形成墊氧化物層（例如，氧化矽層，未示出）。

如第6圖中所示，方法600行進到操作604，在操作604中形成通道結構，該通道結構垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一介電層中。在一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一介電層中的通道孔，並且沿通道孔的側壁依次形成記憶體膜和半導體通道。在一些實施例中，在半導體通道上方形成通道插塞並與該半導體通道接觸。如上面提到的並且在下面詳細描述的，在一些實施例中，代替延伸到介電層中，通道結構還可以延伸到源極接觸結構中。例如，源極接觸結構可以稍後在介電層中形成，橫向地延伸以與通道結構的在介電層內的部分接觸。可以將通道結構視為延伸到源極接觸結構中並在源極接觸結構內停止。

如第5A圖中所示，通道孔是垂直地延伸穿過介電堆疊層508、第一半導體層511以及犧牲層509和507、在第一介電層505內停止的開口。在一些實施例中，形成多個開口，以使得每個開口變成用於在稍後過程中生長各個通道結構514的位置。在一些實施例中，用於形成通道結構514的通道孔的製造製程包括濕蝕刻和/或乾蝕刻製程，例如深反應離子式蝕刻（DRIE）。根據一些實施例，對通道孔的蝕刻會持續直到在第一介電層505內停止，例如通道孔延伸至低於第一介電層505的頂表面。在一些實施例中，可以控制蝕刻條件（例如蝕刻速率和時間）以確保每個通道孔已到達第一介電層505並在第一介電層505內停止，以增加通道孔的製程操作空間以及在通道孔中其中形成的通道結構514。

如第5A圖中所示，沿通道孔的側壁和底表面按此順序依次形成記憶體膜516（包括阻擋層、儲存層和穿隧層）和半導體通道518。在一些實施例中，首先沿通道孔的側壁和底表面沉積記憶體膜516，並且隨後在記憶體膜516之上沉積半導體通道518。隨後可以使用一或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任意組合）按此順序依次沉積阻擋層、儲存層和穿隧層，以形成記憶體膜516。隨後可以通過使用一或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任意組合）在記憶體膜516的穿隧層之上沉積半導體材料（例如多晶矽）來形成半導體通道518。在一些實施例中，隨後沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（「SONO」結構）以形成記憶體膜516和半導體通道518。

如第5A圖中所示，在通道孔中並在半導體通道518之上形成覆蓋層520，以完全或部分地填充通道孔（例如，沒有或具有氣隙）。可以通過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任意組合）沉積介電材料（例如氧化矽）來形成覆蓋層520。隨後可以在通道孔的上部部分中形成通道插塞522。在一些實施例中，通過CMP、濕蝕刻和/或乾蝕刻製程來移除並平坦化記憶體膜516、半導體通道518和覆蓋層520的在介電堆疊層508的頂表面上的部分。隨後可以通過濕蝕刻和/或乾蝕刻半導體通道518和覆蓋層520的在通道孔的上部部分中的部分來在該通道孔的上部部分中形成凹部。隨後可以用一或多種薄膜沉積製程（例如CVD、PVD、ALD或其任意組合），通過將半導體材料（例如多晶矽）沉積到凹部中來形成通道插塞522。根據一些實施例，由此形成穿過介電堆疊層508、第一半導體層511以及犧牲層509和507進入第一介電層505中的通道結構514。

如第6圖中所示，方法600行進到操作606，在操作606中形成開口，該開口垂直地延伸穿過介電堆疊層和第一半導體層並在犧牲層處停止以暴露犧牲層的一部分。在一些實施例中，形成開口在第二犧牲層處停止。

如第5B圖中所示，縫隙524是所形成的垂直地延伸穿過介電堆疊層508和第一半導體層511、在第二犧牲層509處停止的開口，該開口暴露第二犧牲層509的一部分。在一些實施例中，用於形成縫隙524的製造製程包括濕蝕刻和/或乾蝕刻製程，例如DRIE。在一些實施例中，首先蝕刻介電堆疊層508的堆疊介電層510和堆疊犧牲層512。介電堆疊層508的蝕刻在第一半導體層511的頂表面可以不停止，並且可以以各種深度（即刨削變動）進一步延伸到第一半導體層511中。因此，由於第二犧牲層509和第一犧牲層507的材料（例如多晶矽）之間的蝕刻選擇性，因此可以執行第二蝕刻過程（有時被稱為後蝕刻處理）以蝕刻第一半導體層511直至被第二犧牲層509（例如氮氧化矽層）停止。

如第6圖中所示，方法600行進到操作608，在操作608中通過開口、用第一半導體層與第一介電層之間的第二半導體層來替換犧牲層。在一些實施例中，第二半導體層包括多晶矽。在一些實施例中，為了用第二半導體層替換犧牲層，通過開口來移除犧牲層，以在第一半導體層與第一介電層之間形成空腔，通過開口來移除記憶體膜的一部分，以暴露半導體通道沿通道孔的側壁的部分，並且通過開口將多晶矽沉積到空腔中以形成第二半導體層。在一些實施例中，第一或第二半導體層中的至少一個半導體層摻雜有N型摻質。N型摻質可以在第一半導體層和第二半導體層中擴散。

如第5C圖中所示，通過沿縫隙524的側壁沉積一或多種介電質（例如高k介電質）來沿縫隙524的側壁形成間隔物528。間隔物528的底表面（以及第二犧牲層509在縫隙524中的一部分（如果仍然保留的話））可以使用濕蝕刻和/或乾蝕刻製程來打開，以暴露第一犧牲層507的一部分（如第5B圖所示，例如多晶矽層）。在一些實施例中，隨後通過濕蝕刻和/或乾蝕刻來移除第一犧牲層507以形成空腔526。在一些實施例中，第一犧牲層507包括多晶矽，間隔物528包括高k介電質，第二犧牲層509包括通過縫隙524施加四甲基氫氧化銨（TMAH）蝕刻劑來蝕刻的氮氧化矽，該蝕刻可以由間隔物528的高k介電質以及第二犧牲層509的氮氧化矽停止。即，根據一些實施例，第一犧牲層507的移除不會影響分別由間隔物528和第二犧牲層509保護的介電堆疊層508和第一半導體層511。

如第5D圖中所示，移除記憶體膜516在空腔526中暴露的部分，以暴露半導體通道518沿通道結構514的側壁的部分。在一些實施例中，阻擋層（例如包括氧化矽）、儲存層（例如包括氮化矽）和穿隧層（例如包括氧化矽）的一部分經由通過縫隙524和空腔526施加蝕刻劑（例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸）來進行蝕刻。可以由間隔物528和半導體通道518來停止蝕刻。即，根據一些實施例，移除記憶體膜516在空腔526中暴露的部分不會影響（由間隔物528保護的）介電堆疊層508和包括多晶矽的半導體通道518以及被半導體通道518包封的覆蓋層520。在一些實施例中，第二犧牲層509（包括氮氧化矽）也通過相同的蝕刻製程被移除。

如第5E圖中所示，在第一半導體層511與第一介電層505之間形成第二半導體層530。在一些實施例中，通過使用一或多種薄膜沉積製程（例如CVD、PVD、ALD或其任意組合），經過縫隙524將多晶矽沉積到空腔526（如第5D圖中所示）中來形成第二半導體層530。在一些實施例中，移除保留在縫隙524的下部部分中的多晶矽，以使得縫隙524的底表面與第一介電層505的頂表面齊平，並且第一介電層505的一部分從縫隙524暴露，如第5F圖中所示。在一些實施例中，當沉積多晶矽以形成第二半導體層530時，執行N型摻質（例如P、As或Sb）的原位摻雜。第二半導體層530可以填充空腔526以與通道結構514的半導體通道518的暴露部分接觸。應理解，取決於第一半導體層511是否摻雜有N型摻雜物，可以摻雜或不摻雜第二半導體層530，這是因為第一半導體層511和第二半導體層530中的至少一個可能需要摻雜有N型摻質。在一些實施例中，使用熱擴散製程（例如退火）在第一半導體層511和第二半導體層530中的至少一個半導體層中擴散N型摻質以在垂直方向上在第一半導體層511和第二半導體層530中實現均勻的摻雜濃度分佈。例如，擴散之後的摻雜濃度可以在10¹⁹ cm^-3 至10²² cm^-3 之間。如上所述，由於第一半導體層511和第二半導體層530中的每個半導體層包括具有標稱地相同的摻雜濃度的相同多晶矽材料，因此第一半導體層511和第二半導體層530之間的介面可能變得無法區分。因此，第一半導體層511和第二半導體層530在擴散之後可以被共同地視為半導體層。

如第6圖中所示，方法600行進到操作610，在操作610中使用所謂的「閘極替換製程」，通過開口、用儲存堆疊層來替換介電堆疊層。如第5F圖中所示，使用濕蝕刻和/或乾蝕刻來移除第二半導體層530的一部分和沿縫隙524如第5E圖中所示）的側壁形成的任何剩餘間隔物528（以通過縫隙524暴露介電堆疊層508的堆疊犧牲層512。第一介電層505上的第二半導體層530沿縫隙524的部分（第5E圖中所示）也使用濕蝕刻和/或乾蝕刻來移除，以使得縫隙524在第一介電層505的頂表面處停止。可以控制蝕刻製程（例如通過控制蝕刻速率和/或時間），以使得第二半導體層530的剩餘部分仍然保留在第一半導體層511和第一介電層505之間並且與通道結構514的半導體通道518接觸。

如第5G圖中所示，可以通過閘極替換製程（即用堆疊導電層536替換堆疊犧牲層512）來形成儲存堆疊層534。儲存堆疊層534因此可以包括在第一半導體層511上的交錯的堆疊導電層536和堆疊介電層510。在一些實施例中，為了形成儲存堆疊層534，經由通過縫隙524施加蝕刻劑來移除堆疊犧牲層512，以形成多個橫向凹部。隨後可以通過使用一或多種薄膜沉積製程（例如，PVD、CVD、ALD或其任意組合）沉積一或多種導電材料來將堆疊導電層536沉積到橫向凹部中。根據一些實施例，通道結構514由此垂直地延伸穿過儲存堆疊層534和包括第一半導體層511和第二半導體層530的半導體層，在第一介電層505處停止。

如第6圖中所示，方法600行進到操作612，在操作612中在開口中形成絕緣結構。在一些實施例中，為了形成絕緣結構，將一或多種介電材料沉積到開口中以填充該開口。如第5H圖中所示，在縫隙524（第5G圖中所示）中形成絕緣結構542。可以通過使用一或多種薄膜沉積製程（例如PVD、CVD、ALD或其任意組合）在縫隙524中沉積一或多種介電材料（例如高k介電質（也作為閘極介電層538）和氧化矽）作為絕緣芯540，以在具有或沒有氣隙的情況下完全或部分地填充縫隙524來形成絕緣結構542。

如第6圖中所示，方法600行進到操作614，在操作614中從與基底的第一側相反的第二側移除基底並在停止層處停止。第二側可以是基底的背面。如第5I圖中所示，從背面移除基底502（第5H圖中所示）。儘管在第5I圖中未示出，但應理解，第5H圖中的中間結構可以上下顛倒以在中間結構的頂上具有基底502。在一些實施例中，使用CMP、研磨、濕蝕刻和/或乾蝕刻直至被停止層503（例如，氮化矽層）停止來完全移除基底502。在一些實施例中，使用矽CMP來移除基底502（矽基底），其中該矽CMP在到達具有除矽之外的材料的停止層503時自動停止，即，用作晶背CMP停止層。在一些實施例中，使用通過TMAH的濕蝕刻來移除基底502（矽基底），該濕蝕刻在到達具有除矽之外的材料的停止層503時自動停止，即用作為晶背蝕刻停止層。然而，停止層503可以確保完全移除基底502，而無需考慮減薄之後的厚度均勻性。

如第6圖中所示，方法600行進到操作616，在操作616中形成垂直地延伸穿過介電層並在半導體層處停止的源極接觸結構。源極接觸結構與第二半導體層接觸。如第5J圖中所示，使用濕蝕刻和/或乾蝕刻來移除停止層503以暴露第一介電層505。可以通過使用一或多種薄膜沉積製程（例如PVD、CVD、ALD或其任意組合）在第一介電層505的頂上沉積介電材料（例如氧化矽）來在第一介電層505的第二側形成第二介電層（即第二絕緣層）506。在一些實施例中，由於第一介電層505和第二介電層506中的每個介電層都包括相同的介電材料（例如氧化矽），因此第一介電層505和第二介電層506之間的介面可能變得無法區分。因此，第一介電層505和第二介電層506在沉積之後可以被統稱為介電層（即絕緣層）544。

在一些實施例中，如第5K圖中所示，形成垂直地延伸穿過介電層544以與第二半導體層530接觸的背面源極接觸結構546。源極接觸結構546與介電層544的第一介電層505中的通道結構514橫向地間隔開。在一些實施例中，通過以下操作來形成源極接觸結構546：首先使用濕蝕刻和/或乾蝕刻（例如RIE）來蝕刻垂直地延伸穿過介電層544進入第二半導體層530中的開口，之後例如通過使用一或多種薄膜沉積製程（例如PVD、CVD、ALD或其任意組合）沉積TiN來在開口的側壁和底表面之上形成黏合層。隨後可以例如通過使用一或多種薄膜沉積製程（例如PVD、CVD、ALD、電鍍、無電式電鍍、或其任意組合）沉積金屬（例如W）在黏合層之上形成導電層來形成源極接觸結構546。

在一些實施例中，如第5L圖中所示，形成源極接觸結構546，該源極接觸結構546垂直地延伸穿過介電層544以與第二半導體層530接觸以及與通道結構514的鄰接介電層544的第一介電層505的部分接觸。

例如，通過首先蝕刻垂直地延伸穿過介電層544進入第二半導體層530中的開口來形成源極接觸結構546。還通過移除記憶體膜516的鄰接第一介電層505的部分來形成源極接觸結構546，以暴露半導體通道518的鄰接第一介電層505的部分以與源極接觸結構546接觸。在一些實施例中，當蝕刻記憶體膜516的一部分時，阻擋層（例如包括氧化矽）、儲存層（例如包括氮化矽）和穿隧層（例如包括氧化矽）的各部分經由通過用於形成源極接觸結構546的開口施加蝕刻劑（例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸）來進行蝕刻。蝕刻可以由半導體通道518停止。即，根據一些實施例，移除記憶體膜516的在第一介電層505內的部分不會影響包括多晶矽的半導體通道518和被半導體通道518包封的覆蓋層520。半導體通道518的剩餘部分因此可以用作停止層，以防止對通道結構514的任何另外蝕刻。

根據本案內容的一個方面，一種3D記憶體元件包括：絕緣層、半導體層、由交錯的導電層和介電層的儲存堆疊層、源極接觸結構從絕緣層的相對於半導體層的相對側垂直地延伸穿過絕緣層以與半導體層接觸、以及通道結構垂直地延伸穿過儲存堆疊層和半導體層進入絕緣層或源極接觸結構中。

在一些實施例中，通道結構垂直地延伸到絕緣層中並在絕緣層中橫向地與源極接觸結構間隔開。

在一些實施例中，通道結構垂直地延伸到源極接觸結構中。

在一些實施例中，該3D記憶體元件還包括垂直地延伸穿過儲存堆疊層進入半導體層的絕緣結構。

在一些實施例中，絕緣結構的底表面的至少一部分與絕緣層的頂表面齊平。

在一些實施例中，通道結構包括記憶體膜和半導體通道，並且半導體通道沿通道結構的側壁的部分與半導體層的子層接觸。

在一些實施例中，半導體層包括多晶矽。

在一些實施例中，半導體層包括N型摻雜的多晶矽層。

根據本案內容的另一方面，一種3D記憶體元件包括：絕緣層、半導體層、具有交錯的導電層的記憶體、垂直地延伸穿過儲存堆疊層和半導體層的通道結構；以及垂直地延伸穿過儲存堆疊層進入半導體層的絕緣結構。通道結構包括記憶體膜和半導體通道，並且半導體通道沿通道結構的側壁的部分與半導體層的子層接觸。該3D記憶體元件還包括垂直地延伸穿過儲存堆疊層進入半導體層的絕緣結構。絕緣結構的底表面與絕緣層的頂表面齊平。

在一些實施例中，該3D記憶體元件還包括源極接觸結構，該源極接觸結構從絕緣層的相對於半導體層的相對側垂直地延伸穿過絕緣層以與半導體層接觸。

在一些實施例中，通道結構垂直地延伸到源極接觸結構中。

在一些實施例中，半導體層包括多晶矽。

在一些實施例中，半導體層包括N型摻雜的多晶矽層。

根據本案內容的另外又一方面，其公開了一種用於形成3D記憶體元件的方法。在基底的第一側依次形成停止層、第一絕緣層、犧牲層、第一半導體層和介電堆疊層。形成通道結構，該通道結構垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一絕緣層。形成開口，該開口垂直地延伸穿過介電堆疊層和第一半導體層並在犧牲層處停止以暴露犧牲層的一部分。通過開口、用第一半導體層與第一絕緣層之間的第二半導體層來替換犧牲層。從與基底的第一側相對的第二側移除該基底並在停止層處停止。

在一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一絕緣層的通道孔，並且依次形成沿通道孔的側壁的記憶體膜和半導體通道。

在一些實施例中，移除停止層，形成與第一絕緣層接觸的第二絕緣層、以及垂直地延伸穿過第一和第二絕緣層以與第二半導體層接觸的源極接觸結構。

在一些實施例中，源極接觸結構在第一絕緣層中與通道結構間隔開。

在一些實施例中，為了形成源極接觸結構，移除通道結構的記憶體膜在第一絕緣層中的部分並在通道結構的半導體處停止。

在一些實施例中，停止層包括氮化矽，並且第一絕緣層包括氧化矽。

在一些實施例中，為了形成犧牲層，形成第一犧牲層和第二犧牲層，並且形成開口在第二犧牲層處停止。

在一些實施例中，第一犧牲層包括多晶矽，並且第二犧牲層包括氮氧化矽。

在一些實施例中，為了用第二半導體層來替換犧牲層，通過開口來移除犧牲層以在第一半導體層與第一絕緣層之間形成空腔。通過開口移除記憶體膜的一部分以暴露半導體通道沿通道孔的側壁的部分，並且通過開口將多晶矽沉積到空腔中以形成第二半導體層。

在一些實施例中，第一半導體層和第二半導體層中的至少一個半導體層摻雜有N型摻質。N型摻質在第一半導體層和第二半導體層中擴散。

在一些實施例中，在移除基底之前，在開口中形成絕緣結構。絕緣結構與第一絕緣層接觸。

根據本案內容的另外又一方面，其公開了一種用於形成3D記憶體元件的方法。在基底上依次形成第一絕緣層、犧牲層、第一半導體層和介電堆疊層。形成通道結構，該通道結構垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一絕緣層。用第一半導體層與第一絕緣層之間的第二半導體層來替換犧牲層。第一半導體層和第二半導體層中的至少一個半導體層摻雜有N型摻質。N型摻質在第一半導體層和第二半導體層中擴散。

在一些實施例中，在用第二半導體層替換犧牲層之前，形成開口，該開口垂直地延伸穿過介電堆疊層和第一半導體層並在犧牲層處停止以暴露犧牲層的一部分，以使得犧牲層通過該開口被替換為第二半導體層。

在一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊層、第一半導體層和犧牲層進入第一絕緣層的通道孔。依次形成沿通道孔的側壁的記憶體膜和半導體通道。

在一些實施例中，形成基底與第一絕緣層之間的停止層。從基底的相對於停止層的相對側移除該基底並在停止層處停止。

在一些實施例中，在移除基底之後，移除停止層，並形成與第一絕緣層接觸的第二絕緣層。形成源極接觸結構，該第二源極接觸結構垂直地延伸穿過第一絕緣層和第二絕緣層以與第二半導體層接觸。

在一些實施例中，在移除基底之前，通過第二半導體層在開口中形成絕緣結構。絕緣結構與第一絕緣層接觸。

在一些實施例中，停止層包括氮化矽。

在一些實施例中，為了形成犧牲層，依次形成第一犧牲層和第二犧牲層。形成在第二犧牲層處停止的開口。

在一些實施例中，第一犧牲層包括多晶矽或氮化矽，並且第二犧牲層包括氮氧化矽。

在一些實施例中，為了用第二半導體層來替換犧牲層，通過開口來移除犧牲層以在第一半導體層與第一絕緣層之間形成空腔。通過開口移除記憶體膜的一部分以暴露半導體通道沿通道孔的側壁的部分。通過開口將多晶矽沉積到空腔中以形成第二半導體層。

在一些實施例中，第一和第二半導體層中的每個半導體層包括多晶矽。

對特定實施例的上述說明因此將揭示本案的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，且不脫離本案的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。

上文已經借助於功能構建塊描述了本案的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。

發明內容和摘要部分可以闡述發明人所設想的本案的一或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本案公開內容和所附之申請專利範圍。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:3D記憶體元件 101:塊儲存區 102:基底 103:指儲存區 104:半導體層 104-1:頂部半導體層 104-2:犧牲層 104-3:底部半導體層 112:通道結構 122:縫隙結構 123:支撐結構 202:重疊部分 300:3D記憶體元件 302:介電層 304:半導體層 306:儲存堆疊層 308:堆疊導電層 309:子層 310:堆疊介電層 312:通道結構 314:記憶體膜 316:半導體通道 318:覆蓋層 320:通道插塞 322:絕緣結構 323:支撐結構 324:閘極介電層 326:絕緣體芯 328:源極接觸結構 402:重疊部分 502:基底 503:停止層 505:第一介電層 506:第二介電層 507:（第一）犧牲層 508:介電堆疊層 509:（第二）犧牲層 510:堆疊介電層 511:第一半導體層 512:堆疊犧牲層 514:通道結構 516:記憶體膜 518:半導體通道 520:覆蓋層 522:通道插塞 524:縫隙 526:空腔 528:間隔物 530:第二半導體層 534:儲存堆疊層 536:堆疊導電層 538:閘極介電層 540:絕緣芯 542:絕緣結構 544:介電層 546:源極接觸結構 600:方法 602,604,606,608,610,612,614,616:操作

併入本文並且形成說明書的一部分的附圖示出了本案公開內容的實施例，並且與說明書一起進一步用於解釋本案公開內容的原理並且使得相關領域技術人員能夠實現和使用本案公開內容。第1圖示出了根據本案內容的各個實施例中位於塊儲存區之間具有縫隙結構的3D記憶體元件的平面圖。第2圖示出了在第1圖中3D記憶體元件的製造期間中間結構的截面圖。第3A圖和第3B圖示出了根據本案內容的各個實施例中各個示例性的3D記憶體元件的截面圖。第4圖示出了根據本案內容的各個實施例中位於塊儲存區之間具有絕緣結構的示例性3D記憶體元件的截面圖。第5A圖至第5L圖示出了根據本案內容的一些實施例中用於形成示例性的3D記憶體元件的製造流程。第6圖示出了根據本案內容的一些實施例中用於形成示例性3D記憶體元件的方法的流程圖。後文中將參考附圖來描述本案內容的實施例。

300:3D記憶體元件

302:介電層

304:半導體層

306:儲存堆疊層

308:堆疊導電層

309:子層

310:堆疊介電層

312:通道結構

314:記憶體膜

316:半導體通道

318:覆蓋層

320:通道插塞

322:絕緣結構

324:閘極介電層

326:絕緣體芯

328:源極接觸結構

Claims

一種三維（3D）記憶體元件，包括：絕緣層；半導體層；包括交錯的導電層和介電層的儲存堆疊層；源極接觸結構，所述源極接觸結構從所述絕緣層的相對於所述半導體層的相對側垂直地延伸穿過所述絕緣層以與所述半導體層接觸；以及通道結構，所述通道結構垂直地延伸穿過所述儲存堆疊層和所述半導體層進入所述絕緣層或所述源極接觸結構中。
根據申請專利範圍第1項所述的3D記憶體元件，其中所述通道結構垂直地延伸到所述絕緣層中並在所述絕緣層中橫向地與所述源極接觸結構間隔開。
根據申請專利範圍第1項所述的3D記憶體元件，其中所述通道結構垂直地延伸到所述源極接觸結構中。
根據申請專利範圍第1項所述的3D記憶體元件，還包括絕緣結構，所述絕緣結構垂直地延伸穿過所述儲存堆疊層進入所述半導體層中。
根據申請專利範圍第4項所述的3D記憶體元件，其中所述絕緣結構的底表面與所述絕緣層的頂表面齊平。
根據申請專利範圍第1項所述的3D記憶體元件，其中所述通道結構包括記憶體膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述半導體層的子層接觸。
根據申請專利範圍第1項所述的3D記憶體元件，其中所述半導體層包括多晶矽。
一種三維（3D）記憶體元件，包括：絕緣層；半導體層；包括交錯的導電層和介電層的儲存堆疊層；通道結構，所述通道結構垂直地延伸穿過所述儲存堆疊層和所述半導體層，其中所述通道結構包括記憶體膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述半導體層的子層接觸；以及絕緣結構，所述絕緣結構垂直地延伸穿過所述儲存堆疊層進入所述半導體層中，其中所述絕緣結構的底表面與所述絕緣層的頂表面齊平。
根據申請專利範圍第8項所述的3D記憶體元件，還包括源極接觸結構，所述源極接觸結構從所述絕緣層的相對於所述半導體層的相對側垂直地延伸穿過所述絕緣層以與所述半導體層接觸。
根據申請專利範圍第9項所述的3D記憶體元件，其中所述通道結構垂直地延伸到所述絕緣層中並在所述絕緣層中橫向地與所述源極接觸結構間隔開。
根據申請專利範圍第9項所述的3D記憶體元件，其中所述通道結構垂直地延伸到所述源極接觸結構中。
根據申請專利範圍第8項所述的3D記憶體元件，還包括絕緣結構，所述絕緣結構垂直地延伸穿過所述儲存堆疊層進入所述半導體層中，其中所述絕緣結構的底表面與所述絕緣層的頂表面齊平。
根據申請專利範圍第8項所述的3D記憶體元件，其中所述半導體層包括多晶矽。
一種用於形成三維（3D）記憶體元件的方法，包括：在基底的第一側依次形成停止層、第一絕緣層、犧牲層、第一半導體層和介電堆疊層；形成通道結構，所述通道結構垂直地延伸穿過所述介電堆疊層、所述第一半導體層和所述犧牲層進入所述第一絕緣層中；形成開口，所述開口垂直地延伸穿過所述介電堆疊層和所述第一半導體層並在所述犧牲層處停止以暴露所述犧牲層的一部分；通過所述開口、用第二半導體層來替換所述第一半導體層與所述第一絕緣層之間的所述犧牲層；以及從與所述基底的所述第一側相對的第二側移除所述基底並在所述停止層處停止。
根據申請專利範圍第14項所述的用於形成3D記憶體元件的方法，其中形成所述通道結構包括：形成通道孔，所述通道孔垂直地延伸穿過所述介電堆疊層、所述第一半導體層和所述犧牲層進入所述第一絕緣層中；以及沿所述通道孔的側壁依次形成記憶體膜和半導體通道。
根據申請專利範圍第15項所述的用於形成3D記憶體元件的方法，還包括，在移除所述基底之後：移除所述停止層；形成與所述第一絕緣層接觸的第二絕緣層；以及形成源極接觸結構，所述源極接觸結構垂直地延伸穿過所述第一絕緣層和所述第二絕緣層以與所述第二半導體層接觸。
根據申請專利範圍第16項所述的用於形成3D記憶體元件的方法，其中所述源極接觸結構在所述第一絕緣層中與所述通道結構間隔開。
根據申請專利範圍第16項所述的用於形成3D記憶體元件的方法，其中形成所述源極接觸結構還包括：移除所述通道結構的所述記憶體膜在所述第一絕緣層中的部分並在所述通道結構的所述半導體通道處停止。
根據申請專利範圍第14項所述的用於形成3D記憶體元件的方法，還包括：在移除所述基底之前，在通過所述第二半導體層在所述開口中形成絕緣結構，其中所述絕緣結構與所述第一絕緣層接觸。
根據申請專利範圍第14項所述的用於形成3D記憶體元件的方法，其中所述第一半導體層和所述第二半導體層中的每個半導體層包括多晶矽。