TWI574386B

TWI574386B - 半導體結構之形成方法

Info

Publication number: TWI574386B
Application number: TW104115004A
Authority: TW
Inventors: 賴二琨; 鄭俊民; 蔣光浩
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-05-12
Filing date: 2015-05-12
Publication date: 2017-03-11
Also published as: TW201640652A

Description

半導體結構之形成方法

本揭露係有關於一種半導體結構之形成方法。本揭露更特別是有關於一種在此半導體結構之一開口之一側壁上形成一間隔物之半導體結構的形成方法。

近來，由於對於更優異之記憶體元件的需求已逐漸增加，已提供各種三維(3D)記憶體元件，例如是具有多層堆疊結構的單閘極垂直通道式(Single-Gate Vertical-Channel，SGVC)三維反及(NAND)記憶體元件。此類三維記憶體元件可達到更高的儲存容量，具有更優異的電子特性，例如是具有良好的資料保存可靠性和操作速度。

在一種U型之SGVC 3D NAND記憶體元件中，係使用一反轉閘極(inversion gate)協助控制。在製造此一反轉閘極的期間，可能會發生過蝕刻(over-etching)，且此記憶體元件的結構可能會受到破壞。因此，改善記憶體元件中反轉閘極之形成方法係相當重要的。

在本揭露中，提供一種半導體結構的形成方法，以解決至少一部分上述問題。

根據一實施例，一半導體結構之形成方法包括下列步驟。首先，形成一堆疊於位在一埋層上的一緩衝層上，此一堆疊係由交替的複數個導電層和複數個絕緣層所構成。接著，形成穿過堆疊及一部分的緩衝層的一第一開口。此後，形成一間隔物於第一開口的一側壁上。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基板

110‧‧‧埋層

113‧‧‧第一蝕刻劑

115‧‧‧第二蝕刻劑

120‧‧‧緩衝層

121、221‧‧‧反轉閘極

122‧‧‧第一開口

126、226‧‧‧第二開口

130‧‧‧堆疊

131‧‧‧絕緣層

133‧‧‧導電層

140‧‧‧第一硬遮罩層

150‧‧‧第二硬遮罩層

160、260‧‧‧間隔物

211‧‧‧蝕刻製程

224‧‧‧溝槽

W₁、W₂‧‧‧寬度

第1A圖至第1E圖繪示根據本揭露之一實施例之半導體元件之形成方法的剖面圖。

第2A圖至第2F圖繪示根據本揭露之另一實施例之半導體元件之形成方法的剖面圖。

在下文的詳細描述中，為了便於解釋，係提供各種的特定細節以整體理解本揭露之實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件係以示意圖表示。

以下將說明所述半導體結構之形成方法。為易於解釋，以下的實施例將特別以三維記憶體元件(例如是三維垂直通道記憶體元件，特別是U型之SGVC 3D NAND記憶體元件)為例。然而，本發明並不受限於此，舉例來說，所述方法可應用於其他非揮發性記憶體、一般的記憶體、或一般的半導體結構。

第1A圖至第1E圖繪示根據本揭露之一實施例之半導體元件之形成方法。

請參照第1A圖，提供一基板100，此一基板100選擇性地伴隨著形成於其上的層及/或元件。可形成一埋層110於基板100之上。可形成一緩衝層120於埋層110之上。形成一堆疊130於緩衝層120上，此一堆疊130係由交替的複數個絕緣層131及複數個導電層133所構成。在一實施例中，堆疊130之頂層及底層皆為絕緣層131。

埋層110及絕緣層131可由氧化物所形成。各個絕緣層的厚度可例如是200埃(Å)。緩衝層120可由導電性半導體材料所形成，例如是N型摻雜(例如是磷(phosphorus)或砷(arsenic)摻雜)之多晶矽或P型摻雜(例如是硼(boron)摻雜)之多晶矽。導電層133可由導電性半導體材料所形成，例如是用硼(boron)進行摻雜之P型摻雜之多晶矽。緩衝層120之厚度可大於各個導電層133之厚度。在一實施例中，緩衝層120之厚度可能是在1500Å至2000Å的範圍之間，且各個導電層133之厚度可能是400Å。導電層133可作為此一半導體結構中的字元線及接地選擇線。

選擇性地，一第一硬遮罩層140可形成於堆疊130上，且一第二硬遮罩層150可形成於第一硬遮罩層140上。第一硬遮罩層140可由氮化矽(SiN)所形成。第一硬遮罩層140可用以保護半導體結構，避免其彎折或崩壞，且/或在化學機械研磨(Chemical Mechanical Polishing,CMP)的步驟中可作為一停止層。第二硬遮罩150可由氧化物所形成，且可在接續步驟(例如是施加一第二蝕刻劑，如第1E圖所示)進行的期間保護第一硬遮罩層140。

請參照第1B圖，可形成穿過堆疊130及一部分的緩衝層120的一第一開口122。第一開口122是停止於緩衝層120上，且緩衝層120的剩餘部分仍覆蓋埋層110。亦即，埋層110之表面並未暴露出。第一開口122的形成可作為字元線的圖案化。此外，第一開口122亦可穿過第一硬遮罩層140及第二硬遮罩層150。第一開口122可藉由一蝕刻製程所形成。

請參照第1C圖，可形成一間隔物160於第一開口122之一側壁上。間隔物160之厚度可能是在300Å至400Å的範圍之間。間隔物160之材料可能是氮化矽(SiN)、鍺化矽(SiGe)、或鍺(Ge)。在一實施例中，間隔物160可藉由一沉積製程(deposition process)所形成，且可以在此沉積製程之後進行一蝕刻製程。在此蝕刻製程中，蝕刻可穿過沉積的材料並停止於第二硬遮罩層150及緩衝層120上，以形成間隔物160。

請參照第1D圖，可施加一第一蝕刻劑113，以形成停止於埋層110上的一第二開口126。在形成第二開口126的步驟之後，緩衝層120可變為分開的複數個反轉閘極121。第二開口126可藉由以第一蝕刻劑113進行濕蝕刻所形成。第一蝕刻劑113可包括銨(NH₄OH)或四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)，例如是稀釋的銨溶液或稀釋的四甲基氫氧化銨溶液。第一蝕刻劑113對於埋層110及緩衝層120分別具有一第一蝕刻速率及一第二蝕刻速率，且此第二蝕刻速率係大於此第一蝕刻速率。在一實施例中，此第二蝕刻速率係遠大於此第一蝕刻速率，使得第一蝕刻劑113可選擇性地蝕刻緩衝層120，而讓埋層110幾乎完整無缺地留下。

請參照第1E圖，可施加一第二蝕刻劑115，以移除間隔物160。在一些情況中，第一硬遮罩層140可能被第二蝕刻劑115切除一些。第二蝕刻劑115可能是磷酸(H₃PO₄)，例如是熱磷酸。

在移除間隔物160的步驟之後，可形成記憶體層(未繪示)於第一開口122及第二開口126的側壁上。記憶體層可能具有一氧化物-氮化物-氧化物(Oxide-Nitride-Oxide,ONO)結構或一氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide,ONONO)結構。接著，可在記憶體層之上形成一導體(未繪示)，以形成一通道層。此導體可能是多晶矽或其他合適的通道材料。此後，可選擇性地進行一化學機械研磨製程。進行此化學機械研磨製程可移除形成記憶體層(未繪示)及導體(未繪示)時的多餘材料。此化學機械研磨製程係停止於第一硬遮罩層140。在此情況中，第一硬遮罩層140可作為化學機械研磨製程中的停止層。第一硬遮罩層140及第二硬遮罩層150可在化學機械研磨製程之後移除。

第2A圖至第2F圖繪示根據本揭露之另一實施例之半導體元件之形成方法。此實施例與第1A圖至第1E圖所示之實施例的不同之處在於間隔物260，以及在施加第一蝕刻劑113之前增加一蝕刻製程211的步驟。因此，相似的描述在此處將不再重複。

請參照第2A圖至第2B圖，可形成第一開口122。此後，請參照第2C圖，可形成間隔物260於第一開口122之側壁上。間隔物260的厚度可以是在100Å至200Å的範圍之間。間隔物260的材料可以是氮化矽、鍺化矽、或鍺。在一實施例中，間隔物260可藉由一沉積製程所形成。

請參照第2D圖，在施加第一蝕刻劑113之前，可進行一蝕刻製程211，並可在緩衝層120中形成一溝槽224。蝕刻製程211可包括乾蝕刻，例如是高選擇性乾蝕刻。在進行蝕刻製程211之後，溝槽224可具有一傾斜輪廓(taper profile)。間隔物260可保護堆疊130，避免其受到蝕刻製程211的破壞。

請參照第2E圖，可施加第一蝕刻劑113，以形成停止於埋層120上的一第二開口226。在施加第一蝕刻劑113之後，溝槽224可改變為第二開口226。藉由形成第二開口226，緩衝層120係被分開且形成複數個反轉閘極221。此時，緩衝層120的傾斜輪廓可能會消失。經由使用第一蝕刻劑113進行濕蝕刻可形成第二開口226，濕蝕刻例如是等向蝕刻(isotropic etching)。間隔物260可能不會受到第一蝕刻劑113的破壞，且間隔物260可保護堆疊130，避免其受到第一蝕刻劑113的破壞。間隔物260在鹼性溶液中可能幾乎完整無缺。

在對第一開口122進行蝕刻製程211於之後，緩衝層120具有一第一間距(例如是寬度W₁)，且在施加第一蝕刻劑113之後，緩衝層120具有一第二間距(例如是寬度W₂)，且此第二間距係大於此第一間距。

請參照第2F圖，可施加一第二蝕刻劑115以移除間隔物260。在一些情況中，第一硬遮罩層140可被第二蝕刻劑115切除一些。第二蝕刻劑115可能是磷酸(H₃PO₄)，例如是熱磷酸。

在移除間隔物260的步驟之後，可形成記憶體層(未繪示)於第一開口122及第二開口226的側壁上。接著，可在記憶體層之上形成一導體(未繪示)，以形成一通道層。

根據本發明之實施例，提供一半導體結構之形成方法。藉由在第一開口(122)之側壁上形成間隔物(160或260)，可保護由交替的複數個絕緣層(131)和複數個導電層(133)所構成之堆疊(130)，避免堆疊(130)在形成第二開口(126或226)時受到第一蝕刻劑(113)的破壞，或者避免堆疊(130)在形成溝槽(224)時受到蝕刻製程(211)的破壞。即使蝕刻製程(211)包括一高選擇性乾蝕刻，堆疊(130)仍受到間隔物(260)之良好的保護。由於第一蝕刻劑(113)蝕刻緩衝層(120)之速率可能遠大於蝕刻埋層(110)的速率，埋層(110)可能幾乎沒有凹口，且能夠避免過蝕刻的情形。由於在埋層(110)中沒有形成太多的凹口，反轉閘極(121或221)可具有良好的結構，且因此具有良好的控制能力。此外，藉由使用間隔物(160或260)及第一蝕刻劑(113)，可提供較大的間隔給記憶體層及通道材料，且即使堆疊更高，通道的形成仍能更加連續。

相較之下，若未形成間隔物於堆疊之開口的側壁上，且未使用適合的蝕刻劑以選擇性地蝕刻緩衝層，埋層中可能會產生許多凹口，堆疊可能會受到高選擇性蝕刻的破壞，且反轉閘極可能會具有傾斜輪廓。在此情況中，介於各個反轉閘極之間的通道區較不易控制，且較小間隔之反轉閘極會在記憶體層及通道材料的填充上造成困難，因而恐造成通道形成為非連續。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。