CN1897286A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种用于制造混合衬底的外延压印工艺，所述混合衬底包括底部半导体层；存在于所述底部半导体层顶部上的连续埋入绝缘层；以及存在于所述连续埋入绝缘层上的顶部半导体层，其中所述顶部半导体层包括具有不同晶体取向的分开的平面半导体区域，所述分开的平面半导体区域彼此隔离。本发明的外延压印工艺利用了外延生长、晶片结合和再结晶退火。

Description

半导体结构及其制造方法
技术领域
本发明涉及用于数字或模拟应用的高性能半导体器件，尤其涉及由于表面取向而迁移率增加的互补金属氧化物半导体(CMOS)器件。更具体而言，本发明提供了一种在单片平面晶片上包括多种外延材料的混合取向半导体衬底。
背景技术
在目前的半导体技术中，诸如nFET或pFET的CMOS器件通常被制造于具有单一晶体取向的比如硅的半导体晶片上。术语“FET”在本申请中被用于表示场效应晶体管；小写字母‘n’和‘p’表示晶体管的导电性。特别是，目前的绝大多数半导体器件都被制造于具有(100)晶面的Si之上。
已知电子对于(100)Si表面取向具有高迁移率，而已知空穴对于(110)表面取向具有高迁移率。也就是说，(100)Si上空穴的迁移率值比该晶体取向的相应的电子迁移率低大约2至4倍。为了补偿这种差距，pFET通常被设计成具有更大的宽度，从而使上拉电流与nFET下拉电流相平衡并实现均匀的电流切换。具有更大宽度的pFET是不利的，因为它们占据了相当的芯片面积。
另一方面，(110)Si上的空穴迁移率是(100)Si上2倍高；因此，形成于(110)表面上的pFET将比形成于(100)表面上的pFET表现出明显高的驱动电流。不幸的是，与(100)Si表面相比，(110)Si表面上的电子迁移率显著下降。
从以上可以得出，由于良好的空穴迁移率，(110)Si表面对于pFET器件是适宜的，但这样的晶体取向完全不适合于nFET器件。而(100)Si表面对于nFET器件是适宜的，因为这样的晶体取向有利于电子迁移率。
近来已经发展了具有不同的晶体取向平坦表面的混合取向衬底。参见例如于2003年6月23日提交的美国专利申请No.10/250,241。此外，混合取向金属氧化物半导体场效应晶体管(MOSFET)近来已经在90nm工艺节点处表现出明显高的电路性能。如上所述，通过将nFET置于(100)表面上而将pFET置于(110)表面上，能够独立地优化电子迁移率和空穴迁移率。
在这样的技术中，将nFET形成到混合衬底的(100)SOI区域中，同时将pFET形成到(110)本体-外延区域(bulk-epi region)中。正如本领域技术人员所知的，由于更小的寄生电容，SOI器件通常比本体类器件具有更高的性能。因此，所希望的是提供一种半导体衬底，其具有用于nFET和pFET两者的各自的SOI晶体取向。
鉴于以上情况，需要提供一种具有分开的SOI区域的混合衬底，所述分开的SOI区域具有不同的晶体取向。
发明内容
本发明通过利用外延压印晶片结合工艺，提供了一种包括具有不同晶体取向的多个SOI区域的混合衬底。本发明的衬底对于nFET和pFET器件均提供了各自的SOI晶体取向，使得nFET和pFET形成于使特定器件具有最佳器件性能的晶面上。更具体而言，nFET形成于(100)SOI晶体区域上，而pFET形成于(110)SOI晶体区域上。
在更宽泛的意义上，本发明提供了一种混合衬底，其包括：
底部半导体层；
存在于所述底部半导体层顶部上的连续埋入绝缘层；以及
存在于所述连续埋入绝缘层上的顶部半导体层，其中所述顶部半导体层包括具有不同晶体取向的分开的平面半导体区域，所述分开的平面半导体区域彼此隔离。
根据本发明，所述分开的半导体区域可以包括相同或不同的半导体材料、比如Si，只要所述分开的半导体区域的晶体取向是不同的。例如，可以提供一种混合衬底，其包括顶部半导体层、在所述底部半导体层上的连续埋入绝缘层和顶部半导体层，所述顶部半导体层包括具有第一晶体取向的第一Si区域和具有与第一晶体取向不同的第二晶体取向的第二Si区域。
上述混合衬底可以用作衬底，其中比如nFET和pFET的CMOS器件形成于晶体取向不同的分开的半导体区域中。特别是，本发明提供了一种集成半导体结构，包括：
混合衬底，该混合衬底包括位于连续埋入绝缘层上的顶部半导体层，所述连续埋入绝缘层将所述顶部半导体层与底部半导体层分开，其中所述顶部半导体层包括具有不同晶体取向的分开的平面半导体区域，所述分开的平面半导体区域彼此隔离；以及
位于所述顶部半导体层分开的平面半导体区域的每一个中的至少一个CMOS器件，其中每个CMOS器件位于使该器件具有最佳性能的晶体取向上。
所使用的CMOS器件通常为场效应晶体管(FET)，其中nFET位于具有(100)晶体取向的顶部半导体层的半导体区域中，而pFET位于具有(110)晶体取向的顶部半导体层的另一半导体区域中。
本发明还提供了形成上述混合衬底的方法。所述方法包括外延压印和晶片结合的组合。更具体而言，用于形成上述混合衬底的本发明的方法之一包括：
提供一结构，所述结构包括底部半导体层、在所述底部半导体层上的连续埋入绝缘层、在所述连续埋入绝缘层的一部分上的第一晶体取向的顶部半导体层以及位于所述图案化的顶部半导体层上的垫叠层，其中所述结构包括在设置于所述垫叠层和所述顶部半导体层内的开口中的至少一个半导体区域，所述至少一个半导体区域与所述连续埋入绝缘层的一部分相接触；
将所述结构结合到第二衬底，所述第二衬底具有与所述第一晶体取向不同的第二晶体取向并包括受损区域，其中所述垫叠层和所述至少一个半导体区域与所述第二衬底的表面相接触；
去除在所述受损区域处的所述第二衬底的一部分；
将所述至少一个半导体区域再结晶成具有所述第二晶体取向的再结晶的半导体；以及
去除所述剩余的第二衬底和所述垫叠层从而提供具有所述顶部半导体层的混合衬底，所述顶部半导体层包括在所述连续埋入绝缘层上的晶体取向不同的分开的平面半导体区域。
在对于上述方法的另一可选的实施例中，在将所述第一衬底结合到所述第二衬底之前，可以将所述垫叠层变薄。
可用于本发明的提供了混合衬底的另一方法包括：
提供一结构，所述结构包括底部半导体层、在所述底部半导体层上的连续埋入绝缘层、在所述连续埋入绝缘层的一部分上的第一晶体取向的顶部半导体层以及位于所述图案化的顶部半导体层上的垫叠层，其中所述结构包括在设置于所述垫叠层和所述顶部半导体层内的开口中的至少一个半导体区域，所述至少一个半导体区域与所述连续埋入绝缘层的一部分相接触；
将所述结构结合到第二衬底，所述第二衬底具有与所述第一晶体取向不同的第二晶体取向并包括受损区域，其中所述垫叠层和所述至少一个半导体区域与所述第二衬底的表面相接触；
将所述至少一个半导体区域再结晶成具有所述第二晶体取向的再结晶的半导体；
去除在所述受损区域处的所述第二衬底的一部分；以及
去除剩余的第二衬底和所述垫叠层从而提供具有所述顶部半导体层的混合衬底，所述顶部半导体层包括在所述连续埋入绝缘层上的不同晶体取向的分开的平面半导体区域。
附图说明
图1A-1I是示出了本发明实施例之一的基本工艺步骤的剖面图。
图2A-2C是示出了本发明另一实施例的基本工艺步骤的剖面图。
图3A-3B是示出了本发明又一实施例的基本工艺步骤的剖面图。
具体实施方式
现将参照与本发明相关的附图更详细地描述本发明，本发明提供了包括多种SOI取向的混合衬底以及该混合衬底的制造方法。需注意的是，本申请的附图仅用于说明的目的，因此其并未按比例绘制。
首先参照图1A-1I，其(通过剖面图)示出了本发明实施例之一，其中在形成包括具有不同晶体取向的分开的平面半导体区域的混合衬底时，利用了外延压印(epitaxial imprinting)和晶片结合(wafer bonding)。图1A示出了在本发明中所应用的初始结构10。初始结构10包括第一衬底12，所述第一衬底12包括底部半导体层14、连续埋入绝缘层16和顶部半导体层18。
底部和顶部半导体层14和18可以包括相同或不同的半导体材料。可用作层14和18的半导体材料的示例性实例包括但不限于：Si、SiC、SiGe、SiGeC、InAs、InAs、Ge、GaAs以及其他III/V和II/VI化合物半导体。第一衬底12的每个半导体层14和18也可以包括半导体材料的组合(即，多层叠层)。半导体层14和18可以独立地被施加应变、未施加应变，或者包括具有不同掺杂、或不同带隙、或其组合的材料。
半导体层14和18可以具有相同或不同的晶体取向，而具有相同的晶体取向是更为优选的。半导体层14和18的晶体取向可以包括任何主或次密勒指数。通常，半导体层14和18是含Si的半导体材料(比如Si或SiGe)并且所述层的晶体取向是(100)、(110)或(111)之一，而(100)或(110)是最为优选的。
第一衬底12的底部半导体层14的厚度可以变化而与本发明并不相关。典型的且仅为了示例的目的，第一衬底12的底部半导体层14具有约50nm至约5μm的厚度。第一衬底12的顶部半导体层18的厚度可以依据加工第一衬底12时所使用的技术而变化。通常，顶部半导体层18的厚度为约10nm至约200nm。如果顶部半导体层18大于上述范围，则顶部半导体层18在于其上形成垫叠层20之前可以经受薄化处理。可以通过平坦化、研磨、湿法蚀刻或干法蚀刻来进行顶部半导体层18的薄化。在本发明的某些实施例中，可以通过氧化和湿法蚀刻的组合来使顶部半导体层18变薄。
将顶部半导体层18与底部半导体层14分开的连续埋入绝缘层16可以包括晶体或非晶体氧化物、氮化物或其组合。优选地，埋入绝缘层16包括氧化物。埋入绝缘层16的厚度可以依据形成其所使用的技术而变化。通常，连续埋入绝缘层16具有约50nm至约500nm的厚度，而约100至约200nm的厚度是更为典型的。
可以利用本领域技术人员所知的常规技术来形成图1A所示的第一衬底12。例如，可以通过注入和退火(例如，SIMOX，通过氧的离子注入的分离)或者结合层转移工艺(bonded layer transfer process)来形成第一衬底12。可选择地，可以通过首先利用常规的沉积工艺或热生长工艺在底部半导体层14的表面上形成埋入绝缘层16、然后沉积顶部半导体层18，来形成第一衬底12。
仍参见图1A，在提供了第一衬底12之后，在第一衬底12的上表面上、即顶部半导体层18暴露的表面上，形成垫叠层20。垫叠层20可以包括氧化物、氮化物、氮氧化物或者其任意组合(例如，氧化物-氮化物叠层)。通常，垫叠层20包括氮化物。
可以利用任何常规的沉积工艺来形成垫叠层20，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、化学溶液沉积、蒸镀和其他类似的沉积工艺。可选择地，可以利用热氧化、热氮化或热氮氧化来形成垫叠层20。在形成垫叠层20时，也可以利用上述技术的组合。垫叠层20的厚度可以依据存在于叠层中的材料层的数目和形成垫叠层时所使用的技术而变化。通常，垫叠层20具有约5nm至约500nm的总厚度，而约100至约200nm的总厚度是更为典型的。
在提供了图1A所示的结构10之后，在垫叠层20的表面上形成光致抗蚀剂(未示出)并通过光刻步骤构图所述光致抗蚀剂，所述光刻步骤包括将抗蚀剂曝光于预期图案的辐射下并利用常规的抗蚀剂显影剂显影曝光的抗蚀剂。在光刻之后，图案从抗蚀剂转移到垫叠层20中然后到下层的顶部半导体层18中，从而提供了例如图1B所示的结构。正如所示出的，在本发明的这一步骤中，形成暴露埋入绝缘层16的表面部分的至少一个开口22。一旦图案已被转移到垫叠层20中，就可以去除图案化的抗蚀剂，或者可选择地，在完成图案转移之后，利用常规的抗蚀剂剥离工艺。
利用一个或多个蚀刻工艺来进行上述的图案转移步骤，包括干法蚀刻(反应性离子蚀刻、离子束蚀刻、激光烧蚀或等离子体蚀刻)、湿法蚀刻或者其任意组合。
需强调的是，在本发明的这一步骤中，可以形成多于一个的开口22，从而提供其中通过垫叠层20和顶部半导体层18而形成了多个开口22的结构。
在将至少一个开口22设置于图1A所示的结构中之后，同样如图1B中所示出的，至少在开口22之内的顶部半导体层18的暴露的垂直侧壁上形成衬层24(liner)。衬层24包括绝缘材料，例如氧化物、氮化物或氮氧化物，而氧化物衬层是尤为优选的。可以通过沉积和各向异性蚀刻来形成衬层24，或者更典型的，比如热氧化的热工艺被用于在开口22内形成衬层24。衬层24通常为厚度在约5nm至约50nm的范围内的薄层。
接下来，利用常规沉积工艺在图1B所示的结构上形成外延半导体层(以下称为半导体层26)，所述外延半导体层包括非晶半导体材料、或多晶半导体材料、或微晶半导体材料，比如a:Si或polySi，所述常规沉积工艺能够用所述半导体层26填充开口22。用于填充所述至少一个开口22的半导体材料可以是与顶部半导体层18相同或不同的半导体材料，而非常优选的是将含Si半导体材料用作层26。依据沉积的确切条件以及层18、24和20的厚度和图案宽度，部分半导体层26可以在开口22之上并沿着层20的表面延伸。在其中半导体层26于开口22之上延伸的实施例中，可以利用比如化学机械抛光(CMP)和/或研磨的平坦化工艺从而提供比如图1C所示的平面结构。需注意的是，在图1C中，半导体层26具有与垫叠层20的上表面共面的上表面。
接着，如图1D所示，设置包括受损区域(damaged region)30的第二衬底28并使其靠近图1C所示的平面结构。第二衬底28可以包括与顶部半导体层18相同或不同的半导体材料，而含Si的半导体是非常优选的。第二衬底28包括具有将被赋予层26上的晶格常数的晶体材料，因此优选地包括与层26相同的材料。第二衬底28的另一特征在于其具有与第一衬底12的顶部半导体层18不同的晶体取向。也就是说，如果第一衬底12的顶部半导体层18具有第一晶体取向，则第二衬底28具有与第一取向不同的第二晶体取向。例如，顶部半导体层18可以具有(100)晶体取向，而第二衬底28可以具有(110)晶体取向。可选择地，顶部半导体层18可以具有(110)晶体取向而第二衬底28具有(100)晶体取向。需注意的是，在后续的再结晶退火中，第二衬底28的晶体取向用于确定半导体层26的晶体取向。
通过将氢或另一类似的离子离子注入到第二衬底28中来形成受损区域30。用于在第二衬底28中产生受损区域30的离子注入工艺对于本领域技术人员是而言是公知的，并且包括能够形成所述受损区域30的任何工艺。
然后，通过先将两个衬底(12和28)彼此紧密接触使得垫叠层20的表面与最靠近受损区域30的第二衬底28的表面接触、向已接触的衬底可选地施加外力、并在足以增加两衬底之间的结合能的条件下对两个接触的衬底进行退火，使图1D所示的两个衬底(12和28)连接、即结合。可以在存在外力或不存在外力的情况下进行退火步骤。而且，在从约200℃至约1050℃的温度下进行持续时间约2至约20小时的退火步骤。更典型地，在约200℃至约400℃的温度下进行持续时间约2至约10小时的退火。以上设置的温度是示例性的，在此处具体描述的这些范围之上或之下的其他范围也是可以考虑的。例如，此处也可以考虑在所谓室温(20℃-40℃)下的退火。不管退火步骤的温度如何，退火步骤通常在惰性环境存在的情况下进行，例如，在包括He、Ar、N2、Xe或Kr中至少一种的气氛下。优选的惰性环境是N2。包括两个衬底12和28的结合结构如图1E所示。附图标记32表示结合界面。
在所示的实施例中，退火步骤造成存在于第二衬底28之内的受损区域30变成多孔的，使得通过使结合结构经受结合退火之后发生的分离退火，可以将受损区域30从结合结构去除。所述分离退火通常在惰性环境中在约350℃至约500℃的温度下进行。在分离退火之后，在受损区域30之上的远离结合界面32的半导体衬底28的部分被去除，从而提供了例如图1F所示的结构。需注意的是，在图1F中，保留了晶体取向与第一衬底12的顶部半导体层18不同的第二衬底28的一部分。第二衬底28的剩余部分与开口22之内的半导体层26相接触。
在执行分离退火之后，图1F中所示的结构经受再结晶退火步骤。在足以达到预期的再结晶的持续时间内，在约200至约1300℃的温度下、优选在约400至约900℃的温度下，进行再结晶退火。所述持续时间将依赖于第二衬底28的剩余部分的取向、半导体层26的厚度以及半导体层26之内的注入和其他杂质的存在。可以通过快速热退火、激光退火或尖峰退火(spikeanneal)，在炉内进行再结晶退火。退火环境通常可以选自包括N2、Ar、He、H2及其混合物的气体所构成的组。也可以执行附加的再结晶后退火(通常在上述温度范围的高端)。
在再结晶期间，半导体层26再结晶成与剩余的第二衬底28具有相同取向的外延半导体层。因此，再结晶半导体层26’具有与顶部半导体层18的第一晶体取向不同的第二晶体取向。在已执行该步骤之后所形成的所得结构例如图1G所示。
在再结晶退火之后，利用比如CMP或研磨的常规平坦化工艺、或者通过氧化和蚀刻来平坦化图1G所示的结构，从而从该结构上去除第二衬底28的剩余部分。之后，去除剩余在该结构上的垫叠层20，从而提供了图1H所示的结构。图1H所示的混合衬底在更宽泛的意义上包括底部半导体层14、存在于底部半导体层14顶上的连续埋入绝缘层16以及存在于连续埋入绝缘层16上的顶部半导体层18，其中顶部半导体层18包括具有不同晶体取向的分开的平面半导体区域(18和26’)，所述分开的平面半导体区域通过衬层24彼此分离。
然后利用本领域技术人员公知的技术在图1H所示的混合衬底上制造FET器件(见图1I)50。更具体而言，在上述晶体取向不同的分开的半导体区域之一上形成nFET或pFET，使得每个FET器件位于使该器件具有最佳性能的晶体表面上。即，nFET形成在(100)晶体表面上，而pFET形成于(110)晶体表面上。每个FET器件包括栅极电介质、栅极导体、侧壁间隙壁和源极/漏极区。
图2A至2C示出了可用于形成本发明的混合衬底的本发明的第二实施例。更具体而言，首先执行提供了图1E所示的结构的上述工艺步骤，从而提供图1E中的结合结构。在已将两个衬底12和28按如上所述连接之后，使所述结合结构经受上述的再结晶退火从而提供图2A中所示的结构。如在第一实施例中的情况那样，再结晶退火将半导体层26转化成与第二衬底28具有相同晶体取向的再结晶半导体层26’。
然后使图2A所示的结构经受如上所述的分离退火从而提供图2B所示的结构。在分离退火步骤之后，如上所述平坦化所述结构并去除垫叠层20，从而提供图2C所示的结构。由本发明的第二实施例产生的混合衬底也包括底部半导体层14、存在于底部半导体层14顶上的连续埋入绝缘层16以及存在于连续埋入绝缘层16上的顶部半导体层18，其中顶部半导体层18包括具有不同晶体取向的分开的平面半导体区域(18和26’)，所述分开的平面半导体区域通过衬层24彼此分离。也可以在该衬底上形成如上所述的FET器件。
图3A至3B示出了本发明的又一实施例。在该实施例中，首先如上所述提供图1C所示的结构。在工艺的这一点上，利用能够用于薄化垫叠层20的氧化和蚀刻或者任何其他类似的蚀刻工艺来将垫叠层20变薄。需注意的是，本发明的这一步骤薄化了半导体层26的上表面之下的垫叠层20以及衬层24。该结构示于图3A中，并且示出了包括受损区域30的第二衬底28。然后如上所述将衬底12和28结合并且在进行结合工艺之后如第一实施例中所述的工艺步骤也用于该可选的实施例。最终的混合衬底看起来与图1H所示的相同。
虽然已经关于其优选实施例具体显示并描述了本发明，但本领域技术人员应理解的是，在不偏离本发明的精神和范围的前提下，可以进行形式和细节上的上述和其他变化。因此，本发明旨在不受限于所描述和示出的确切形式和细节，而是落入权利要求的范围内。

Claims (20)

1.一种半导体结构，包括：
底部半导体层；
存在于所述底部半导体层顶部上的连续埋入绝缘层；以及
存在于所述连续埋入绝缘层上的顶部半导体层，其中所述顶部半导体层包括具有不同晶体取向的分开的平面半导体区域，所述分开的平面半导体区域彼此隔离。
2.根据权利要求1所述的半导体结构，其中不同晶体取向的所述分开的平面半导体区域至少包括第一晶体取向的所述顶部半导体层和第二晶体取向的再结晶半导体层。
3.根据权利要求2所述的半导体结构，其中所述顶部半导体层和所述在结晶半导体层包括相同或不同的半导体材料。
4.根据权利要求3所述的半导体结构，其中所述顶部半导体层和所述再结晶半导体层均包括含Si的半导体。
5.根据权利要求2所述的半导体结构，其中所述第一晶体取向是(100)，所述第二晶体取向是(110)。
6.根据权利要求5所述的半导体结构，还包括在每个所述晶体取向不同的分开的区域上的至少一个场效应晶体管，其中nFET位于所述(100)取向上而pFET位于所述(110)取向上。
7.根据权利要求2所述的半导体结构，其中所述第一晶体取向是(110)而所述第二晶体取向是(100)。
8.根据权利要求7所述的半导体结构，还包括在每个所述晶体取向不同的分开的区域上的至少一个场效应晶体管，其中nFET位于所述(100)取向上而pFET位于所述(110)取向上。
9.根据权利要求1所述的半导体结构，其中使用绝缘衬层将所述不同晶体取向的分开的平面半导体区域彼此隔离。
10.一种半导体结构的制造方法，包括：
提供一结构，所述结构包括底部半导体层、在所述底部半导体层上的连续埋入绝缘层、在所述连续埋入绝缘层的一部分上的第一晶体取向的顶部半导体层以及位于所述图案化的顶部半导体层上的垫叠层，其中所述结构包括在设置于所述垫叠层和所述顶部半导体层内的开口中的至少一个半导体区域，所述至少一个半导体区域与所述连续埋入绝缘层的一部分相接触；
将所述结构结合到第二衬底，所述第二衬底具有与所述第一晶体取向不同的第二晶体取向并包括受损区域，其中所述垫叠层和所述至少一个半导体区域与所述第二衬底的表面相接触；
去除在所述受损区域处的所述第二衬底的一部分；
将所述至少一个半导体区域再结晶成具有所述第二晶体取向的再结晶的半导体；以及
去除所述剩余的第二衬底和所述垫叠层从而提供含有所述顶部半导体层的混合衬底，所述顶部半导体层包括在所述连续埋入绝缘层上的不同晶体取向的分开的平面半导体区域。
11.根据权利要求10所述的方法，还包括在结合之前将所述垫叠层变薄。
12.根据权利要求10所述的方法，其中所述提供所述结构包括：形成包括所述底部半导体层、所述连续埋入绝缘层和所述顶部半导体层的第一衬底；在所述第一衬底的上表面上形成垫叠层；通过光刻和蚀刻在所述垫叠层和所述顶部半导体层中设置至少一个开口；并通过外延采用非晶或多晶半导体材料填充所述至少一个开口。
13.根据权利要求10所述的方法，其中所述结合包括将所述结构和所述第二衬底彼此紧密接触，向所述已接触的结构可选地施加外力并退火。
14.根据权利要求10所述的方法，其中所述去除所述第二衬底的一部分包括分离退火。
15.根据权利要求10所述的方法，其中在包括N2、Ar、He或H2中至少一种的环境下在约200至约1300℃的温度下进行所述再结晶。
16.一种混合衬底的制造方法，包括：
提供一结构，所述结构包括底部半导体层、在所述底部半导体层上的连续埋入绝缘层、在所述连续埋入绝缘层的一部分上的第一晶体取向的顶部半导体层以及位于所述图案化的顶部半导体层上的垫叠层，其中所述结构包括在设置于所述垫叠层和所述顶部半导体层内的开口中的至少一个半导体区域，所述至少一个半导体区域与所述连续埋入绝缘层的一部分相接触；
将所述结构结合到第二衬底，所述第二衬底具有与所述第一晶体取向不同的第二晶体取向并包括受损区域，其中所述垫叠层和所述至少一个半导体区域与所述第二衬底的表面相接触；
将所述至少一个半导体区域再结晶成具有所述第二晶体取向的再结晶的半导体；
去除在所述受损区域处的所述第二衬底的一部分；以及
去除剩余的第二衬底和所述垫叠层从而提供具有所述顶部半导体层的混合衬底，所述顶部半导体层包括在所述连续埋入绝缘层上的不同晶体取向的分开的平面半导体区域。
17.根据权利要求16所述的方法，其中所述提供所述结构包括：形成包括所述底部半导体层、所述连续埋入绝缘层和所述顶部半导体层的第一衬底；在所述第一衬底的上表面上形成垫叠层；通过光刻和蚀刻在所述垫叠层和所述顶部半导体层中设置至少一个开口，并通过外延采用非晶或多晶半导体材料填充所述至少一个开口。
18.根据权利要求16所述的方法，其中所述结合包括将所述结构和所述第二衬底彼此紧密接触，向所述已接触的结构可选地施加外力并退火。
19.根据权利要求16所述的方法，其中所述去除所述第二衬底的一部分包括分离退火。
20.根据权利要求16所述的方法，其中在包括N2、Ar、He或H2中至少一种的环境下在约200至约1300℃的温度下进行所述再结晶。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102822970A (zh) * 2010-03-31 2012-12-12 Soitec公司 键合半导体结构及其形成方法
CN105164800A (zh) * 2013-05-03 2015-12-16 德克萨斯仪器股份有限公司 集成的硅和iii-n半导体器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090245838A1 (en) * 2008-03-26 2009-10-01 David William Shuman Fuser heater temperature control
US20100104852A1 (en) * 2008-10-23 2010-04-29 Molecular Imprints, Inc. Fabrication of High-Throughput Nano-Imprint Lithography Templates
FR2938117B1 (fr) * 2008-10-31 2011-04-15 Commissariat Energie Atomique Procede d'elaboration d'un substrat hybride ayant une couche continue electriquement isolante enterree
JP5539380B2 (ja) * 2008-12-04 2014-07-02 エーエスエムエル ネザーランズ ビー．ブイ． インプリントリソグラフィ装置及び方法
FR2942674B1 (fr) * 2009-02-27 2011-12-16 Commissariat Energie Atomique Procede d'elaboration d'un substrat hybride par recristallisation partielle d'une couche mixte
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6830962B1 (en) * 2003-08-05 2004-12-14 International Business Machines Corporation Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7060585B1 (en) * 2005-02-16 2006-06-13 International Business Machines Corporation Hybrid orientation substrates by in-place bonding and amorphization/templated recrystallization

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102822970A (zh) * 2010-03-31 2012-12-12 Soitec公司 键合半导体结构及其形成方法
CN102822970B (zh) * 2010-03-31 2015-06-17 Soitec公司 键合半导体结构及其形成方法
CN105164800A (zh) * 2013-05-03 2015-12-16 德克萨斯仪器股份有限公司 集成的硅和iii-n半导体器件
CN105164800B (zh) * 2013-05-03 2019-01-18 德克萨斯仪器股份有限公司 集成的硅和iii-n半导体器件

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