CN1280903C - 具有伪结构的半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件，具有：具有界定了多个有源区的隔离区的半导体衬底；形成于各个有源区之上、构成半导体元件的栅电极；覆盖该栅电极的级间绝缘体；穿过所述级间绝缘体而形成并电连接到所述半导体元件上的局部互连；穿过所述级间绝缘体而形成并与所述局部互连电气上分隔的伪局部互连；和下级伪结构，每个所述下级伪结构都包括伪有源区、伪有源区和形成于其上的伪栅电极所构成的层叠的伪结构以及形成在所述隔离区上的伪栅电极中的一个，其中每一个所述伪局部互连都不连接到两个或更多下级伪结构上。

Description

具有伪结构的半导体器件
技术领域
本发明涉及半导体器件，更具体地，涉及具有并不作为电子电路的一部分而起作用的伪结构(dummy structure)的半导体器件。伪结构由伪有源区、伪栅电极、伪局部互连等构成。
背景技术
由于最近的半导体集成电路器件的集成度很高，利于平坦化的浅沟槽隔离法(STI，shallow trench isolation)已经被采用作为隔离技术，替代局部硅氧化法(LOCOS，local oxidation of silicon)。因为栅极长度变得比过去更短，所以需要以高图案化精度来形成栅电极。局部互连经常被用于电连接局部区域中的电子元件，例如MOS晶体管和电容器。
例如，在硅衬底上形成缓冲氧化硅膜和氮化硅膜，并穿过该氮化硅膜和缓冲氧化硅膜形成开口，开口具有与界定出有源区的隔离区对应的形状。通过利用氮化硅膜作为掩膜，刻蚀硅衬底以形成隔离沟槽。
沉积如氧化硅膜的绝缘层，以将该绝缘层埋入或者嵌入隔离沟槽中。通过化学机械抛光方法(CMP)将沉积在氮化硅膜上的不必要的绝缘膜去除。通过以上处理，可以获得具有沟槽隔离区和平坦表面的硅衬底。
去除用作掩膜的氮化硅膜，并且进行必要的离子注入。之后，在有源区的表面上形成栅极氧化膜和多晶硅膜。利用光刻胶图案通过各向异性刻蚀将栅极氧化膜和多晶硅膜图案化，以形成被绝缘的栅电极(和字线)。通过高精度的图案化能够形成具有短栅极长度的栅电极。
在离子被注入栅电极两侧的区中以形成扩展区之后，沉积如氧化硅膜的绝缘膜并进行各向异性刻蚀以形成侧壁间隔物。通过利用栅电极和侧壁间隔物作为掩膜，进行离子注入以形成高杂质浓度的或深的源/漏极区。进行退火以激活注入的杂质离子。
如果要减小栅电极和源/漏极区的电阻，则在硅衬底的表面上沉积例如钴的能够被硅化的金属，并通过硅化反应在硅表面上形成硅化物层。
其后，沉积级间绝缘膜，将栅电极埋入或者嵌入。利用CMP将由于栅电极等造成的不规则表面平坦化。通过各向异性刻蚀穿过级间绝缘膜形成用于局部互连的凹槽和用于得到电极的通路孔。局部互连凹槽具有，例如，固定的宽度。沉积例如钛、氮化钛和钨的金属层，以将该金属层埋入通路孔和局部互连凹槽中。通过CMP等方法将沉积在级间绝缘膜的表面上的不必要的金属层去除。之后，形成必要的上级布线和一层或多层级间绝缘膜。
硅衬底表面上的栅电极和局部互连具有较高的集成密度并需要最高的精度。高精度的光刻法需要下置层的表面平坦。如果该表面不规则，则光刻的图像转移精度下降。如果给要被刻蚀的栅电极和局部互连(包括通路孔)的面积分布有变化，则刻蚀速度随着该变化而改变。
在STI处理中如果隔离区的面积分布有大的变化，则埋入具有大宽度的沟槽中的氧化硅的中心区域比其它区域抛光得快，结果造成凹陷。在夹在具有大宽度的沟槽部分中并且具有小宽度的有源区中，或者在具有小宽度的有源区密布的区中，CMP不停止于氮化硅膜，有源区被抛光，造成侵蚀。如果衬底表面的平坦性由于这些现象而丧失，则对后面的对上层的光刻处理产生不利影响。
如果通路导体和局部互连的分布有变化，则在导电层被埋入穿过级间绝缘膜而形成的通路孔和局部互连凹槽之后进行的CMP中，会出现类似的现象。
为了保证表面平坦性，最好除了由隔离区界定的有源区之外还分布伪有源区。类似地，在布置通路孔和局部互连凹槽的时候最好也分布伪局部互连。在形成栅电极的时候，最好形成伪栅电极，以使得栅电极的分布均匀。这样的伪结构区通常通过自动计算来设计。但是，形成伪结构区可能引起其它问题。
图7A和7B图示了由形成伪有源区引起的一个问题。有源区AR具有由隔离区界定的暴露的硅表面。绝缘栅电极G横穿有源区AR而形成。在有源区下方形成n型阱NW。p型阱PW围绕该n型阱NW。在该布局中，如果伪有源区ARD被形成为横置于n型阱NW和p型阱PW之间的边界上，如图7A所示，则会出现问题。
如图7B所示，当伪有源区ARD被形成为横置于n型阱NW和p型阱PW之间的边界上并且在该伪有源区的表面上形成硅化物层SIL的时候，n型阱NW和p型阱PW被硅化物层SIL在电气上短路了。
图7C示出了形成在隔离区STI的表面上的伪栅电极GD的结构。如果栅电极在隔离区上延伸则得到类似的横截面结构。形成多晶硅层图案，并且在多晶硅层图案的表面上形成硅化物层SIL。
在形成伪有源区ARD和伪栅电极GD之后，穿过形成于伪有源区ARD和伪栅电极GD之上的级间绝缘膜，形成伪局部互连LID。由于伪有源区ARD和伪栅电极GD位于伪局部互连之下，所以这些伪结构ARD和GD共同被称为下级伪结构(lower level dummy)LD。
图7D图示了由伪有源区ARD和伪局部互连LID引起的问题。在与图7A所示结构类似的结构中，伪有源区ARD1形成在n型阱NW内，伪有源区ARD2形成在p型阱PW内。在形成实际器件的局部互连LI1和LI2的同时形成伪局部互连LID。
由于伪局部互连LID电气上连接有源区ARD1和ARD2，所以n型阱NW和p型阱PW被该伪局部互连LID在电气上短路。当伪有源区和伪局部互连是独立设计的时候会出现这个问题。
图7E说明性地示出了由形成伪结构引起的另一个问题。伪局部互连LID布置在下级伪结构LD的上方并且电连接到下级伪结构LD。如果在伪局部互连LID的上方形成布线层，则在布线层和伪局部互连LID之间形成寄生电容。该寄生电容比较大，因为伪局部互连LID连接到多个下级伪结构上。如果寄生电容的分布不规则，则布线层的电气特性出现变化。
建议伪结构图案应相对于半导体器件中的半导体元件的基准轴倾斜布置，以得到均匀的寄生电容(日本专利No.3247600)。
发明内容
本发明的一个目的是提供一种能够通过使用伪结构来确保表面平坦并能够抑制所述伪结构对器件的影响的半导体器件。
本发明的另一个目的是提供一种半导体器件，该器件即使形成有伪结构也能够使上级布线层的寄生电容均匀，并且即使结合了硅化处理也能够防止阱间的电气上的短路。
根据本发明的一个方面，提供了一种半导体器件，该器件包括：半导体衬底；形成在所述半导体衬底的表面层中并界定出多个有源区的隔离区；在各个有源区中在衬底表面上方形成的至少一个栅电极，所述栅电极在所述有源区中构成半导体元件；形成在所述半导体衬底上、覆盖所述栅电极的级间绝缘膜；穿过所述级间绝缘膜而形成的并且电连接到所述半导体元件区的多个局部互连；穿过所述级间绝缘膜而形成的并且电气上与所述局部互连分隔的多个伪局部互连；和多个下级伪结构，每个所述下级伪结构由穿过所述隔离区而形成的伪有源区、穿过所述隔离区而形成的伪有源区和形成在所述伪有源区之上的伪栅电极所构成的层叠的伪结构、以及形成在所述隔离区上方的伪栅电极中的一个构成，其中每一个所述伪局部互连都布置成使得所述伪局部互连不连接到两个或更多个下级伪结构上。
即使形成了伪结构，也能够防止例如阱间的电气短路的电气失效。能够使得形成在伪结构上方的布线层的寄生电容均匀。
附图说明
图1示出了根据本发明的一个实施例的半导体器件的平面布局；
图2A和2B是图1中所示实施例的半导体器件的等效电路图和局部横截面图；
图3A到3I是图示了制造图2B所示结构的方法的主要处理的横截面图；
图4A和4B是示出了图1所示实施例的修改的平面图和横截面图；
图5A和5B是示出了根据本发明的另一个实施例的半导体器件的结构的平面图和横截面图；
图6A和6B是示出了根据本发明的另一个实施例的半导体器件的结构的平面图和横截面图；
图7A到7E是图示了相关技术的平面图。
具体实施方式
下面将参考附图说明本发明的实施例。
图1示出了根据本发明的一个实施例的半导体器件的平面布局。有源区AR(n)和AR(p)由隔离区4界定，隔离区4通过STI形成。用于p沟道MOS晶体管的有源区AR(p)被布置在n型阱NW中。P型阱PW被布置成围绕该n型阱NW。用于n沟道MOS晶体管的有源区AR(n)被布置在p型阱PW中。伪有源区18以一种使得它们不会横置于n型阱NW和p型阱PW之间的边界上的方式，被布置在n型阱NW和p型阱PW中。
栅电极G被形成为横穿有源区AR(n)。在每个伪有源区18之上通过利用与栅电极G的层一样的层形成伪栅电极19。局部互连LI被形成为将形成在有源区中的半导体元件的期望区互连。
伪局部互连20也形成在伪有源区18之上。伪局部互连20形成在下置的伪栅电极19上，而伪栅电极19形成在下置的伪有源区18中。
伪栅电极的宽度被设置成选自各种栅电极宽度的最优宽度。局部互连的宽度一般被设置成相同的宽度。伪局部互连的宽度可以是与局部互连的宽度相同的宽度或者更宽。优选将伪局部互连的宽度设置在从与局部互连的宽度相同的宽度到两倍于局部互连的宽度的范围内。可以采用两个或更多不同宽度。
对于上述布局，伪局部互连20不会被连接到多个伪有源区18上。由于伪有源区18被形成为不横置于阱间的边界上，所以n型阱NW和p型阱PW不会在电气上被短路。因为伪局部互连20不连接到多个伪栅电极19或伪有源区18上，所以有可能防止寄生电容的局部增大。
图2A是图1所示结构的等效电路图。如所示，p型MOS晶体管PMOS1和PMOS2并联布置，并且源/漏极区被连接在一起。该并联连接被连接到n沟道MOS晶体管NMOS1和NMOS2的串联连接上。PMOS1和NMOS1的栅电极被连接在一起，并且PMOS2和NMOS2的栅电极也被连接在一起。该并联/串联连接被连接在电源线VDD和GND之间。
图2B示出了沿图1中所示线IIB-IIB所取的横截面结构。在p型硅衬底1的表面上，通过STI形成隔离区4。在硅衬底1的表面层中，形成p型阱5和n型阱6。n型阱6的一部分被暴露作为有源区。伪有源区18通过去除隔离区4被布置在p型阱5中。
在有源区表面和栅电极表面上形成由硅化钴或类似物所构成的硅化物层10x。在伪栅电极GD的表面上也形成类似的硅化物层10x。在这个例子中，硅化物层10x形成在伪有源区18的表面上，但是通过将伪栅电极设计得更宽一些可能不会形成硅化物层。
绝缘栅电极结构G形成在n型阱6的表面上，而伪栅电极GD形成在伪有源区18的表面上。氮化硅层11形成在衬底之上，覆盖栅电极G和伪栅电极GD。在该氮化硅层11上，形成由氧化硅构成的级间绝缘膜12。
穿过级间绝缘膜12形成局部互连凹槽，并且在这些凹槽中形成局部互连13。在伪有源区18的上方形成类似的凹槽，并且在这些凹槽中形成伪局部互连20。
如图2B所示，尽管伪局部互连20以伪栅电极19和/或伪有源区18作为它的下置层，但是这些伪结构区在电气上保持分隔或隔离。因此有可能防止多个伪结构区沿平面内的方向被连接并避免不希望的结果。下面将说明一种制造图2B所示的结构的方法。
如图3A所示，通过在900℃利用盐酸氧化在硅衬底1的表面上生长氧化硅膜2到大约10nm厚。在该氧化硅膜2上，通过化学气相沉积法(CVD)生长氮化硅膜3到大约110nm厚。
在氮化硅膜3之上形成光刻胶图案，并且通过各向异性刻蚀将氮化硅膜3和氧化硅膜2刻蚀。之后去除该光刻胶图案。通过利用氮化硅膜3作为掩膜，对硅衬底1进行各向异性刻蚀。举例来说，大约300nm厚的硅衬底表面层被刻蚀。从而形成深为300nm的沟槽。
如图3B所示，在形成有沟槽的硅衬底上，通过CVD生长氧化硅膜4到大约500nm厚。通过化学机械抛光法(CMP)去除沉积在氮化硅膜3上的不必要的氧化硅膜4。氮化硅膜3起到CMP停止物的作用。通过形成伪有源区，可使得隔离区的面积密度均匀，从而抑制凹陷和侵蚀。
如图3C所示，氮化硅膜3通过热磷酸溶液被去除。氧化硅膜2可以通过氢氟酸溶液被去除。在这种情况下，通过在900℃利用盐酸氧化生长新的氧化硅膜2’到大约10nm厚。在硅衬底1的表面上形成分隔n沟道区和p沟道区的光刻胶掩膜，并且进行n沟道区和p沟道区各自的离子注入以形成阱。
举例来说，杂质离子以大约1×1013cm-2的剂量被注入。n阱6和p阱5形成之后，去除用于离子注入的氧化硅膜2’。
如图3D所示，通过热氧化在暴露的硅表面上生长栅极氧化膜7到大约1nm厚。在该栅极氧化膜7上，通过CVD形成多晶硅层8到大约110nm厚。在该多晶硅层8上形成用于栅电极的光刻胶图案PRG。该图案还包括用于伪栅电极的图案。通过利用光刻胶图案PRG作为掩膜刻蚀多晶硅层8。在有源区上方形成栅电极。在伪有源区上方形成伪栅电极。
如果孤立的栅电极和密布的栅电极混在一起，则孤立的栅电极可能被过度刻蚀。通过布置伪栅电极，可使得对栅电极的刻蚀均匀。然后，以例如大约1×1014cm-2的剂量为各个p沟道区和n沟道区进行离子注入，以形成浅扩展区E。
如图3E所示，通过CVD在衬底表面上形成厚度约为100nm的氧化硅层9。对该氧化硅膜9进行各向异性刻蚀，以去除平坦表面上的氧化硅膜9。栅电极8的侧壁上的氧化硅膜9被留下以形成侧壁间隔物。
如图3F所示，以例如剂量约为1×1015cm-2的高杂质浓度为各个p沟道区和n沟道区进行离子注入，以形成具有高杂质浓度的深源/漏极区S/D。离子注入之后，在大约1050℃进行快速热退火(RTA)以激活注入的离子。
然后，在衬底1的表面上，通过溅射形成具有例如5nm的厚度的钴膜10。在大约520℃进行退火以在栅电极的表面和源/漏极区S/D的暴露的表面上形成硅化钴。去除未反应的金属膜，并根据需要进行进一步的退火。
如图3G所示，形成硅化钴层10x之后，通过CVD沉积氮化硅膜11到大约40nm厚。在氮化硅膜11上形成具有厚度约为650nm的氧化硅膜12。通过CMP将氧化硅膜12的表面平坦化。在被平坦化的表面上形成光刻胶图案PRL，并通过各向异性刻蚀形成局部互连图案和伪局部互连图案。此次刻蚀之后，去除光刻胶图案PRL。
如图3H所示，在形成有局部互连凹槽的衬底表面上，通过CVD形成各自厚度均约为10nm的钛膜和氮化钛膜。通过CVD在氮化钛膜上形成厚度约为200nm的钨膜。由层叠的金属层13构成的局部互连被埋入或者嵌入各个局部互连凹槽中。沉积在氧化硅膜12上的不必要的金属层通过CMP去除。因为局部互连和伪局部互连两者都被形成了，所以通过CMP能够可靠地形成平坦的表面。
图3I是示出了以上述方式形成的伪结构区的结构的横截面示意图。伪有源区18是通过部分地去除隔离区4而形成的。伪栅电极19形成在伪有源区的上方，并且伪局部互连20形成在伪栅电极19上。侧壁间隔物9形成在伪栅电极的侧壁上。由于侧壁间隔物9由电绝缘的材料构成，所以侧壁间隔物不会形成电连接。导电的栅电极区被布置在伪有源区内的这种状态表现为伪栅电极处于伪有源区内。
在上述实施例中，层叠的伪结构由伪有源区、伪栅电极和伪局部互连的叠层构成。层叠的伪结构以一种使得它们在阱之间将不会形成电气短路并且它们是彼此独立的方式形成。层叠的伪结构不仅仅限于上述结构。并且不一定需要将伪有源区和伪栅电极两者都形成。
图4A和4B示出了上述实施例的一个修改。如图1所示的结构中，在一个伪有源区上形成一个伪栅电极，并且在一个伪栅电极上形成一个伪局部互连。
在图4A和4B所示的结构中，在一个伪有源区18上形成一个伪栅电极19，而在该伪栅电极上形成两个伪局部互连20。尽管两个伪局部互连20可通过下级伪结构被电气上连接，但是两个下级伪结构电气上并不连接。
图5A和5B示出了未形成伪栅电极并且伪局部互连形成在伪有源区上的结构。伪有源区18分隔地形成在n型阱NW和p型阱上。硅化物层10x可形成在伪有源区18的表面上。伪局部互连20形成在伪有源区18内。因此，伪局部互连20将不会电气上连接两个伪有源区18。
图6A和6B示出了未形成伪有源区并且伪局部互连形成在伪栅电极上的结构。伪局部互连20形成在形成于隔离区4上的伪栅电极19上。伪局部互连20以一种使得它不会电气上连接两个伪栅电极的方式被布置。
在上述实施例中，每个伪结构区都由层叠的结构构成，并且上级伪结构以一种使得它不会电气上连接两个或更多下级伪结构的方式被布置。因此使得伪结构区和寄生电容都很均匀。在图1、4A、5A和6A中，局部互连沿图的垂直方向和横向方向(基准方向)分布。如图中所示，通过相对于电路布局的基准布局方向倾斜地布置伪结构区，可以使得局部互连的寄生电容均匀并能够避免电气短路。
本发明已经结合优选实施例做了说明。本发明不仅仅限于上述实施例。显然对于本领域的技术人员，能够做出其它多种改变、改进以及组合等变化。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底的表面层中并界定出多个有源区的隔离区；
在各个有源区中在衬底表面上方形成的至少一个栅电极，所述栅电极在所述有源区中构成半导体元件；
形成在所述半导体衬底上方、覆盖所述栅电极的级间绝缘膜；
穿过所述级间绝缘膜而形成的并且电连接到所述半导体元件区的多个局部互连；
穿过所述级间绝缘膜而形成的并且电气上与所述局部互连分隔的多个伪局部互连；和
多个下级伪结构，每个所述下级伪结构由穿过所述隔离区而形成的伪有源区、穿过所述隔离区而形成的伪有源区和形成在所述伪有源区上方的伪栅电极所构成的层叠的伪结构、以及形成在所述隔离区上方的伪栅电极中的一个构成，
其中每一个所述伪局部互连都布置成使得所述伪局部互连不连接到两个或更多个下级伪结构上。
2.如权利要求1所述的半导体器件，其中所述伪局部互连的宽度在与所述局部互连宽度相同的宽度到两倍于所述局部互连宽度的范围之内。
3.如权利要求2所述的半导体器件，其中所述下级伪结构是伪有源区。
4.如权利要求3所述的半导体器件，还包括在所述栅电极两侧的有源区表面上形成的硅化物层，其中所述半导体衬底具有p阱和n阱，并且所述伪有源区不横置在所述p阱和所述n阱之间的边界上。
5.如权利要求3所述的半导体器件，其中所述伪局部互连只布置在所述伪有源区的上表面内。
6.如权利要求2所述的半导体器件，其中所述下级伪结构是形成在所述隔离区上方的所述伪栅电极。
7.如权利要求6所述的半导体器件，其中所述伪局部互连只形成在所述伪栅电极的上表面上方。
8.如权利要求2所述的半导体器件，其中所述下级伪结构是所述层叠的伪结构并且所述伪局部互连不连接到两个或更多层叠的伪结构上。
9.如权利要求8所述的半导体器件，其中所述层叠的伪结构的所述伪栅电极不延伸在两个或更多伪有源区之上。
10.如权利要求1所述的半导体器件，其中所述下级伪结构相对于所述半导体元件的基准布局方向倾斜布置。
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