KR101057243B1 - 반도체 장치 - Google Patents

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KR101057243B1
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난조료따
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은 더미를 작성해도, 상층 배선의 기생 용량을 균일하게 유지하고, 또한 실리사이드 프로세스를 이용하여도 웰 사이를 단락시키지 않는 반도체 장치를 제공하는 것을 과제로 한다. 본 발명에 따른 반도체 장치는, 반도체 기판과, 복수의 활성 영역을 획정하는 소자 분리 영역과, 각 활성 영역에 반도체 소자를 형성하기 위해서, 활성 영역 표면 상에 형성된 게이트 전극과, 게이트 전극을 덮고, 반도체 기판 상에 형성된 층간 절연막과, 층간 절연막을 관통하여, 복수의 반도체 소자 영역을 접속하는 로컬 배선과, 로컬 배선과는 전기적으로 분리되어 형성된 복수의 로컬 배선 더미와, 각각이, 소자 분리 영역을 관통하도록 형성된 활성 영역 더미, 활성 영역 더미와 그 위에 형성된 게이트 전극 더미의 적층 더미, 소자 분리 영역의 위에 형성된 게이트 전극 더미 중 어느 하나를 포함하는, 복수의 하층 더미를 구비하고, 로컬 배선 더미 각각은 2개의 하층 더미에는 접속되지 않도록 배치된다.
반도체 장치, 로컬 배선, 로컬 배선 더미, 활성 영역 더미, 게이트 전극 더미, 적층 더미, 하층 더미

Description

반도체 장치{SEMICONDUCTOR DEVICE WITH DUMMY STRUCTURE}
도 1은 본 발명의 실시예에 따른 반도체 장치의 평면 구성을 도시하는 평면도.
도 2는 도 1의 실시예에 따른 반도체 장치의 등가 회로도 및 부분 단면도.
도 3은 도 2의 (b)에 도시하는 구성을 제조하는 방법의 주요 공정을 도시하는 단면도.
도 4는 도 2의 (b)에 도시하는 구성을 제조하는 방법의 주요 공정을 도시하는 단면도.
도 5는 도 2의 (b)에 도시하는 구성을 제조하는 방법의 주요 공정을 도시하는 단면도.
도 6은 도 1에 도시하는 실시예의 변형예를 도시하는 평면도 및 단면도.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 구성을 도시하는 평면도 및 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성을 도시하는 평면도 및 단면도.
도 9는 관련 기술을 도시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 버퍼 산화 실리콘막
2' : 산화 실리콘막
3 : 질화 실리콘막
4 : 산화 실리콘막
5 : p 웰
6 : n 웰
7 : 게이트 산화막
8 : 다결정 실리콘막
9 : 측벽 스페이서
10 : 코발트막
10x : 코발트 실리사이드막
11 : 질화 실리콘막,
12 : 층간 절연막(산화 실리콘막)
13 : 금속 적층(로컬 배선)
18 : 활성 영역 더미
19 : 게이트 전극 더미
20 : 로컬 배선 더미
NMOS : n 채널 MOS 트랜지스터
PMOS : p 채널 MOS 트랜지스터
VDD : 전원 전압
GND : 접지 전압
PRG : (게이트 전극용) 포토레지스트 패턴
PRL : (로컬 배선용) 포토레지스트 패턴
AR : 활성 영역
ARD : 활성 영역 더미
G : 게이트 전극
GD : 게이트 전극 더미
LI : 로컬 배선
LID : 로컬 배선 더미
NW : n 웰
PW : p 웰
SIL : 실리사이드층
STI : 셸로우 트렌치 아이솔레이션
본 발명은 반도체 장치에 관한 것으로, 특히 전기 회로로서는 기능하지 않는 더미 구조를 갖는 반도체 장치에 관한 것이다. 더미 구조로서는 활성 영역 더미, 게이트 전극 더미, 로컬 배선 더미 등이 있다.
최근, 반도체 집적 회로 장치의 집적도의 향상에 따라, 소자 분리 기술로서 LOCOS(local oxidation of silicon)에 대신하여 평탄성이 우수한 STI(shallow trench isolation)가 채용되도록 되었다. 게이트 길이는 점점 짧아지게 되고, 게이트 전극의 패터닝에는 높은 가공 정밀도가 요구된다. 또한, MOS 트랜지스터, 캐패시터 등의 디바이스끼리 국소적인 범위에서 전기적으로 접속하는 로컬 배선을 이용하는 경우가 많아지고 있다.
예를 들면, 실리콘 기판 상에, 버퍼 산화 실리콘막, 질화 실리콘막을 형성하고, 활성 영역을 획정하는 소자 분리 영역의 형상을 갖는 개구를 형성한다. 질화 실리콘막을 마스크로 하여, 실리콘 기판을 에칭하여 소자 분리용 홈을 형성한다.
산화 실리콘막 등의 절연층을 퇴적하여, 소자 분리용 홈을 매립한다. 질화 실리콘막 상에 퇴적된 불필요한 절연막을 화학 기계 연마(chemical mechanical polishing, CMP)로 제거한다. 소자 분리 영역을 구비하며, 평탄한 표면을 갖는 실리콘 기판이 얻어진다.
질화 실리콘막의 마스크를 제거하고, 필요한 이온 주입을 행한 후, 활성 영역 표면에 게이트 산화막, 다결정 실리콘막을 형성하고, 포토레지스트 패턴을 이용한 이방성 에칭에 의해 게이트 전극(및 워드선)을 패터닝한다. 고정밀도의 패터닝에 의해, 게이트 길이가 짧은 게이트 전극이 형성된다.
게이트 전극 양측에 익스텐션 영역용의 이온 주입을 행한 후, 산화 실리콘막 등의 절연막을 퇴적하고, 이방성 에칭을 행하여 측벽 스페이서를 형성한다. 게이트 전극 및 측벽 스페이서를 마스크로 하여, 고농도의 소스/드레인 영역용의 이온 주입을 행한다. 어닐링을 행하여, 이온 주입한 불순물을 활성화한다.
게이트 전극 및 소스/드레인 영역의 저항을 저감하고자 하는 경우에는, 또한, 기판 표면 상에 Co 등의 실리사이드화 가능한 금속을 퇴적하고, 실리사이드화 반응을 행하여 노출되어 있는 실리콘 표면에 실리사이드층을 형성한다.
그 후, 게이트 전극을 매립하는 층간 절연막을 퇴적한다. 게이트 전극 등에 기초한 표면의 요철을 CMP을 행하여 평탄화한다. 전극 인출용의 비아 구멍 및 로컬 배선용의 홈을 이방성 에칭에 의해 형성한다. 로컬 배선용 홈은, 예를 들면 일정한 폭을 갖는다. Ti층, TiN층, W 층 등의 금속층을 퇴적하여, 비아 구멍 및 로컬 배선용 홈을 매립한다. 층간 절연막 표면 상에 퇴적된 불필요한 금속층을 CMP 등에 의해 제거한다. 그 후, 필요한 상층 배선 및 층간 절연막을 형성한다.
실리콘 기판 표면 상의 게이트 전극, 로컬 배선은, 집적도가 높고, 가장 정밀도가 필요로 된다. 고정밀도의 포토리소그래피는, 기초 표면이 평탄할 것을 요구한다. 표면에 요철이 있으면, 포토리소그래피에 있어서의 상 전사 정밀도가 저하하게 된다. 게이트 전극이나 로컬 배선(비아 구멍을 포함함)의 에칭에 있어서 에칭 대상 영역의 분포에 변동이 있으면, 에칭 레이트에 변동이 생기게 된다.
STI 작성 공정에서, 소자 분리 영역의 분포에 큰 변동이 있으면, 넓은 폭의 홈에 매립된 산화 실리콘막 중앙부가 다른 것보다 빨리 연마되게 되는 디싱이 발생한다. 또한, 넓은 폭의 홈에는 개재된 좁은 폭의 활성 영역이나, 좁은 폭의 활성 영역이 밀집하고 있는 영역에서는, CMP가 질화 실리콘막에서 정지하지 않고, 활성 영역이 연마되게 되는 침식(erosion)이 생긴다. 이러한 현상에 의해, 기판 표면의 평탄성을 잃어버리면, 그 후의 상층에 대한 리소그래피 공정에 영향을 준다.
층간 절연막에 비아 구멍이나 로컬 배선용 홈을 형성하고, 도전층을 매립한 후 행하는 CMP에서도, 비아 도전체나 로컬 배선의 분포에 변동이 있으면, 마찬가지의 현상이 생긴다.
표면의 평탄성을 확보하기 위해서는, 소자 분리 영역에 의해서 획정되는 활성 영역 외에, 활성 영역 더미를 배치하는 것이 바람직하고, 비아 구멍이나 로컬 배선용 홈의 배치에 있어서도 마찬가지로 로컬 배선 더미를 배치하는 것이 바람직하다. 게이트 전극 작성 공정에서도, 게이트 전극의 분포를 균일화시키기 위해서, 게이트 전극 더미를 형성하는 것이 바람직하다. 이러한 더미 영역은, 자동 연산에 의해서 설계되는 경우가 많다. 그러나, 더미 영역의 형성에 의해 다른 문제가 생기는 경우도 있다.
도 9의 (a), 도 9의 (b)는, 활성 영역 더미의 형성에 의해 문제가 생기는 경우를 도시하고 있다. 활성 영역 AR는, 소자 분리 영역 내에 노출된 실리콘 표면이다. 활성 영역 AR를 가로지르도록, 절연 게이트 전극 G가 형성되어 있다. 활성 영역 AR 하부에는, n형 웰 NW가 연장한다. n형 웰 NW의 주위는, p형 웰 PW가 둘러싸고 있다. 이와 같은 배치에 있어서, 활성 영역 더미 ARD를 도면에 도시한 바와 같이, n형 웰 NW와 p형 웰 PW의 경계를 넘도록 형성하면, 문제가 생긴다.
도 9의 (b)에 도시한 바와 같이, n형 웰 NW, p형 웰 PW의 경계를 넘도록 활성 영역 더미 ARD가 형성되고, 그 표면에 실리사이드층 SIL이 형성되면, 실리사이드층 SIL에 의해서 n형 웰 NW와 p형 웰 PW가 단락된다.
도 9의 (c)는, 소자 분리 영역 STI 표면 상에 형성된 게이트 전극 더미 GD의 구성을 도시한다. 게이트 전극을 소자 분리 영역 위에 연장시키면, 마찬가지의 단면 구조가 된다. 다결정 실리콘층의 패턴이 형성되고, 그 측벽 상에는 측벽 스페이서가 형성되어 있다. 또한, 다결정 실리콘층 표면에는 실리사이드층 SIL이 형성되어 있다.
활성 영역 더미 ARD, 게이트 전극 더미 GD를 형성한 후, 그 위에 형성하는 층간 절연막에 로컬 배선 더미 LID를 형성한다. 로컬 배선 더미에 있어서 활성 영역 더미 ARD 및 게이트 전극 더미 GD는, 하층에 해당하는 더미이기 때문에, 통합하여 하층 더미 LD라고 부른다.
도 9의 (d)는, 활성 영역 더미 ARD, 로컬 배선 더미 LID를 개재하여 문제가 생기는 경우를 도시한다. 도 9의 (a)와 같은 구성에 있어서, n형 웰 NW 내에 활성 영역 더미 ARD1, p형 웰 PW 내에 활성 영역 더미 ARD2가 형성되어 있다. 실 디바이스의 로컬 배선 LI1, LI2를 형성하는 공정과 동시에, 로컬 배선 더미 LID를 형성한다.
로컬 배선 더미 LID가, 활성 영역 ARD1, ARD2를 전기적으로 접속하면, 로컬 배선 더미 LID를 개재하여 n형 웰 NW, p형 웰 PW가 단락되게 된다. 활성 영역 더미와 로컬 배선 더미를 상호 독립적으로 설계하면, 이러한 문제가 생긴다.
도 9의 (e)는, 더미 형성에 의해 생기는 다른 문제를 예시한다. 하층 더미 LD가 배치된 위에, 로컬 배선 더미 LID가 배치되고, 하층 더미 LD를 전기적으로 접속하였다고 한다. 이 영역 위에 배선을 형성하면, 배선과 로컬 배선 더미 LID가 기생 용량을 형성한다. 로컬 배선 더미 LID가 복수의 하층 더미에 전기적으로 접속되어 있으면, 기생 용량이 커지게 된다. 기생 용량이 불균일하게 변동하면, 배선의 전기적 성능이 변동되게 된다.
기생 용량 균일화를 위해, 더미 패턴을 장치의 기본축으로 대하여 비스듬히 배열하는 제안도 있다.
<특허 문헌1>
특허 제3247600호 공보
본 발명의 목적은, 더미에 의해서 평탄성을 확보함과 함께, 더미 형성에 의해 실 디바이스에 제공하는 영향을 저감한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 더미를 작성해도, 상층 배선의 기생 용량을 균일하게 유지하고, 또한 실리사이드 프로세스를 이용하여도 웰 사이를 단락시키지 않는 반도체 장치를 제공하는 것이다.
본 발명의 1 관점에 따르면, 반도체 기판과, 복수의 활성 영역을 획정하도록 상기 반도체 기판의 표층에 형성된 소자 분리 영역과, 상기 각 활성 영역에 반도체 소자를 형성하기 위해서, 활성 영역의 기판 표면 상에 형성된 적어도 1개의 게이트 전극과, 상기 게이트 전극을 덮어, 상기 반도체 기판 상에 형성된 층간 절연막과, 상기 층간 절연막을 관통하여, 복수의 상기 반도체 소자 영역을 접속하는 로컬 배선과, 상기 층간 절연막을 관통하여, 상기 로컬 배선과는 전기적으로 분리되어 형성된 복수의 로컬 배선 더미와, 각각이, 상기 소자 분리 영역을 관통하도록 형성된 활성 영역 더미, 상기 소자 분리 영역을 관통하도록 형성된 활성 영역 더미와 그 위에 형성된 게이트 전극 더미의 적층 더미, 상기 소자 분리 영역의 위에 형성된 게이트 전극 더미 중 어느 하나를 포함하는, 복수의 하층 더미를 구비하고, 상기 로컬 배선 더미 각각은 2개의 하층 더미에는 접속되지 않도록 배치되어 있는 반도체 장치가 제공된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은, 본 발명의 실시예에 따른 반도체 장치의 표면 배치의 예를 도시한다. STI에 의한 소자 분리 영역(4) 중에, 활성 영역 AR(n), AR(p)이 획정되어 있다. p 채널 트랜지스터용 활성 영역 AR(p)은, n형 웰 NW 내에 배치되어 있다. n형 웰 NW를 둘러싸도록, p형 웰 PW가 배치되어 있다. n 채널 MOS 트랜지스터용 활성 영역 AR(n)은 p형 웰 PW 내에 배치되어 있다. n형 웰 NW, p형 웰 PW의 영역 내에, 각각 경계를 걸쳐지지 않도록 활성 영역 더미(18)가 배치되어 있다.
활성 영역 AR(n)을 가로지르도록, 게이트 전극 G가 형성되어 있다. 게이트 전극 G와 동일층에 의해, 각 활성 영역 더미(18) 상에 게이트 전극 더미(19)가 형성되어 있다. 활성 영역에 형성한 반도체 소자의 원하는 영역 사이를 접속하도록, 로컬 배선 LI가 형성되어 있다.
또한, 각 활성 영역 더미(18) 상에도, 로컬 배선 더미(20)가 형성되어 있다. 로컬 배선 더미(20)는, 그 아래의 게이트 전극 더미(19) 상에 형성되고, 게이트 전극 더미(19)는, 그 아래의 활성 영역 더미(18) 내에 형성되어 있다.
게이트 전극 더미의 폭은, 여러 가지의 게이트 전극 폭 중에서 최적 폭을 선택하여 채용하면 된다. 로컬 배선은 일반적으로 단일의 폭이 채용되어 있다. 로컬 배선 더미의 폭은, 로컬 배선과 동일해도 되지만, 보다 크게 해도 된다. 단, 로컬 배선 더미의 폭은, 로컬 배선의 폭의 1∼2배로 하는 것이 바람직하다. 2 종류 이상의 폭을 채용하는 것도 가능하다.
이러한 배치로 하면, 로컬 배선 더미(20)가, 복수의 활성 영역 더미(18)에 접속되는 경우는 없다. 활성 영역 더미(18)는, 웰 사이를 넘어서는 형성되어 있지 않기 때문에, n형 웰 NW, p형 웰 PW는 단락되는 일이 없다. 로컬 배선 더미(20)가, 복수의 게이트 전극 더미(19) 또는 복수의 활성 영역 더미(18)에 접속되지 않기 때문에, 국소적으로 기생 용량이 증대하는 것도 방지된다.
도 2의 (a)는, 도 1에 도시한 구성의 등가 회로도를 도시한다. p 채널 MOS 트랜지스터 PMOS1, PMOS2가 대향 배치되고, 소스/드레인 영역이 공통으로 접속되어 있다. 이 병렬 접속에 대하여, n 채널 MOS 트랜지스터NMOS1, NMOS2가 직렬로 접속되어 있다. 또한, PMOS1과 NMOS1의 게이트 전극은 상호 접속되고, PMOS2와 NMOS2의 게이트 전극도 상호 접속되어 있다. 이 병렬/직렬 접속이, 전원 배선 VDD와 GND와의 사이에 접속된다.
도 2의 (b)는, 도 1의 IIB-IIB 선에 따르는 단면 구성을 도시한다. p형 실리콘 기판(1)의 표면 상에, STI에 의한 소자 분리 영역(4)이 형성되어 있다. 실리콘 기판(1) 표층에는, p형 웰(5), n형 웰(6)이 형성되어 있다. n형 웰(6)의 일부가 활성 영역으로서 노출되어 있다. 또한, p형 웰(5)의 영역에, 소자 분리 영역(4)이 제거된 활성 영역 더미(18)가 배치되어 있다.
활성 영역 표면 및 게이트 전극 표면에는, 코발트 실리사이드 등의 실리사이드층(10x)이 형성되어 있다. 게이트 전극 더미 GD의 표면 상에도, 마찬가지의 실리사이드층(10x)이 형성되어 있다. 활성 영역 더미(18) 표면 상에도 실리사이드층(10x)이 형성되어 있는 경우를 도시하였지만, 게이트 전극 더미를 넓게 설계하여, 실리사이드층이 형성되지 않도록 해도 된다.
n형 웰(6)의 표면 상에, 절연 게이트 전극 구조 G가 형성되고, 활성 영역 더미(18) 표면 상에도, 게이트 전극 더미 GD가 형성되어 있다. 게이트 전극 G 및 게이트 전극 더미 GD를 덮어, 질화 실리콘층(11)이 기판 위에 형성되고, 또한 그 위에 산화 실리콘의 층간 절연막(12)이 형성되어 있다.
층간 절연막(12)에는 로컬 배선용 홈이 형성되고, 이들의 홈 내에 로컬 배선(13)이 형성되어 있다. 활성 영역 더미(18) 상측의 영역에도, 마찬가지의 홈이 형성되고, 로컬 배선 더미(20)가 형성되어 있다.
도 2의 (b)에 도시한 바와 같이, 로컬 배선 더미(20)는, 그 하층에 게이트 전극 더미(19) 및/또는 활성 영역 더미(18)를 구비하지만, 각각의 더미 영역은 각각 독립적으로 유지되고 있다. 면내 방향에서 복수의 더미 영역이 접속되어, 의도하지 않은 결과가 생기는 것이 방지되어 있다. 이하, 도 2의 (b)에 도시하는 구성을 작성하는 제조 방법을 설명한다.
도 3의 (a)에 도시한 바와 같이, 실리콘 기판(1) 표면 상에, 900℃의 염산 산화에 의해, 산화 실리콘막(2)을 두께 약 10 ㎚ 성장시킨다. 산화 실리콘막(2)의 위에, 화학 기상 퇴적(CVD)에 의해, 질화 실리콘막(3)을 두께 약 110 ㎚ 성막한다.
질화 실리콘막(3)의 위에 레지스트 패턴을 형성하고, 이방성 에칭에 의해 질화 실리콘막(3), 산화 실리콘막(2)을 에칭한다. 그 후 레지스트 패턴은 제거한다. 다음으로, 질화 실리콘막(3)을 마스크로 하여, 실리콘 기판(1)의 이방성 에칭을 행한다. 예를 들면, 두께 약 300 ㎚의 실리콘 기판 표면층을 에칭한다. 깊이 약 300 ㎚의 트렌치가 형성된다.
도 3의 (b)에 도시한 바와 같이, 트렌치를 형성한 실리콘 기판 상에, CVD에 의해 산화 실리콘막(4)을 두께 약 500 ㎚ 성막한다. 질화 실리콘막(3) 상에 퇴적된 불필요한 산화 실리콘막(4)을 화학 기계 연마(CMP)에 의해 제거한다. 질화 실리콘막(3)은, CMP의 스토퍼로서 기능한다. 활성 영역 더미를 형성함으로써, 소자 분리 영역을 균일화할 수가 있어, 디싱이나 침식을 저감할 수 있다.
도 3의 (c)에 도시한 바와 같이, 열 인산 용액을 이용하여, 질화 실리콘막(3)을 제거한다. 산화 실리콘막(2)도 불산 용액에 의해 제거해도 된다. 이 경우에는, 새롭게 산화 실리콘막을 두께 약 10 ㎚ 정도 900℃의 염산 산화에 의해 성장시킨다. 실리콘 기판(1) 표면 상에, n 채널 영역, p 채널 영역을 분리하는 레지스트 마스크를 형성하고, 각각 별개의 이온 주입을 행하여, 웰 영역을 형성한다.
예를 들면, 도우즈량 약 1×1013㎝-2 정도의 불순물을 이온 주입한다. 이와 같이 하여, n 웰(6), p 웰(5)을 작성한다. 그 후, 이온 주입에 이용한 산화 실리 콘막(2')을 제거한다.
도 4의 (d)에 도시한 바와 같이, 노출한 실리콘 표면에 열 산화에 의해, 두께 약 1 ㎚의 게이트 산화막(7)을 성장시킨다. 게이트 산화막(7)의 위에, 다결정 실리콘층을 CVD에 의해 두께 약 110 ㎚ 성막한다. 다결정 실리콘층(8)의 위에, 게이트 전극 패턴의 레지스트 패턴 PRG을 형성한다. 게이트 전극 더미의 패턴도 포함된다. 레지스트 패턴 PRG을 마스크로 하여, 다결정 실리콘층(8)의 에칭을 행한다. 활성 영역 위에 게이트 전극이 형성된다. 더미 영역 위에서는, 게이트 전극 더미가 에칭된다.
고립된 게이트 전극과 밀집한 게이트 전극이 혼재하면, 고립한 게이트 전극은 과도하게 에칭되기 쉽다. 게이트 전극 더미를 배치하는 것에 의해, 게이트 전극의 에칭을 균일화할 수 있다. 계속해서, p 채널 영역, n 채널 영역 별개로, 예를 들면, 도우즈량 약 1×1014㎝-2의 이온 주입을 행하여, 익스텐션 영역 E를 형성한다.
도 4의 (e)에 도시한 바와 같이, 기판 표면 상에, 산화 실리콘층(9)을 CVD에 의해 두께 약 100 ㎚ 성막한다. 산화 실리콘막(9)에 대하여 이방성 에칭을 행하여, 평탄한 표면 상의 산화 실리콘막(9)을 제거한다. 게이트 전극(8)의 측벽 상에는, 산화 실리콘막(9)이 남겨져서, 측벽 스페이서를 형성한다.
도 4의 (f)에 도시한 바와 같이, n 채널 영역, p 채널 영역 별개로 고농도의 불순물이온 주입을 행하여, 예를 들면, 도우즈량 약 1×1015 ㎝-2의 불순물을 이온 주입하여, 고농도의 소스/드레인 영역 S/D를 형성한다. 이온 주입 후, 약 1050℃의 래피드서멀어닐링(RTA)을 행함으로써, 이온 주입된 불순물을 활성화한다.
다음으로, 기판(1) 표면 상에, 스퍼터링에 의해 코발트막(10)을, 예를 들면 두께 5 ㎚ 성막한다. 520℃ 정도로 어닐링을 행함으로써, 게이트 전극(8) 표면 상 및 노출되어 있는 소스/드레인 영역 S/D 표면 상에 코발트 실리사이드를 형성한다.
도 5의 (g)에 도시한 바와 같이, 코발트 실리사이드층(10x)을 형성한 후, 미반응의 금속층을 제거하여, 질화 실리콘막(11)을 두께 약 40 ㎚ CVD에 의해 성막한다. 질화 실리콘막(11) 상에, 산화 실리콘막(12)을 두께 약 650 ㎚ 성막한다. 산화 실리콘막(12) 표면을, CMP에 의해 평탄화한 후, 그 표면 상에 레지스트 패턴 PRL을 형성하고, 로컬 배선의 패턴 및 로컬 배선 더미의 패턴을 이방성 에칭에 의해 에칭한다. 에칭 후 포토레지스트 패턴 PRL은 제거한다.
도 5의 (h)에 도시한 바와 같이, 로컬 배선용 홈을 형성한 기판 표면 상에 티탄막, 질화 티탄막을 각각 두께 약 10 ㎚ 씩 CVD에 의해 성막하고, 또한 텅스텐막을 CVD에 의해 두께 약 200 ㎚ 성막한다. 로컬 배선용 홈은, 적층 금속층(13)의 로컬 배선에 의해 매립된다. 산화 실리콘막(12) 표면 상에 퇴적된 불필요한 금속층은, CMP에 의해 제거한다. 로컬 배선과 같이 로컬 배선 더미를 형성함으로써, CMP를 양호하게 평탄하게 행할 수 있다.
도 5의 (i)는, 이와 같이 하여 형성되는 더미 영역의 구성을 개략적으로 도시한다. 소자 분리 영역(4)을 관통하여, 활성 영역 더미(18)가 형성된다. 활성 영역 더미의 위에 게이트 전극 더미(19)가 형성되고, 그 위에 로컬 배선 더미(20) 가 형성된다. 또, 게이트 전극 더미의 측벽에는, 측벽 스페이서(9)가 형성되어 있다. 측벽 스페이서(9)는 절연물이기 때문에, 전기적 접속을 형성하는 능력은 없다. 도전성 게이트 전극의 영역이 활성 영역 더미 영역 내에 배치될 때, 게이트 전극 더미는 활성 영역 더미 내에 있는 것으로 표현한다.
이상 설명한 실시예에 있어서는, 활성 영역 더미, 게이트 전극 더미, 로컬 배선 더미가 적층되어 적층 더미 구조를 형성하였다. 적층 더미 구조는 웰 사이를 단락하지 않고, 또한 서로 독립적으로 형성된다. 적층 더미의 구조는, 상술한 것에 한하지 않는다. 또한, 활성 영역 더미와 게이트 전극 더미는 반드시 양자 설치될 필요는 없다.
도 6의 (a), 도 6의 (b)는, 이상 설명한 실시예의 변형예를 도시한다. 도 1의 구성에 있어서는, 1개의 활성 영역 더미 상에 1개의 게이트 전극 더미가 형성되고, 그 위에 1개의 로컬 배선 더미가 형성된다.
도 6의 (a)에 있어서는, 활성 영역 더미(18)의 위에 하나의 게이트 전극 더미(19)가 형성되고, 게이트 전극 더미(19)의 위에 2개의 로컬 배선 더미(20)가 형성되어 있다. 2개의 로컬 배선 더미(20)는, 하층 더미에 의해 상호 전기적으로 접속되어도 되지만, 2개의 하층 더미를 접속하지는 않는다. 그 밖의 점은 전술한 실시예와 마찬가지이다.
도 7의 (a), 도 7의 (b)는, 게이트 전극 더미를 형성하지 않고, 활성 영역 더미의 위에 로컬 배선 더미를 형성한 구성을 도시한다. 활성 영역 더미(18)는, n 웰 NW, p웰 PW 내에 각각 분리되어 형성되어 있다. 활성 영역 더미(18) 표면 상에 는, 실리사이드층(10x)이 형성되어도 된다. 로컬 배선 더미(20)는, 활성 영역 더미(18) 영역 내에 형성된다. 따라서, 로컬 배선 더미(20)가 2개의 활성 영역 더미(18)를 전기적으로 접속하지는 않는다.
도 8의 (a), 도 8의 (b)는, 활성 영역 더미를 형성하지 않고, 게이트 전극 더미를 형성하고, 그 위에 로컬 배선 더미를 형성하는 구성을 도시한다. 로컬 배선 더미(20)는, 소자 분리 영역(4)의 위에 형성된 게이트 전극 더미(19)의 위에 형성된다. 로컬 배선 더미(20)는, 2개의 게이트 전극 더미를 전기적으로 접속하지 않도록 배치되어 있다.
이상 설명한 실시예에 따르면, 더미 영역은 각각 적층 구조로 형성되어, 2개의 하층 더미가 상층에 의해 접속되는 것은 않도록 배치되어 있다. 따라서, 더미 영역은 그 기생 용량을 포함해서 균일화되어 있다. 배선은 도 8의 세로 방향, 가로 방향(기준 방향)으로 배열된다. 도 8에 도시한 바와 같이, 더미 영역을 주 회로의 기준 배열 방향에 대하여 비스듬히 배열함으로써, 배선에 첨부되는 기생 용량은 균일화된다. 웰 사이의 단락도 방지된다.
이상 실시예에 따라서 본 발명을 설명하였지만, 본 발명은 이들에 제한되는 것이 아니다. 예를 들면, 여러 가지의 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
더미 구조를 형성해도, 웰 사이의 단락 등의 전기적 문제점이 발생되는 것은 방지된다. 더미 구조의 위에 배선을 형성했을 때에, 부여되는 기생 용량은 균일화 된다.

Claims (10)

  1. 반도체 기판과,
    복수의 활성 영역을 획정하도록 상기 반도체 기판의 표층에 형성된 소자 분리 영역과,
    상기 각 활성 영역에 반도체 소자를 형성하기 위해서, 활성 영역의 기판 표면 상에 형성된 적어도 1개의 게이트 전극과,
    상기 게이트 전극을 덮고, 상기 반도체 기판 상에 형성된 층간 절연막과,
    상기 층간 절연막을 관통하고, 복수의 상기 반도체 소자 영역을 접속하는 로컬 배선과,
    상기 층간 절연막을 관통하고, 상기 로컬 배선과는 전기적으로 분리되어 형성된 복수의 로컬 배선 더미와,
    각각이, 상기 소자 분리 영역을 관통하도록 형성된 활성 영역 더미, 상기 소자 분리 영역을 관통하도록 형성된 활성 영역 더미와 그 위에 형성된 게이트 전극 더미의 적층 더미, 상기 소자 분리 영역의 위에 형성된 게이트 전극 더미 중 어느 하나를 포함하는, 복수의 하층 더미
    를 구비하고,
    상기 로컬 배선 더미 각각은 2개의 하층 더미에는 접속되지 않도록 배치되는 반도체 장치.
  2. 제1항에 있어서,
    상기 로컬 배선 더미는 상기 로컬 배선의 폭의 1∼2배의 폭을 갖는 반도체 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 하층 더미가 활성 영역 더미인 경우,
    상기 반도체 기판은 p 웰과 n 웰을 포함하고, 상기 활성 영역은 상기 게이트 전극 양측 위에 실리사이드층을 포함하고, 상기 각 활성 영역 더미는 p 웰과 n 웰에 걸쳐지지 않는 반도체 장치.
  5. 제2항에 있어서,
    상기 하층 더미가 활성 영역 더미인 경우,
    상기 로컬 배선 더미는 상기 활성 영역 더미의 상면 내에만 배치되어 있는 반도체 장치.
  6. 삭제
  7. 제2항에 있어서,
    상기 하층 더미가 상기 소자 분리 영역 위에 형성된 게이트 전극 더미인 경우,
    상기 로컬 배선 더미는 상기 게이트 전극 더미 상면의 위에만 형성되어 있는 반도체 장치.
  8. 삭제
  9. 제2항에 있어서,
    상기 하층 더미가 상기 적층 더미인 경우,
    상기 로컬 배선 더미는 2개 이상의 적층 더미에 접속되지 않고,
    상기 적층 더미의 게이트 전극 더미는 2개 이상의 활성 영역 더미의 위로는 연장하지 않는 반도체 장치.
  10. 제1항, 제2항, 제4항, 제5항, 제7항 또는 제9항 중 어느 한 항에 있어서,
    상기 하층 더미는 반도체 소자의 기준 배열 방향에 대하여 비스듬히 배열되어 있는 반도체 장치.
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