JP2006503439A - キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法 - Google Patents
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Abstract
プレーナ型であることが好ましいトランジスタ（１４２）とキャパシタ（１４４）とを有する集積回路構造（１４０）が開示されている。キャパシタ（４４）の下部電極は、トランジスタ（１４２）のチャネル領域と共に、１つのＳＯＩ基板に配置されている。回路構造（１４０）は、簡単に製造でき、優れた電子特性を有している。
Description
本発明は、電気的に絶縁性の絶縁領域と、少なくとも１つのキャパシタとを有する集積回路構造に関する。キャパシタは、連続した領域、すなわち、絶縁領域に近接した電極領域と、誘電性領域と、絶縁領域から離れた電極領域とからこの順で形成されている。
電気的に絶縁性の絶縁領域は、例えば２０℃の室温で１０１２Ωｃｍ（オームセンチメートル）を上回る抵抗を有する電気的に絶縁性のある材料（例えば、酸化物、特に二酸化シリコン）からなる。電極領域は、例えば２０℃の室温で、１０−４Ωｃｍを下回る電気抵抗を有する金属を含んでいる。あるいは、電極領域は、例えば高ドープされた多結晶シリコンを含んでいる。誘電性領域は、同じく、電気的に絶縁性のある材料（例えば、酸化物、特に約３．９の誘電定数を有する二酸化シリコン）からなる。しかしながら、著しく大きな誘電定数を有する誘電性材料も、誘電性領域に使用される。
本発明の目的は、キャパシタを有し、簡単に製造できる集積回路構造を提供することである。目的は、上記回路構造を、特に少ないプロセス工程および特に少ないリソグラフィーマスクを使用して製造できるようにすることである。さらに、目的は、キャパシタを有する集積回路構造の簡単な製造方法を提供することである。
この回路構造に関する目的は、特許請求項１に記載の特徴を有する集積回路構造によって達成される。発展形態は、従属請求項に記載されている。
本発明の回路構造では、絶縁領域が、１つの平面に配置された絶縁層の一部である。キャパシタおよび集積回路構造の少なくとも１つの能動素子、好ましくは集積回路構造の全ての能動素子は、絶縁層の同じ側に存在している。さらに、絶縁領域に近接した電極領域および素子の活性領域は、１つの平面に配置されている。この平面は、絶縁層が配置されている平面に対して平行である。
本発明の回路構造は、簡単に構成されている。また、本発明の回路構造を、簡単な方法で製造できる。なぜなら、絶縁領域に近接した電極領域と、活性領域とが、１つの平面に配置されているからである。さらに、絶縁領域に近接した電極領域と活性領域とが、絶縁領域によって絶縁されている。従って、自由に選択可能な電位を、キャパシタの両方の電極領域に印加できる。
さらに、キャパシタは、優れた電子特性を有している。寄生容量と有効容量に関する抵抗との間の比率が小さい。漏れ電流が少ない。容量の差動非線形性が少ない。なお、異なる差動容量は、空間電荷ゾーンに由来するものである。アナログ容量では、差動容量が、動作点において有効な容量である。容量が、広い動作点範囲にわたって一定である。得られる容量／面比率が大きく、例えば１平方μｍにつき１０フェムトファラッドを上回るか、または、１平方μｍにつき２０フェムトファラッドを上回ることさえある。
さらに、能動素子とキャパシタとの間に、他の層または他の層連続は不要である。その結果、必要な層の数を少なくし、集積回路構造の平面性を高められる。
一発展形態では、能動素子が、電界効果トランジスタである。電界効果トランジスタのチャネル領域は、活性領域である。電界効果トランジスタの制御電極は、パターン化された電極層の一部であり、このパターン化された電極層には、キャパシタの絶縁領域から離れた電極領域も配置されている。制御電極と絶縁領域から離れた電極領域とは、同じ材料からなる。これらの領域の厚みおよびそのドーパント濃度も一致している。一実施形態では、電界効果トランジスタの制御電極絶縁領域が、キャパシタの誘電性領域と同じ材料からなる。これらの領域の厚みも一致している。
この措置により、キャパシタの製造および電界効果トランジスタの製造には、たった３つの製造プロセスがあればよい。電界効果トランジスタ、および、同じ層に位置しているキャパシタの領域を、共通してパターン化できる。キャパシタを製造するための追加のマスクは、キャパシタの下部電極領域を、電界効果トランジスタのチャネル領域とは異なるようにドープする場合にだけ必要である。更なる追加のマスクは、材料および／または制御電極絶縁領域とキャパシタの誘電性領域との絶縁厚みが異なる場合にだけ必要である。しかしながら、たとえそうであっても、回路構造の製造に必要なマスクの数は依然として少ない。
次の発展形態では、電界効果トランジスタが、プレーナ型の電界効果トランジスタである。すなわち、ゲート電極を制御するために有効な面が、絶縁層に対して平行に存在している。電界効果トランジスタは、ＨＤＤ端子領域（高ドープされたドレイン）の他に、場合によっては、ＬＤＤ端子領域（軽くドープされたドレイン）または補助端子領域、および／または、ここでは補助ドーピング領域として表されている、いわゆるポケットまたはハロをさらに含んでいる。
他の実施形態では、制御電極が、ケイ化物領域に隣接している。この措置により、制御電極と簡単に接触できる。さらに、接触抵抗とシート抵抗とが低減される。本発明の回路構造の次の発展形態では、電界効果トランジスタの端子領域が、絶縁層に隣接している。一実施形態では、端子領域が、同じくケイ化物領域に接している。ケイ化物を形成するために充分な材料が存在しているのは、端子領域の半導体層が、ケイ化物形成の前にも後にも、絶縁領域に近接した電極の領域よりも厚くなっている場合である。
次の発展形態では、スペーサが、制御電極の両側に配置されている。 これらのスペーサは、電極層とは異なる材料を含んでいるか、または、異なる材料からなり、特に、半導体エピタキシャル層を生成するためのエピタキシー方法の間のエピタキシャル層成長のための開始点としては適していない材料（例えば、窒化シリコン）からなる。スペーサを使用することにより、制御電極の側部領域が被覆され、その結果、そこからはエピタキシーが進行せず、短絡回路が回避される。
一実施形態では、同じく、スペーサが、絶縁領域から離れた電極領域の少なくとも一方側に配置されている。このスペーサは、制御電極に配置されたスペーサと同じ機能を果たしている。ゲートに配置されたスペーサと、キャパシタの電極に配置されたスペーサとが、相互に接触すると、マスキングが生じる。このマスキングにより、例えばマスクされた領域では、ドーピングまたはケイ化が防止される。
一発展形態では、トランジスタの１つの接続領域に隣接する、絶縁領域に近接した電極領域の側が、この側を横断するように配置されている、絶縁領域に近接電極領域の側よりも、好ましくは少なくとも２倍、または少なくとも５倍は長い。この場合、トランジスタは、最小形状の倍数の（好ましくは、３倍または５倍の）トランジスタ幅を有している。この措置により、トランジスタとキャパシタとの間に、特に低インピーダンスの接続が生じる。これにより、特にアナログ回路にあるいわゆるアナログ容量では、電子特性が向上する。このようなアナログ回路の例としては、アナログ−デジタル変換機があげられる。アナログ容量の他の例としては、操作電圧線または信号線での円滑な電圧スパイクのために使用できる、いわゆるバイパス容量があげられる。
代替の発展形態では、これとは対照的に、端子領域に隣接している絶縁領域に近接した電極領域の側面を横断するように配置されている側面であって、絶縁領域に近接した電極領域の側面が、端子領域に隣接している側面よりも長く、好ましくは少なくとも２倍または少なくとも５倍は長い。この場合、トランジスタのトランジスタ幅は、最小形状の３倍を下回る、好ましくは最小形状の２倍を下回っている。特にメモリセルの場合は、措置によって、キャパシタの下部電極の非反応抵抗が高まり、その結果、メモリ容量の急速な放電が阻止される。
次の発展形態では、電界効果トランジスタの端子領域と、キャパシタの絶縁領域に近接した電極領域とが相互に隣接し、導電接続を形成している。こうして、ＤＲＡＭ（ダイナミックランダムアクセスメモリ；Dynamic Random Access Memory）の簡単に構成されたメモリセルが生じ、絶縁領域に近接した下部電極と接触するための追加の措置は必要ない。この発展形態を、特に、ゲートおよびキャパシタの被覆電極において相互に接触するスペーサと組み合わせて使用する。
一発展形態では、絶縁領域に近接した電極領域と、活性領域とが、半導体材料を含む半導体領域である。なお、半導体材料とはすなわち、１０−６と１０＋１２Ωｃｍとの間、特に、１０−５と１０＋１０Ωｃｍとの間の電気抵抗を有する材料（例えば、ゲルマニウム、シリコンまたはヒ化ガリウム）である。キャパシタの絶縁領域に近接した電極領域の抵抗は、一実施形態では、ドーピングによって低減されている。
回路構造の一発展形態では、絶縁領域に近接した電極領域および活性領域が、ドープまたは非ドープ単結晶領域である。単結晶層の能動素子の電子特性は、特に良好である。さらに、キャパシタの単結晶電極の電気抵抗を、ドーピングによって特に良好に低減できる。一実施形態では、絶縁領域に近接した電極領域と活性領域とが、１００ｎｍ未満の厚みを有しており、５０ｎｍ未満の厚みのことさえある。
次の発展形態では、いわゆるＳＯＩ基板（Silicon On Insulator）でのように、絶縁層が担体基板に隣接している。このような基板は、簡単に製造できる。さらに、これらの基板に配置される電子回路は、特に良好な電子特性を有している。
他の発展形態では、回路構造が、複数の論理的切り替え機能を有する少なくとも１つの処理器を含んでいる。一実施形態では、回路構造が、処理器の他に、複数のＤＲＡＭメモリユニット（ダイナミックランダムアクセスメモリ；Dynamic Random Access Memory）をさらに含んでいる場合は、埋め込み型メモリという用語も使用される。この回路構造を製造するには、論理部を製造するためにずれにせよ必要な本発明のプロセス工程およびマスクの他に、ほんの少数の追加のプロセス工程と追加のマスクとが、キャパシタまたはキャパシタに導電接続されているトランジスタを製造するために必要である。
さらに、本発明は、他の観点では、集積回路構造の製造方法に関する。特に、本発明は、本発明または本発明の発展形態の１つに基づく回路構造の製造方法に関する。本発明の方法では、電気的に絶縁性の材料を含む絶縁層と、半導体層とを有する基板（例えば、ＳＯＩ基板）を用意し、キャパシタ用の少なくとも１つの電極領域を形成するため、および、トランジスタの少なくとも１つの活性領域を形成するために、半導体層をパターン化し、半導体層をパターン化した後、誘電性層を生成し、誘電性層を生成した後、電極層を生成し、キャパシタの絶縁領域から離れた電極と、トランジスタの制御電極とを電極層に形成する方法工程を、規定の順序に制限されることなく実施する。
本発明の方法は、プレーナ型の電界効果トランジスタをキャパシタと共に製造するのに特に適している。本発明の回路構造およびその発展形態の上記技術的効果は、本発明の方法およびその発展形態にも当てはまる。
本発明の一実施例について、添付の図を参考にして以下に説明する。
図１〜図１２は、集積トランジスタ−キャパシタ構造の製造の製造段階を示す図である。図１３は、トランジスタ−キャパシタ構造を示す平面図である。図１４は、トランジスタを有するＤＲＡＭメモリセルを示す断面図である。図１５は、ＤＲＡＭメモリセルの平面図である。図１６は、３つのトランジスタを有するＤＲＡＭメモリセルの回路図である。
図１〜図１２は、トランジスタ−キャパシタ構造の製造の製造段階を示し、切断面Ｉに沿った断面図に関するものである。この切断面は、電界効果トランジスタのチャネルに対して縦に、特に、チャネルの電流フローに対して縦になっている。切断面Ｉの位置は、図１３にされている。
まず、トランジスタ−キャパシタ構造の製造は、ＳＯＩ基板１０を用意する。このＳＯＩ基板１０は、単結晶シリコンを含む担体基板１２と、例えば二酸化シリコンを含むいわゆる埋め込み絶縁層１４と、単結晶シリコンを含む薄い半導体層１６とを有している。本実施例では、担体基板１２の厚みは、５５０μｍであり、絶縁層１４の厚みは、１００ｎｍであり、半導体層１６の厚みは、５０ｎｍである。この半導体層１６の上には、例えば厚みが５ｎｍの薄い二酸化シリコン層１８が形成されている。
ＳＯＩ基板１０上に、図１に示すように、例えばＣＶＤ方法（化学蒸着；Chemical Vapor Deposition）によって窒化シリコン層２０を堆積する。実施例では、この窒化シリコン層２０の厚みは、５０ｎｍである。
続いて、図１に示すように、リソグラフィー方法を実施する。このリソグラフィー方法によって、フォトレジスト層２２を全面的に形成し、所定のレイアウトに応じて感光し、現像する。続いて、ハードマスクとして機能する窒化物層２０と、二酸化シリコン層１８と、半導体層１６とを、例えば乾式エッチング方法によってパターン化する。このパターン化の結果、ほぼ四角形の底面を有する積層（メサともいう）２４が生じる。製造される電界効果トランジスタの幾何学形状、および、キャパシタの幾何学形状は、予め互いに独立して規定することができる。従って、これらの幾何学形状を最適化することができる。
フォトリソグラフィー方法の代わりに、他の実施例において、電子線リソグラフィー方法または他の適切な方法を実施してもよい。また、さらに他の実施例では、ハードマスクを使用しなくてもよい。この場合には、例えばフォトレジスト層２２を、さらに厚く形成する。
続いて、図２に示すように、フォトレジスト層２２の残りの領域を除去する。フォトレジスト層２２を除去した後、熱酸化する。このプロセスでは、半導体層１６の側面に角取り酸化物領域（Verrundungsoxidbereiche）２６・２８が、形成される。この角取り酸化領域２６は、後に端部に望ましくないチャネルが形成されることを防止する。
また、絶縁を目的として、ＬＯＣＯＳ方法（シリコンの局部酸化；LOCal Oxidization of Silicon）またはＳＴＩ方法（トレンチ分離；Shallow Trench Isolation）を、ＣＭＰ方法（化学機械研磨；Chemical Mechanical Polishing）と組み合わせて実施できる。
次に、窒化物層２０と二酸化シリコン層１８との残りの領域を、例えば、乾式エッチングにより除去する。ここで、薄いスクリーン酸化物（不図示）を、後の埋め込み工程のために形成してもよい。その後、図３に示すように、ｎＭＯＳＦＥＴを製造するために、フォトレジスト層３０をさらに形成し、感光し、現像する。その結果、トランジスタのチャネル領域および端子領域用の領域のみマスクされていない（半導体層１６のトランジスタ部１６ａを参照）。
これに対して、キャパシタ用に準備された領域は、マスクされている（半導体層１６のキャパシタ部１６ｂを参照）。フォトレジスト層３０を現像した後、イオン埋め込み３１を実施し、トランジスタ部をｐドープ（例えば、ｐまたはｐ＋）する。
続いて、図４に示すように、さらにフォトリソグラフィー方法を実施する。このフォトリソグラフィー方法では、キャパシタを製造するための追加のマスクが必要である。フォトレジスト層３２を形成し、マスクを用いて感光し、現像する。その結果、トランジスタ部１６ａは、マスクされたままであり、キャパシタ部１６ｂはマスクされていない。
その後、パターン化したフォトレジスト層３２を用いて、イオン埋め込み３３を実施する。このとき、キャパシタ部１６ｂが、強くｎドープ（すなわち、ｎ＋＋ドープ）され、下部電極領域３４が生じる。
イオン埋め込み３３の間マスクされたトランジスタ部１６ａでは、ドーピングは変化しない。付加埋め込みの結果、下部電極領域３４は低インピーダンスになる。例えば、ドーピング密度は、１立方センチメートルにつき１０２０個のドーピング原子の密度となる。ドーピング密度は、１立方センチメートルにつき１０１９と１０２１個との間の範囲のドーピング原子の密度であることが好ましい。ドーピング濃度が高まるにつれて、誘電体は、非ドープ領域または中くらいの強さにドープされた領域よりもより迅速に成長する。しかしながら、ドーピング濃度が高まるにつれて、生成される空間電荷ゾーンがより小さくなる。その結果、寄生効果も、同じくより小さくなる。
フォトレジスト層３２を、図５に示すように、続いて除去する。続いて、半導体層１６のトランジスタ部１６ａの露出領域と、下部電極領域３４の露出領域とに、薄い二酸化シリコン層４０を生成する。この二酸化シリコン層は、トランジスタの領域のゲート酸化物４２と、キャパシタの領域の誘電体４６とから形成されている。
この二酸化シリコン層４０は、例えば、熱によって成長させることができる。本実施例では、二酸化シリコン層４０は、非ドープシリコンの領域では２ｎｍの厚みを有している。他の実施例では、更なるリソグラフィー方法を使用して、キャパシタの下部電極領域３４上に、半導体層１６のトランジスタ部１６ｂ上とは異なる材料を含む誘電体、および／または、異なる厚みを有する誘電体を生成する。
続いて、図５にさらに示すように、インシチュドープ（in-situ）、または、後からドープした多結晶シリコンを堆積し、ポリシリコン層４１を生成する。このポリシリコン層４１の厚みは、例えば１００ｎｍである。また、このポリシリコン層４１のドーピング濃度は、１立方ｃｍにつき１０２１個のドーピング原子である。ここで、ｎ伝導型の強いドーピングを、同じく、符号ｎ＋＋で表す。またドーピング原子としては、例えばリン原子を用いる。他の実施例において、良好な伝導性があり、適切な材料仕事関数を有する代替材料を、ポリシリコン層４１の代わりに使用してもよい。
続いて、図６に示すように、特にゲート電極５４をパターン化するために、リソグラフィー方法をさらに実施する。このために、フォトレジスト層を形成し、感光し、現像する。これによって、フォトレジスト領域５０ａ・５０ｂが生成される。その後、ポリシリコン層４１と二酸化シリコン層４０とを、例えばエッチングによってパターン化する。その結果、フォトレジスト層領域５０ａの下側にゲート電極５４が生じる一方、フォトレジスト層領域５０ｂの下側に被覆電極５６が生じる。エッチングは、それぞれ、半導体層１６のトランジスタ部１６ａ、および、下部電極領域３４で停止する。
このエッチングの後に、図７に示すように、フォトレジスト層領域５０ａ・５０ｂを除去する。次に、イオン埋め込み５７を行う。これは、弱くドープされたＬＤＤ領域５８・５９（軽くドープされたドレイン；Lightly Doped Drain）を、半導体層１６のトランジスタ部１６ａの上部領域に生成するためである。
続いて、図８に示すように、薄いＴＥＯＳ層または窒化シリコン層を、例えばＣＶＤ方法（化学蒸着；Chemical Vapor Deposition）によって、全面的に堆積する。窒化シリコン層６０の厚みは、本実施例では５０ｎｍである。続いて、さらに同図に示すように、ＴＥＯＳ層を異方性エッチングプロセスでエッチバックし、ゲート電極５４の側壁にスペーサ６０・６２を形成する一方、被覆電極５６の側壁にスペーサ６４・６６を形成する。
これにより、ゲート電極５４と被覆電極５６とは、全ての側面が絶縁される。それゆえ、ゲート電極５４および被覆電極５６の側面では、エピタキシーが不可能である。その結果、短絡が回避される。
続いて、図９に示すように、選択的エピタキシー方法を行う。この方法により、単結晶エピタキシャル層が、ＬＤＤ領域５８・５９および下部電極領域５４の露出領域部に成長される。このため、エピタキシャル領域７０・７４が、半導体層１６の単結晶シリコン上に生成される。このエピタキシャル領域７０・７４は、それぞれ、ゲート電極５４および被覆電極５６の高さの半分まで延びている。エピタキシャル領域７０・７４を、「隆起」ソース／ドレイン領域とも呼ぶ。
エピタキシャル領域７０・７４のエピタキシャル層の厚みは、主に、半導体層１６の厚みと、以下で説明するケイ化反応とに依存している。このケイ化反応は、既存のシリコンを消費する。従って、反応用に相当する多くのシリコンを用意する。この措置により、ドレイン／ソース領域の領域でチャンネル端子が「引き剥がれる」ことを防止することができる。ゲート電極５４と被覆電極５６とには、それぞれ、エピタキシャル領域７２・７６が配置されている。エピタキシャル領域７２・７６が配置されない他のゲート材料を使用してもよい。
エピタキシー方法の後、図１０に示すように、イオン埋め込み７８（例えば、ｎ＋＋、すなわち、強いｎドープ）を行う。これは、高ドープされた、すなわち、低インピーダンスのソース／ドレイン８０・８２を製造するためである。このプロセスのときに、エピタキシャル領域７０〜７６もドープする。マスクは、ここでは、ＣＭＯＳ（相補型金属酸化膜半導体；Complementary Metal Oxide Semiconductor）プロセス時に、相補的トランジスタを有する領域を分離するためだけに必要である。ソース／ドレイン領域８２と、キャパシタの下部電極領域３４との間が接続される。
半導体層１６のトランジスタ部１６ａのソース／ドレイン領域８０・８２間にあるチャネル領域８４は、ｐドープされたままである。スペーサ６０・６２と、ゲートスタックとは、埋め込み時に埋め込みマスクとしての機能を果たす。
ケイ化反応方法（自己整合ケイ化反応）は、図１１に示すように、ＨＤＤ埋め込み（高密度ドレイン；High Density Drain）の後に行う。このために、例えば、ニッケル層を、全面的に堆積する。例えば５００℃の温度で、ケイ化ニッケルが、エピタキシャル領域７０〜７６の中、すなわち、ソース／ドレイン領域８０・８２、ゲート電極５４、および被覆電極５６上に生じる（ケイ化物領域９０〜９６を参照）。ニッケルの代わりに、摂氏１４００度以上の融点を有する他の金属、特に、高融点金属を使用することもできる。これは、例えばケイ化チタン、または、ケイ化コバルトを製造するためのものである。
図１１に示す実施例では、エピタキシャル領域７０〜７６が完全にケイ化されている。これに対して、半導体層１６および被覆領域５６は、ケイ化されていない。他の実施例において、半導体層１６と被覆電極５６との領域も、ケイ化されていてもよい。
次に、図１２に示すように、パッシベーション層１００を形成する。このパッシベーション層１００の例としては、ＴＥＯＳ層（テトラエチル・オルトシリケート；Tetra Ethyl Ortho Silicate）、ＢＰＳＧ層（硼素・リンケイ酸ガラス；Bor Phosphorous Silicat Glass）、または、他の適切な材料を含む層が挙げられる。
このパッシベーション層１００中に、フォトリソグラフィー方法を用いて、コンタクトホールをエッチングにて形成し、このコンタクトホールに例えばタングステンを充填する。このタングステンの充填により、コンタクト部１０２・１０４・１０６が生じる。
これらのコンタクト部１０２・１０４・１０６は、この順番で、それぞれ、ケイ化物領域９０、９４および９６に繋がっている。続いて、コンタクト部１０２・１０４・１０６を、金属被覆層または複数の金属被覆層（図示せず）の相互連結部とさらに接続する。このとき、従来のＣＭＯＳプロセス（「バックエンド」とも呼ばれる）を行う。
一般的には、接着をより良好にするために、または、拡散障壁として用いるために、コンタクトホールへ中間層をさらに導入する。図の煩雑化を避けるため、図１２にはこれらの中間層を記載しない。これらの中間層は、例えば窒化チタンからなる。そして、金属の相互連結部を製造する。この金属の相互連結部は、銅をトレンチに充填する例えばいわゆる２重ダマシン方法を用いて製造する。続いて、化学機械研磨（ＣＭＰ）によって研磨する。しかしながら、他の方法（例えば、アルミニウム層のエッチング）を使用してもよい。
図１３は、プレーナ型のＳＯＩ−ＦＥＴ１４２と、キャパシタ１４４とを含むトランジスタ−キャパシタ構造１４０を示す、平面図である。トランジスタ１４２は、最小形状Ｆの約１０倍に相当するトランジスタ幅Ｗ１を有している。このトランジスタ幅には、接続部１０２の他に、ケイ化物領域９０に繋がるさらに４つの接触部１１０〜１１６がある。
また、接触部１０４の他に、同じく、ケイ化物領域９４に繋がるさらに４つの接触部１２０〜１２６がある。また、接触部１０６の他に、さらに４つの接触部１３０〜１３６が、ケイ化物９６に繋がっており、従って、被覆電極５６にも繋がっている。
キャパシタ１４４の長さＬ１は、その幅Ｂ１よりもかなり短い。本実施例では、この幅Ｂ１が、トランジスタ幅にほぼ相当する。長さＬ１は、幅Ｂ１のたった約３分の１である。これらの寸法および複数の接続部１０２〜１３６によって、キャパシタ１４４を、非常に迅速に逆充電できる。
トランジスタ−キャパシタ構造の好ましい応用分野は、ダイナミックメモリセル、特に、図１４および図１５に記載のような、いわゆる埋め込みＤＲＡＭメモリセル１５０である。メモリセル１５０は、たった１つのアクセストランジスタ１５２とキャパシタ１５４とを含んでいる。図１〜図１２に関する上記方法工程を、メモリセル１５０の製造時にも実施することができる。従って、図１４および図１５では、同じ素子を同じ参照符号ではあるが小文字ａを後に付けて識別する。
従って、プレーナ型の電界効果トランジスタ１５２は、特に、制御電極５４ａと、ゲート酸化物４２ａと、ＬＤＤ領域５８ａ・５９ａと、端子領域８０ａ・８２と、スペーサ６０ａ・６２ａとを含んでいる。キャパシタ１５４は、下部電極領域３４ａと、誘電体４６ａと、被覆電極６６ａと、スペーサ６４ａとを含んでいる。
端子領域８０ａ、制御電極５４ａ、および被覆電極５６ａ上のそれぞれのエピタキシャル領域７０ａ、７２ａおよび７６ａは、完全にケイ化されていない。従って、ケイ化物領域９０ａ〜９６ａは、上記エピタキシャル領域７０ａ・７２ａおよび７６ａ上に配置されている。
図１４に、断面ＩＩでのメモリセル１５０を示す。断面ＩＩを、図１５に示す。この断面ＩＩは、トランジスタ１５２のチャネルにおける電流フローに対して縦方向である。被覆電極５６ａとゲート電極５４ａとの間の距離が、最小形状１Ｆに短縮されている。ゲート電極５４ａに配置されたスペーサ６２ａと、被覆電極５６ａに配置されたスペーサ６４ａとが相互に接触している。
従って、ドレインはケイ化されない。さらに、このことは、ドレイン側には、ＬＤＤ領域５９ａだけが存在し、追加の端子領域は存在しないことも意味している。接続部もドレイン領域には繋がっていない。ＬＤＤ領域５９ａは、下部電極領域３４ａに直接繋がっている。こうして上昇した下部電極領域３４ａの接触抵抗は、キャパシタ１５４の放電を阻止する。キャパシタ１５４の放電も、キャパシタの幅Ｂ２がキャパシタの長さＬ２よりも著しく短いことにより、阻止される。プレーナ型のＳＯＩトランジスタ１５２の低い漏れ電流も、メモリ容量の迅速な放電を防止する。
漏れ電流を最小にし、かつ、実装密度はできるだけ高くなるように、トランジスタ１５２は、例えば１．５Ｆ〜３Ｆの小さなトランジスタ幅Ｗ２を有している。キャパシタ１５４は、水平なストリップの形状を有している。この水平なストリップの長さＬ２は、メモリセル１５０が必要とする最小メモリ容量によって決まる。トランジスタ幅Ｗ２とキャパシタの幅Ｂ２とは、ほぼ一致している。例えば、偏差は、５０パーセント未満である。キャパシタ１５４を、図１３および図１４のトランジスタ１５２よりも短くして示す。
中くらいの大きさのＳＲＡＭメモリユニット（静的ランダムアクセスメモリ；Static Random Access Memory）を迅速な埋め込みＤＲＡＭで置換する場合、例えば、マイクロ処理器メモリ階層の第２および第３アクセスレベルで、すなわち、第２および第３レベルキャッシュで、以下の演算を行う。例えば、これまでＳＲＡＭメモリセルは、１３４Ｆ２の面を有していた（ただし、Ｆは、最小形状である）。例えば３．９の誘電定数εｒを有する誘電体を使用するならば、以下の演算に基づいて、１つのメモリセルにつき１０フェムトファラッドの代表的埋め込みＤＲＡＭ容量ＣＨＥＭを実現できる。酸化物容量は、すなわち：
ＣＯＸ＝εｒ ε０／ｔｐｈｙｓ＝３４．５ｆＦ／μｍ２
である。ただし、ｔｐｈｙｓは、実施例では１ｎｍになる酸化物厚みである。その結果、メモリ容量が必要とする面ＡＭＥＭ、すなわち：
ＡＭＥＭ＝ＣＭＥＭ／ＣＯＸ＝０．２９μｍ２
が生じる。
ＣＯＸ＝εｒ ε０／ｔｐｈｙｓ＝３４．５ｆＦ／μｍ２
である。ただし、ｔｐｈｙｓは、実施例では１ｎｍになる酸化物厚みである。その結果、メモリ容量が必要とする面ＡＭＥＭ、すなわち：
ＡＭＥＭ＝ＣＭＥＭ／ＣＯＸ＝０．２９μｍ２
が生じる。
６５ｎｍに等しい最小形状Ｆでは、これは、容量のための６９Ｆ２またはアクセストランジスタを含む全体的なメモリセルのための９０Ｆ２に相当する。従って、埋め込みＤＲＡＭメモリセルの面は、１３４Ｆ２のＳＲＡＭセルサイズよりもかなり小さい。
有効な酸化物厚みが１ｎｍであり、修正が、ゲートおよび上部シリコン空乏のためには０．８ｎｍであれば、量子力学的な効果により、
ＣＯＸ＝３．９ε０／ｔｏｘ＝１９ｆＦ／μｍ２
の面につき、１容量が生じる。ただし、１．８ｎｍに等しいｔｏｘは、電気的に有効な酸化物厚みを表しており、ε０は、自由空間での誘電率を表している。金属ゲートを使用する場合は、電気的に有効な酸化物厚みは、ゲート空乏が存在しなくなるので、約０．４ｎｍだけ少なくなる。その結果、１面毎の容量は、
ＣＯＸ＝３．９ε０／ｔｏｘ＝２４ｆＦ／μｍ２
に上昇する。
ＣＯＸ＝３．９ε０／ｔｏｘ＝１９ｆＦ／μｍ２
の面につき、１容量が生じる。ただし、１．８ｎｍに等しいｔｏｘは、電気的に有効な酸化物厚みを表しており、ε０は、自由空間での誘電率を表している。金属ゲートを使用する場合は、電気的に有効な酸化物厚みは、ゲート空乏が存在しなくなるので、約０．４ｎｍだけ少なくなる。その結果、１面毎の容量は、
ＣＯＸ＝３．９ε０／ｔｏｘ＝２４ｆＦ／μｍ２
に上昇する。
本発明の容量は、いわゆるスパイクを減衰するため、および、集積回路構造の電圧供給時の混信を減衰するためのいわゆるバイパス容量としても使用される。本発明の容量は、特に発振器またはアナログ−デジタル変換機のアナログ容量としても非常に適している。この容量は、いわゆる混合信号回路のため、すなわち、アナログ容量（例えば、メモリセルにあるメモリ容量）を有する回路にも使用される。
他の実施例では、ゲート酸化物の代りに、個別の高ＫＤＲＡＭ誘電体を使用することもできる。なお、この個別の高ＫＤＲＡＭ誘電体では、εｒが１００を上回り、有効な酸化物厚みが、０．１ｎｍに等しいｔｅｆｆを下回っている。個別の高ＫＤＲＡＭ誘電体の例としては、バリウムストロンチウムチタン酸塩（ＢＳＴ）またはエピタキシャルバリウムストロンチウムチタン酸塩を含む誘電体があげられる。これにより、ＤＲＡＭメモリセルの所用面は、約２２Ｆ２に低減する。第２付加マスクを使用して、ＳＯＩスタック上の高Ｋ誘電体のための領域を規定する。
本発明では、容量を、ＦＥＴ面に、すなわち、ＳＯＩ基板上のいわゆる上部シリコンに集積する。トランジスタの特に高品質のゲート誘電体をキャパシタの誘電体として使用するならば、ＳＯＩ容量を製造するためにさらに必要なプロセス工程は１つだけである。
従来の技術的構成にさらに提供される利点は、純粋な論理ブロックと埋め込みＤＲＡＭブロックとの間のプレーナ型の遷移部である。さらに、深いヴィアおよび接触部は回避されている。
図１〜図１５を参照しながら説明した実施例では、ＬＤＤドーピング（軽くドープしたドレイン；Lightly Doped Drain）とＨＤＤドーピング（高ドープしたドレイン；Highly Doped Drain）との双方を実施した。これに対し、他の実施例では、ＨＤＤドーピングだけを実施し、ＬＤＤドーピングを実施しない。別の実施例において、トランジスタとキャパシタとを、別々に、相互に離して配置し、それぞれに、独自の接続部を設けるてもよい。
図１６に、３つのトランジスタＭ１〜Ｍ３と、キャパシタＣｓとを有するＤＲＡＭメモリセル２００（ダイナミックランダムアクセスメモリ；Dynamic Random Access Memory）の回路図を示す。ＤＲＡＭメモリセル２００は、図１〜図１２に関して説明した方法工程で製造されたものである。例えば図１４に示すトランジスタ１５２は、第１の場合のトランジスタＭ１である。従って、キャパシタ１５４は、キャパシタＣｓである。第１の場合では、導電接続部が、半導体層１６において下部電極領域３４ａに隣接している追加のパッドから、トランジスタＭ２のゲートに繋がっている。
あるいは、第２の場合のレイアウトを、トランジスタ１５２がトランジスタＭ２に相当し、キャパシタ１５４がキャパシタＣｓに相当するように選択する。第２の場合は、被覆電極５６ａがトランジスタＭ１の１つの端子領域およびトランジスタＭ２のゲートと導電接続されている。
メモリセル２００の回路は、書き込み用のサブ回路と、読出し用のサブ回路とを含んでいる。キャパシタＣｓの電荷は、読み出しプロセス中に変更されない。その結果、読み出し操作の後に、この電荷を更新する必要もない。
書き込み用のサブ回路は、書き込みトランジスタＭ１とキャパシタＣｓとを含んでいる。トランジスタＭ１のゲート端子は、書き込みワード線ＷＷＬと接続されている。トランジスタＭ１のソース端子は、書き込みビット線ＢＬ１と接続されている。上記第１の場合に基づいた特に良好な電気特性を有する回路構成では、トランジスタＭ１のドレイン端子が、キャパシタ１５４の下部電極３４ａによって形成されるメモリ節点Ｘと繋がっている。キャパシタＣｓまたは１５４の被覆電極５６ａは、接地電位ＶＳＳになっている。第２の場合に基づく代替形態では、トランジスタＭ１のドレイン端子が、キャパシタ１５４の被覆電極５６ａによって形成されるメモリ節点Ｘと繋がっている。キャパシタＣｓの下部電極３４ａは、接地電位ＶＳＳになっている。
読み出し用のサブ回路は、トランジスタＭ２・Ｍ３を含んでいる。トランジスタＭ３のゲート端子は、読み出しワード線ＲＷＬと接続されている。トランジスタＭ３のドレイン端子は、読み出しビット線ＢＬ２と接続されている。この読み出しビット線ＢＬ２を、読み出し操作の開始前に、例えば操作電位ＶＤＤになるように充電する。トランジスタＭ３のソース端子は、トランジスタＭ２の１つのドレイン端子と接続されている。トランジスタＭ２のゲート端子は、メモリ節点Ｘと接続されている。トランジスタＭ２のソース端子は、接地電位ＶＳＳになっている。
トランジスタＭ２は、増幅器の機能を果たす。従って、メモリ節点Ｘで電荷損失が生じる場合でさえ、信頼性のある読み出しが依然として可能である。メモリ節点Ｘに正の電荷があるならば、トランジスタＭ２は、スイッチオン状態であり、事前充電した読み出しビット線ＢＬ２を、読み出し操作時に放電する。
トランジスタＭ２のゲート−ソース容量がキャパシタＣｓと並列に接続されているので、有効メモリ容量Ｃｅｆｆは上昇する：
Ｃｅｆｆ＝Ｃｓ＋ＣＧＳ（Ｍ２）
ただし、Ｃｓは、キャパシタＣｓの容量であり、ＣＧＳは、トランジスタＭ２のゲート−ソース容量である。この製造方法によると、ゲート酸化物およびキャパシタ誘電体を同じ誘電性層に生成し、この層がどこでも同じ厚みであるならば、メモリキャパシタＣｓとトランジスタＭ２との１面毎の容量は、例えば同じ大きさである。
Ｃｅｆｆ＝Ｃｓ＋ＣＧＳ（Ｍ２）
ただし、Ｃｓは、キャパシタＣｓの容量であり、ＣＧＳは、トランジスタＭ２のゲート−ソース容量である。この製造方法によると、ゲート酸化物およびキャパシタ誘電体を同じ誘電性層に生成し、この層がどこでも同じ厚みであるならば、メモリキャパシタＣｓとトランジスタＭ２との１面毎の容量は、例えば同じ大きさである。
メモリセル２００の所用面は、有効なメモリ容量Ｃｅｆｆに対する条件によって決まる。低い漏れ電流、および、結果的に読み出し電流を高くすることになる高いトランジスタ利得では、メモリキャパシタＣｓの大きさを小さく出来る。キャパシタＣｓのために必要な面、および、その電気特性は、複数のメモリセル２００を有するメモリユニットを経済的に製造するための主要条件である。複数のメモリセル２００を有するメモリユニットも、処理器メモリ階層のＳＲＡＭを置換するために適している。
Ｉ、ＩＩ 断面
１０ ＳＯＩ基板
１２ 担体基板
１４ 絶縁層
１６ 半導体層
１６ａ トランジスタ部
１６ｂ キャパシタ部
１８ 二酸化シリコン層
２０ 窒化シリコン層
２２ フォトレジスト層
２４ 積層
２６，２８ 酸化物角取り部
３０，３２ フォトレジスト層
３３ 埋め込み
３４ 下部電極領域
４０ 二酸化シリコン層
４１ ポリシリコン層
４２ ゲート酸化物
４６ 誘電体
５０ａ、５０ｂ フォトレジスト層領域
５４ ゲート電極
５６ 被覆電極
５７ 埋め込み
５８，５９ ＬＤＤ領域
６０〜６６ スペーサ
７０〜７６ エピタキシャル領域
７８ 埋め込み
８０，８２ ソース／ドレイン領域
８４ チャネル領域
９０〜９６ ケイ化物領域
１００ パッシベーション層
１０２〜１３６ 接続部
１４０ トランジスタ−キャパシタ構造
１４２ 電界効果トランジスタ
１４４ キャパシタ
Ｗ１，Ｗ２ トランジスタ幅
Ｌ１，Ｌ２ 長さ
Ｂ１，Ｂ２ 幅
Ａ 面
Ｆ 最小形状
１５０ メモリセル
１５２ 電界効果トランジスタ
１５４ キャパシタ
２００ メモリセル
Ｍ１〜Ｍ３ トランジスタ
Ｃｓ キャパシタ
ＢＬ１ 書き込みビット線
ＢＬ２ 読み出しビット線
ＲＷＬ 読み出しワード線
ＷＷＬ 書き込みワード線
Ｘ メモリ節点
ＶＤＤ 操作電位
ＶＳＳ 接地電位
１０ ＳＯＩ基板
１２ 担体基板
１４ 絶縁層
１６ 半導体層
１６ａ トランジスタ部
１６ｂ キャパシタ部
１８ 二酸化シリコン層
２０ 窒化シリコン層
２２ フォトレジスト層
２４ 積層
２６，２８ 酸化物角取り部
３０，３２ フォトレジスト層
３３ 埋め込み
３４ 下部電極領域
４０ 二酸化シリコン層
４１ ポリシリコン層
４２ ゲート酸化物
４６ 誘電体
５０ａ、５０ｂ フォトレジスト層領域
５４ ゲート電極
５６ 被覆電極
５７ 埋め込み
５８，５９ ＬＤＤ領域
６０〜６６ スペーサ
７０〜７６ エピタキシャル領域
７８ 埋め込み
８０，８２ ソース／ドレイン領域
８４ チャネル領域
９０〜９６ ケイ化物領域
１００ パッシベーション層
１０２〜１３６ 接続部
１４０ トランジスタ−キャパシタ構造
１４２ 電界効果トランジスタ
１４４ キャパシタ
Ｗ１，Ｗ２ トランジスタ幅
Ｌ１，Ｌ２ 長さ
Ｂ１，Ｂ２ 幅
Ａ 面
Ｆ 最小形状
１５０ メモリセル
１５２ 電界効果トランジスタ
１５４ キャパシタ
２００ メモリセル
Ｍ１〜Ｍ３ トランジスタ
Ｃｓ キャパシタ
ＢＬ１ 書き込みビット線
ＢＬ２ 読み出しビット線
ＲＷＬ 読み出しワード線
ＷＷＬ 書き込みワード線
Ｘ メモリ節点
ＶＤＤ 操作電位
ＶＳＳ 接地電位
Claims (15)
- 電気的に絶縁性の絶縁領域と、少なくとも１つの連続した領域とを有する集積回路構造（１４０）であって、
上記連続した領域は、キャパシタ（１４４）を形成しているとともに、上記絶縁領域に近接した電極領域（３４）と、
誘電体領域（４６）と、
絶縁領域から離れた電極領域（５６）とをこの順で有しており、
上記絶縁領域が、平面に配置された絶縁層（１４）の一部であり、
上記集積回路構造（１４０）の上記キャパシタ（１４４）と、少なくとも１つの能動素子（１４２）とが、上記絶縁層（１４）に対して同じ側に配置されており、
上記絶縁領域に近接した電極領域（３４）と、上記素子（１４２）の活性領域（８４）とが、絶縁層（１４）の配置されている平面と平行な平面に配置されている、集積回路構造（１４０）。 - 少なくとも１つの電界効果トランジスタ（１４２）にて特徴付けされており、
この電界効果トランジスタ（１４２）のチャネル領域（８４）が、活性領域であり、上記チャネル領域（８４）が、ドープまたは非ドープされていることが好ましく、
および／または、電界効果トランジスタ（１４２）の制御電極（５４）が、絶縁領域から離れた電極領域（５６）と同じ材料および／または同じドーパント濃度の材料を含み、
および／または、電界効果トランジスタ（１４２）の制御電極絶縁領域（４２）が、誘電体領域（４６）と同じ材料および／または同じ厚みを有する材料を含み、
および／または、電界効果トランジスタ（１４２）の制御電極絶縁領域（４２）が、誘電体領域（４６）とは異なる材料および／または異なる厚みを有する材料を含む請求項１に記載の回路構造（１４０）。 - 上記電界効果トランジスタ（１２２）が、プレーナ型の電界効果トランジスタであり、
および／または、上記トランジスタが、補助端子領域（５８，５９）を含み、
これらの補助端子領域は、端子領域（８０，８２）と同じ導電型ではあるが少なくとも１桁だけ小さいドーパント濃度にドーピングされており、
および／または、上記トランジスタが、補助ドーピング領域を備え、これらの補助ドーピング領域は、端子領域（８０，８２）および／または補助端子領域（５８，５９）に近接して配置されており、端子領域（８０，８２）および／または補助端子領域（５８，５９）とは異なる導電性型のドーピングを有し、
および／または、上記制御電極（５４）が、金属半導体組成物、特に、ケイ化物領域（９２）を含む領域に隣接している、請求項２に記載の回路構造（１４０）。 - トランジスタ（１４２）の１つの端子領域（８０，８２）またはトランジスタ（１４２）の両方の端子領域（８０，８２）が、絶縁層（１４）に隣接し、
および／または、少なくとも１つの端子領域（８０，８２）が、金属半導体組成物を含む領域、好ましくはケイ化物領域（９０，９６）と隣接し、
および／または、少なくとも１つの端子領域（８０，８２）の絶縁領域から離れた境界面が、活性領域（８４）よりも、絶縁層（１４）から離れており、または、
および／または、絶縁領域から離れた少なくとも一つの端子領域（８０，８２）の境界面が、活性領域（８４）よりも、絶縁層（１４）から離れており、
または、絶縁領域から離れた少なくとも一つの端子領域（８０，８２）の境界面が、活性領域（８４）が絶縁領域から離れた活性領域（８４）の境界面よりも絶縁層（１４）に近接して配置されている、請求項２または３に記載の回路構造（１４０）。
少なくとも１つの端子領域（８０，８２）の絶縁領域から離れた境界面が、活性領域（８４）の絶縁領域から離れた境界面よりも、絶縁層（１４）の近くに配置されている、請求項２または３に記載の回路構造（１４０）。 - スペーサ（６０，６２）が、制御電極（５４）の両側に配置されており、これらのスペーサは、制御電極（５４）とは異なる材料、好ましくは二酸化シリコンまたは窒化シリコンを含み、または、これらのスペーサは、制御電極（５４）とは異なる材料、好ましくは二酸化シリコンまたは窒化シリコンからなり、
および／または、スペーサ（６４，６６）が、絶縁領域から離れた電極領域（５６）の少なくとも一方側に配置されており、このスペーサは、上記絶縁領域から離れた上記電極領域（５６）とは異なる材料、好ましくは二酸化シリコンまたは窒化シリコンを含み、または、このスペーサは、上記絶縁領域から離れた上記電極領域（５６）とは異なる材料、好ましくは二酸化シリコンまたは窒化シリコンからなり、
および／または、制御電極（５４）に配置されたスペーサ（６２ａ）と、絶縁領域から離れた電極領域（５６）に配置されたスペーサ（６４ａ）とが相互に接触する、請求項２から４のいずれか１項に記載の回路構造（１４０）。 - 上記電界効果トランジスタ（１４２）の端子領域（８２）と、キャパシタ（１４４）の絶縁領域に近接した電極領域（３４）とが、相互に隣接し、境界で導電性接続されており、
および／または、絶縁領域に近接した電極領域（３４）に隣接する上記トランジスタ（１５２）の端子領域（５９ａ）が、金属半導体組成物を含む領域、特に、ケイ化物領域に隣接せず、
および／または、他の端子領域（８０ａ）が、金属半導体組成物を含む領域（７０ａ）に隣接する、請求項２から５のいずれか１項に記載の回路構造（１４０）。 - 端子領域（８２）に隣接する、絶縁領域に近接した電極領域（３４）の側面が、上記側面を横断するように配置されている、絶縁領域に近接した電極領域（３４）の側面よりも長く、好ましくは少なくとも２倍または少なくとも５倍は長く、
トランジスタ（１４２）が、好ましくはトランジスタ幅（Ｗ１）を有し、このトランジスタ幅は、最小形状（Ｆ）の倍数であり、好ましくは３倍または５倍を上回り、
または、端子領域（８２）に隣接する、絶縁領域に近接した電極領域（３４）の側面を横断するように配置されている、絶縁領域に近接した電極領域（３４）の側面が、端子領域（８２）に隣接している側面よりも長く、好ましくは少なくとも２倍または少なくとも５倍は長く、
トランジスタ（１５２）が、好ましくはトランジスタ幅（Ｗ２）を有しており、
このトランジスタ幅は、最小形状（Ｆ）の３倍未満であり、好ましくは最小形状（Ｆ）の２倍未満である、請求項６に記載の回路構造（１４０）。 - 上記絶縁領域に近接した上記電極領域（３４）が、単結晶領域、好ましくはドープされた半導体領域であり、
および／または、上記絶縁領域に近接した上記電極領域（３４）および／または活性領域（８４）が、１００ｎｍ未満、または、５０ｎｍ未満の厚みを有しており、
および／または、上記活性領域（８４）が、単結晶領域、好ましくはドープまたは非ドープされた半導体領域であり、
および／または、上記絶縁層（１４）が、一方の側面で、担体基板（１２）、好ましくは担体基板に隣接し、この担体基板は、半導体材料を含むんでいるか、または、半導体材料、特にシリコンまたは単結晶シリコンからなり、
および／または、上記絶縁層（１４）が、他方の側面で、上記絶縁領域に近接した上記電極領域（３４）に隣接し、
および／または、境界面が、好ましくは２つの相互に平行な面に完全に含まれており、
および／または、絶縁層（１４）が、電気的に絶縁性のある材料、好ましくは酸化物、特に二酸化シリコンを含み、
または、電気的に絶縁性のある材料、好ましくは酸化物、特に二酸化シリコンからなり、
および／または、能動素子（１４２）が、トランジスタ、好ましくは電界効果トランジスタ、特にプレーナ型の電界効果トランジスタである、請求項１〜７のいずれか１項に記載の回路構造（１４０）。 - 上記誘電性領域（４６）が、二酸化シリコンを含み、または、二酸化シリコンからなり、
および／または、上記誘電性領域（４６）が、４以上または１０以上または５０以上の誘電定数を有する材料からなり、
および／または、上記絶縁領域から離れた上記電極領域（５６）が、シリコン、好ましくは多結晶シリコンを含み、または、シリコン、好ましくは多結晶シリコンからなり、
および／または、上記絶縁領域から離れた上記電極領域（５６）が、金属を含み、または、金属からなり、
および／または、上記絶縁領域から離れた上記電極領域（５６）が、低インピーダンス材料、好ましくは窒化チタン、窒化タンタル、ルビジウムまたは高ドープしたシリコンゲルマニウムを含み、
および／または、上記絶縁領域から離れた上記電極領域（５６）が、金属半導体組成物を含む領域、特にケイ化物領域（９６）に隣接する、上記請求項１〜８のいずれか１項に記載の回路構造（１４０）。 - 上記回路構造が、少なくとも１つの処理器、好ましくはマイクロ処理器を含み、
および／または、上記キャパシタ（１５４）と能動素子（１５２）とが、メモリセル（１５０）を、特に、ダイナミックＲＡＭメモリユニットに形成し、
および／または、メモリセルが、キャパシタ（１５２）およびただ１つのトランジスタ（１５２）、または、キャパシタ（Ｃｓ）および複数のトランジスタ（Ｍ１〜Ｍ３）、好ましくは３つのトランジスタ（Ｍ１〜Ｍ３）のどちらかを含む、請求項１〜９のいずれかに記載の回路構造（１４０）。 - キャパシタ（１４４）を有する集積回路構造（１４０）、特に上記請求項１から１０のいずれか１項に記載の回路構造（１４０）の製造方法において、
規定の順序に制限されることなく、
電気的に絶縁性の材料から成る絶縁層（１４）と、半導体層（１６）とを含む基板（１０）を用意し、
キャパシタ用の少なくとも１つの電極領域（３４）を形成するため、および、トランジスタ（１４２）用の少なくとも１つの活性領域（８４）を形成するために、半導体層（１６）をパターン化し、
半導体層（１６）をパターン化した後、少なくとも１つの誘電性層（４２、４６）を生成し、
誘電性層（４２，４６）を生成した後、電極層（４１）を生成し、
上記電極層（４１）の絶縁領域から離してキャパシタ（１４４）の電極（５６）を形成する方法工程を実施する方法。 - パターン化の前に半導体層（１６）に少なくとも１つの補助層（１８，２０）、好ましくは窒化シリコン層（２０）および／または酸化物層（１８）を形成する工程であって、補助層（２０）が、半導体層（１６）のパターン化中に、好ましくはハードマスクの機能を果たすようになっており、
および／または、好ましくは誘電性層（４２，４６）の生成前に、トランジスタ（１４２）のチャネル領域（８４）をドーピングし、
角取り酸化物（２６，２８）を形成するために、好ましくは電極層（４１）を形成する前に、熱酸化し、
および／または、好ましくは誘電性層（４２，４４，４６）を生成する前に、上記絶縁領域に近接した電極（３４）をドーピングし、
および／または、トランジスタ（１２２）の活性領域（８４）に、誘電性層と同時に誘電性層（４２，４６）を生成し、
および／または、上記絶縁領域から離れた電極領域（５６）の形成と同時にトランジスタ（１４２）の制御電極（５４）を形成することを特徴とする、請求項１１に記載の方法。 - 好ましくはトランジスタ（１４２）の制御電極（５４）をパターン化した後に、トランジスタ（１４２）の端子領域（８０，８２）よりも低いドーパント濃度を有する補助端子領域（５８，５９）を形成し、
および／または、好ましくは制御電極（５４）をパターン化する前に、補助ドーピング領域を形成し、
トランジスタ（１４２）の制御電極（５４）をパターン化した後に、更なる補助層（６０から６６）、好ましくは窒化シリコン層または二酸化シリコン層、特にＴＥＯＳ層を形成し、
および／または、更なる補助層（６０〜６６）を異方性エッチングすることを特徴とする、請求項１１または１２に記載の方法。 - 上記絶縁領域から離れた電極領域（５６）を形成した後、および／または、トランジスタ（１４２）の制御電極（５４）をパターン化した後、半導体材料（１６）からなる露出領域に、選択的エピタキシーを行い、
および／または、上記絶縁領域から離れた電極領域（５６）を形成した後、および／または制御電極（５４）をパターン化した後、および、好ましくはエピタキシーの後、トランジスタ（１２２）の端子領域（７０、７２）をドーピングすることを特徴とする、請求項１１から１３のいずれか１項に記載の方法。 - 電極層（５４）、および／または、露出半導体領域（１６）に、金属半導体組成物、特に、ケイ化物を選択的に形成することを特徴とする、請求項１１から１４のいずれか１項に記載の方法。
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