JPS62259466A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、容量とスイッチングトランジスタとを有する
メモリ装置に関し、特にＳｏｌ構造を用いたメモリ装置
に関する。

（発明の概要〕 容量とスイッチングトランジスタとを半導体基体上に形
成してなるメモリ装置において、スイッチングトランジ
スタの不純物領域とチャンネル領域を第１の単結晶半導
体領域に形成すると共に容量のキャパシタ下部電極を上
記第１の単結晶半導体領域上の第２の単結晶半導体領域
に形成することにより、現状のプロセス技術を用いて高
密度かつ高信頼性のメモリ装置としたものである。

〔従来の技術〕

一般に、ＤＲＡＭ等の情報信号を記憶保持するメモリ装
置として、スタックキャパシタセル構造のメモリ装置が
知られている。

従来のスタックキャパシタセル構造のメモリ装置は、例
えば、多層ポリシリコン技術を用いて形成され、シリコ
ン等の半導体基体上に第１１１ｉのポリシリコン層でワ
ード線となるスイソチングトランジスタのゲート電極が
形成され、第２層のポリシリコン層で上記スイッチング
トランジスタの不純物領域からの取り出し電極ともなる
キャパシタ下部電極が形成されている構造になっている
。そして、該第２層のポリソリコン層上に誘電体層を介
して第３７ｉ！のポリシリコン層がキャパシタの上部電
極として形成され、ビット線は開口部を介して上記スイ
ッチングトランジスタと接続される構造となっている。

また、半導体基体に形成したスイッチングトランジスタ
の不純物拡散領域をそのままキャパシタ下部電極とする
ような構造のメモリ装置も知られており、例えば、シリ
コン等の半導体基体上にポリシリコン層でワード線とな
るスイッチングトランジスタのゲート電極が形成され、
半導体基体に形成されたスイッチングトランジスタのソ
ース・ドレイン領域の一方が延在されてキャパシタ下部
電極として用いられ、更にその領域上に誘電体層及びキ
ャパシタ上部電極が形成される構造のメモリ装置が知ら
れている。

〔発明が解決しようとする問題点〕

しかしながら、上述のように、半導体基体にソース・ド
レイン領域の一方を延在させて該半導体基体をそのまま
キャパシタ下部電極として用いる構造のものは、不純物
を拡散させる領域であるため面積の縮小化を図ることが
容易でなく、素子の微細化傾向に反し、集積度を高める
ことが困難である。

また、上記多層ポリシリコン技術を用いて形成する構造
のものは、フォトリソグラフィ技術を用い所定のマスク
によりエツチング等を行いパターニングして各ポリシリ
コン層を形成するため、マスクの合わせずれ等のマージ
ンを必要とすることから微細化、高密度化を図ることが
容易でなく、また、その工程は複雑なものとなる。

更に、ビット線等からの読み出し等に際して、当１亥ビ
ット線と接続するトランジスタなどにおける寄生容量に
よっては、センスアンプの負担等が大きくなり、動作速
度に影響する。また、α線によりソフト・エラー等も発
生し易い。

そこで、本発明は、素子の面積の縮小化を図って高密度
の素子を配列し、さらに高性能を実現する構造のメモリ
装置の提供を目的とする。

Ｃ問題点を解決するための手段〕 本発明は、半導体基体露出面と絶縁領域形成面とからな
る一主面上の第１の単結晶半導体領域にチャンネル領域
と不純物領域とを有するスイッチングトランジスタと、
上記第１の単結晶半導体領域上であって上記スイッチン
グトランジスタのゲート電極とは絶縁して形成される第
２の単結晶半導体領域にキャパシタ下部電極が形成され
てなる容ｌとを有するメモリ装置により上述の問題点を
解決する。

〔作用〕

本発明のメモリ装置にかかるスイッチングトランジスタ
は、半導体基体露出面と絶縁？１ＪｌＩ域形成面色形成
なる一主面上の第１の単結晶半導体５■域に不純物領域
及びチャンネル領域が形成される構造になっている。こ
のため上記半導体基体露出面を種として単結晶成長を図
ることができ、また、絶縁領域形成面を利用したＳ○■
構造となるため寄生容量の低減や素子を高密度に配列さ
せることが可能となる。また、α線の悪影響を防止する
ことも可能である。

また、容量のキャパシタ下部電極は、第１の４′Ｌ結晶
半導体領域上の第２の単結晶半導体領域に形成される。

この第２の単結晶半導体領域は上記ゲート電極と絶縁さ
れているため、選択成長等の方法によって成長形成する
ことができ、したがって、マスクを不要として高密度に
形成することが可能である。

また、上記第２の単結晶半導体領域をトランジスタのビ
ット線等との接続のためにコンタクトホール内にも形成
することができ、その接続を随実なものにすることも可
能である。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例のメモリ装では、第１図に示すように、１トラ
ンジスター１セル型のＤＲＡＭの例であり、ｓｏ＋ｔＪ
造のスイッチングトランジスタを有し更に選択成長され
た単結晶半導体領域に容量のキャパシタ下部？ＪＭ等を
形成してなる構造になっている。

先ず、Ｐ型のシリコン基板等の半導体基体ｌｌ上には、
所定の領域で上記半導体基体１１を露出ように絶縁領域
１２が形成され、該半導体基体１１が露出した半導体基
体露出面１３と絶縁領域形成面１４とからなる一主面上
には、上記半導体基体露出面１３の結晶を種として単結
晶成長した第１の単結晶半導体領域である半導体領域１
５が形成されている。

この半導体基体露出面１３の結晶を種として単結晶成長
した半導体領域１５には、スイッチングトランジスタの
ソース・ドレイン領域となるＮ型の不純物領域１６．１
７が当該スイッチングトランジスタのゲート電極２１等
をマスクとして形成されており、これら不純物９Ｍ域１
６．１７の間の領域はＰ型の導電型のチャンネル？Ｉｒ
ｉ城１８となっている。なお、ビット線を共有しない２
つのメモリセルの間は素子分離領域１９で隔離される構
造になっている。

このような半導体領域１５上には、ゲートａ化膜２０を
介してゲート電極２１が形成され、さらにゲート電極２
１を被覆するようにノリコン酸化膜２２が形成されてい
る。そして、上記半導体領域１５上であって、シリコン
酸化膜２２の側壁部２２ａと上記素子分離領域１９の間
には、Ｎ型の不純物を含有してなる第２の単結晶半導体
領域２３がその底面を上記スイッチングトランジスタの
不純物領域１７と接続して形成されている。この第２の
単結晶半導体領域２３は、上記半導体領域１５の結晶を
種として例えば選択成長によって形成され、その断面形
状は略台形形状にされる。従って、後述するようにコン
タクト面積を広く取ることができ、確実な接続を実現す
ることが可能である。ここで、選択成長は、例えばＳｉ
Ｈ４ガスとＨＣ１ガスの組み合わせ或いはこれらとホス
フィン等のガスとの組み合わせにより可能であり、シリ
コンが臨む領域に限り選択的にエピタキシャル成長する
。この単結晶半導体領域２３は、成長時著しくは選択成
長後に不純物領域が導入されて真電性を有しキャパシタ
下部電極として用いられ、その上部には誘電体膜２４が
形成される。この誘電体膜２４はキャパシタの対向電極
間に配される誘電体として機能し、例えば表面酸化等の
方法により形成される。この誘電体膜２４の上部には、
上記第２の単結晶半導体領域２３と対向するキャパシタ
上部電極となる多結晶シリコン層２５が形成される。こ
の多結晶シリコン層２５は各セルで共通のものとするこ
とができる。

このような多結晶シリコン層２５の上部及び側部には、
当該多結晶シリコン層２５を被覆するシリコン酸化膜２
６が被着形成され、さらにこのシリコン酸化膜２６の所
定の領域は開口されてビット線２７のコンタクトのため
の開口部２８になっている。

上記ビット綿２７のコンタクトのために開口されている
開口部２８は、上記スイッチングトランジスタの不純物
領域１６で接続がとれるような位五に設けられており、
そして、この開口部２８内には、上記第２の単結晶半導
体領域２３と同時に成長形成されるコンタクト単結晶半
導体領域２つが形成されている。このコンタクト単結晶
半導体領域２９はシリコン酸化膜２２の側壁部２２ｂと
セルファラインで形成され、上記第２の単結晶半導体領
域２３と同様に所定の不純物を有し導゛セ性を有する。

そして、上記開口部２８を充填するようにビットｖＡ２
７が配線されている。上記コンタクト単結晶半導体領域
２９は、２ビット分に相当する２つのスイッチングトラ
ンジスタの上記シリコン基板ｎ’Ｅ２２の側壁部２２ｂ
の間に選択成長等の方法により形成され、ビット線２７
の配線の際の段差を緩和する機能のみならず、そのコン
タクト面積を大きくして確実な接続を実現する。また、
そのぶ電性から上記スイッチングトランジスタの不純物
領域１６の取り出し電極として機能することは勿論であ
る。

このような構造を有する本実施例のメモリ装置は、先ず
、第２図のレイアウトの一例に示すように、高密度化が
可能である。

即ち、上述のようにキャパシタ下部電極が形成される第
２の単結晶半導体領域２３は、上記スイッチングトラン
ジスタのゲート電極２１を被覆するシリコン酸化膜２２
の側壁部２２ａと上記素子骨ＨｅＭ域１９とをマスクと
して、第１の単結晶半導体領域である半導体領域１５か
らの選択成長により形成されるため、所定の位置に確実
に形成され、特にマージン等は不要となる。また、上記
第２の単結晶半導体領域２３は、上記半導体領域１５上
に形成される領域であるが、この半導体領域１５の成長
形成された領域は所謂Ｓｏｌ構造となっている。従って
、このようなＳｏｌ構造構造一層の高密度化が可能であ
って、上記半導体領域１５上に選択成長で第２の単結晶
半導体領域２３を形成することは、Ｓｏｌ構造を有効に
適用することになる。更に、第２の単結晶半導体領域２
３は、上記半導体領域１５を種として単結晶化される領
域である。このため改質が良好となり、例えば表面酸化
等の方法により、誘電体ｎ！２２４を形成したときには
、良質の誘電体膜２４となり得る。

また、このような第２の単結晶半導体領域２３を用いて
キャパシタを形成した場合には、当該筒２の単結晶半導
体領域２３の形状が上述の選択成長により略台形形状と
されるため、高密度化にも拘らず一定の対向電極の面積
を確保することができる。この対向電極の面積を確保す
ることによって、微細化を図った場合にあっても、確実
な動作が約束され得る。

また、本実施例のメモリ装置のスイッチングトランジス
タは、Ｓｏｌ構造になっている。このため上述のように
、素子の高密度化が可能である。

また、このスイッチングトランジスタは、ワード線とし
てのゲート電極２１に選択信号が供給されてオン・オフ
がｆｆ１ｌｌ　？ｎされるが、当１亥スイッチングトラ
ンジスタの不純物領域１６とコンタクト単結晶半導体Ｒ
Ｉ域２９を介して接続するビット線２７の寄生容量は、
Ｓｏｌ構造のため、低減されたものになる。従って、ビ
ット線２７からの読み出し等の動作は高速なものになり
、高性能化を実現する。

また、上記コンタクト単結晶半導体領域２９は、上述の
ようにビット線２７との接続をその接触面積の拡大及び
段差の緩和等より確実なものとする。

そして、その形成は、上記第２の単結晶半導体領域２３
の形成と共に行われ、特に工程を要するものではない。

また、上述のように、本実施例のメモリ装置はＳｏｌ構
造を有し絶縁領域１２等が素子として機能する部分を被
覆することになる。このため基板方向からのα線等に対
して強い構造となり、ソフト・エラー率の低減等を図る
ことができる。

なお、上述の実施例におけるＲ電型は例示であって、反
対の導電型の不純物領域等であっても良い。また、選択
成長については、ＬＥＯ（ラテラル・エビタキンヤル成
長）等のｉ！択成長に限定されず、ブリッジングエピタ
キシー法、ラテラルシーディングエビタキシー法等の他
の方法によって行うものであっても良い。

〔発明の効果〕

本発明のメモリ装置は、Ｓｏｌ構造のスイッチングトラ
ンジスタを有し、さらに上述の力曾去により形成される
第２の単結晶半導体領域を有する。

このため高密度に素子を配設することができ高集積化を
容易に実現し、特性向上による高性能化も可能である。

また、このようなＳｏｌ構造であるため寄生容量の低減
やα線の悪影響を防止することも可能である。

また、上記第２の単結晶半導体領域と共にコンタクト単
結晶半導体ＬＦ［域を形成することができ、これにより
確実な接続を行い且つ工程の簡略化も実現する。

【図面の簡単な説明】

第１図は本発明のメモリ装置の構造の一例を示す断面図
、第２図はその平面図である。 １１・・・半導体基体 １２・・・絶縁領域 １３・・・半導体基体露出面 １４・・・絶縁領域形成面 １５・・・半導体領域（第１の単結晶半導体領域）１６
・・・不純物領域 １７・・・不純物領域 １８・・・チャンネル領域 １９・・・素子分離領域 ２１・・・ゲート電極 ２２・・・シリコン酸化膜 ２３・・・第２の単結晶半導体領域 ２４・・・誘電体膜 ２９・・・コンタクト単結晶半導体領域時　許　出　願
　人　　ソニー株式会社代理人　　　弁理士　　　　　
小池　見間　　　　　　　　　田村榮−

Claims (1)

1. 【特許請求の範囲】 半導体基体露出面と絶縁領域形成面とからなる一主面上
   の第１の単結晶半導体領域にチャンネル領域と不純物領
   域とを有するスイッチングトランジスタと、 上記第１の単結晶半導体領域上であって上記スイッチン
   グトランジスタのゲート電極とは絶縁して形成される第
   ２の単結晶半導体領域にキャパシタ下部電極が形成され
   てなる容量とを有するメモリ装置。