JP2000501237A - 少なくとも１個のｍｏｓトランジスタを有する集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 ＳＯＩ基板内にＭＯＳトランジスタを製造するに当たり能動領域を形成するためにシリコン層（３）、ゲート誘電体（４）及び電極層（５）をメサ型にパターニングする。メサ型パターン（７）の側面に絶縁スペーサ（８）を設ける。その後のパターニング工程で電極層（５）からゲート電極（１２）を形成する。本方法は高い実装密度を可能にし同時にゲート側壁の制御並びに時期尚早の酸化物エッジの破壊を回避する。

Description

【発明の詳細な説明】 少なくとも１個のＭＯＳトランジスタ を有する集積回路装置の製造方法 ３ボルト以下の動作電圧で作動可能で、電力消費の僅かなＭＯＳトランジスタ を有する集積回路装置を開発するために今日種々のコンセプトが試みられている 。これらのコンセプトの１つは通常使用される単結晶シリコンウェハの代わりに 単結晶シリコン層、その下に配設される絶縁層及び更にその下に配設される支持 ウェハから成るＳＯＩ基板を基板として備えるものである。 ＭＯＳトランジスタはＳＯＩ基板の単結晶シリコン層内に形成される。その際 ＭＯＳトランジスタの能動領域は周囲のシリコンのエッチング除去により隣接す るデバイスに対して電気的に完全に絶縁される。従って例えばラッチアップのよ うな寄生効果は完全に遮断される。 ＳＯＩ基板上のＭＯＳ回路は同じスイッチング速度で単結晶シリコンウェハ内 の相応する回路よりも明らかに電力消費が僅かである。 ＳＯＩ基板内のＭＯＳトランジスタの能動領域の横方向の絶縁のために単結晶 シリコン層をメサ型にエッチングすることが提案されている（例えば「シリコン ・オン・インシュレータ（絶縁物上シリコン）技術」ジャン・ピエール・コリン 、クルワー・アカデミック、１９９１年、第９４頁〜９８頁参照）。垂直方向に はＭＯＳトランジスタの能動領域がその下に配設されている絶縁層により絶縁さ れている。このＭＯＳトランジスタを実現するためにメサ型パターンの表面にゲ ート酸化物が備えられる。その上に例えばポリシリコンから成るゲート電極が施 される。ゲート線と接触させるためにゲート電極は部分的にメサ型の側壁上に延 びている。これはゲート側壁を制御することが必要になり、不所望のいわゆる‘ コーナー効果’を惹起する。これは非理想的準しきい値特性を来す。更にゲート 誘電体を形成するための熱酸化の際にメサ型パターンのシリコンエッジに酸化物 の薄層化が生じる。これは時期尚早の酸化物の破壊を来すことになりかねない。 このような側壁効果を回避するためにジェイ・エッチ・コアその他による「Ｉ ＥＤＭ’９４」第６４５頁には能動領域の横方向の絶縁のために修正されたＬＯ ＣＯＳ絶縁法を用いることが提案されている。このＬＯＣＯＳ法では機械的応力 が単結晶シリコン層内に生じる。更に層の同形性は保証されない。最後にこのＬ ＯＣＯＳプロセスではパターン寸法を０．２５μm以下に縮小することは困難で ある。従って獲得できる実装密度は制限される。 ピー・ヴイ・ギルバートその他による「ＶＬＳＩ’９５」第３７頁には薄膜Ｓ ＯＩ技術で０．５μm以下のパターン寸法を得ることができる修正されたＬＯＣ ＯＳプロセスが提案されている。しかしこのプロセスには付加的な層の析出及び エッチング工程が必要であり出費を要するものである。 更にＬＯＣＯＳプロセスはＳＯＩ基板の単結晶シリコン層の層厚を低下させる いわゆるバーズビークの形成を来す。これは高速ＭＯＳトランジスタに推奨され るような薄い層厚ではソース／ドレイン接触時の抵抗を付加的に高めることにな る。ジェイ・エム・ファングその他による「ＶＬＳＩ’９４」第３３頁にはこの ような不所望ではあるが回避できないＳＯＩ基板のシリコン層の薄層化をシリコ ンの選択的成長により補償することが提案されている。 本発明の課題は、ゲート側壁の制御又はゲート酸化物のエッジ酸化物の破壊を 生じることなく、ＭＯＳトランジスタに高い実装密度を達成することができる少 なくとも１個のＭＯＳトランジスタを有する集積回路装置の製造方法を提供する ことにある。 この課題は本発明の請求項１に記載の方法により解決される。本発明の実施態 様は従属請求項に記載されている。 本発明方法ではＳＯＩ基板の単結晶シリコン層上にまずゲート誘電体及び第１ の電極層を施し、これらをＳＯＩ基板の単結晶シリコン層と共にパターニングす る。その際その周囲にＳＯＩ基板の絶縁層の表面が露出されている多重層パター ンが形成される。この多重層パターンの側面に絶縁スペーサを形成する。その後 のパターニング工程で多重層の範囲の第１の電極層をゲート電極が生じるように パターニングする。この多重層パターンの側面の絶縁スペーサは一方ではゲート 側壁の制御を防止し、他方ではパターニングされた単結晶シリコン層のエッジの 酸化物の薄層化を防止し、それによりゲート酸化物エッジの酸化物が早期に破壊 されるのを防止する。ゲート誘電体は単結晶シリコン層の表面だけに配設され、 他の側面には配設されない。 絶縁スペーサを多重層パターンの側面に形成した後全面的に第２の電極層を施 すと有利である。この第２の電極層はゲート電極を形成する際に同時にパターニ ングされる。第２の電極層のパターニングの際に同時に多重層パターン上に突出 するゲート電極用の導電性接続部、例えばゲート線面を形成してもよい。 第１の電極層と第２の電極層との間に例えば浮遊ゲートを形成するために別の 層を備えてもよい。これらの別の層は多重層パターンを形成するための第１のパ ターニングの際或いはゲート電極を形成するための第２のパターニングの際に同 時にパターニングすることができる。 ＭＯＳトランジスタのソース／ドレイン領域はゲート電極の側方の単結晶シリ コン層内の多重層パターンの範囲に形成される。ゲート電極のパターニングの際 に多重層パターンの側面に形成された絶縁スペーサは殆ど腐食されないので、ス ペーサとゲート電極との間にくぼみが形成される。ゲート電極の側面に絶縁スぺ ーサを備え、シリコンの選択エピタキシーによりくぼみを充填することは本発明 の枠内にある。次いでソース／ドレイン領域をエピタキシャルに成長させたシリ コン内及びその下にある単結晶シリコン層内に形成する。これはＭ０Ｓトランジ スタがほぼ平坦な表面となる利点を有する。完全に空乏化されたチャネル領域に 関して高速ＭＯＳトランジスタに有利であるような２０〜１００ｎｍの範囲の層 厚を有する単結晶シリコン層を有するＳＯＩ基板を使用する場合、この措置は更 にソース／ドレイン領域内にシリコンが多くなるという利点を有する。エピタキ シャルにくぼみを充填することは特に金属ケイ化物をソース／ドレイン領域の表 面に形成する際に有利である。それというのもケイ化物の形成の際にシリコンが 消費されるが、こうして金属ケイ化物の形成の際に全てのソース／ドレイン領域 が消費されることが防止されるからである。 第１の電極層、ゲート誘電体及び単結晶シリコン層から第１のパターニング工 程中に同時に多数のＭＯＳトランジスタ用に多数の多重層パターンを形成するこ とは本発明の枠内にある。 種々のＭＯＳトランジスタのゲート電極を種々にドープしなければならない場 合には、ドーピングを多重層パターンの形成後に例えばマスキング注入により実 施する。その際ゲート電極のドーピングはドーパント濃度に関しても導電形に関 しても異なっていてよい。特にｎ⁺ドープ及びｐ⁺ドープされたゲート電極を有す る相補型のＭＯＳトランジスタの製造の場合、多重層パターンの形成後のドーピ ングによりｎ⁺ドープされたゲート電極とｐ⁺ドープされたゲート電極との間のド ーパントの横方向の拡散が効果的に抑制されるので本方法を有利に使用すること ができる。 この場合種々のゲート電極を接続するためのゲート線面を第２の電極層のパタ ーニング中に形成すると有利である。 多重層パターンを形成した後隣接する多重層パターン間の間隙を絶縁材で充填 してもよい。これは第２の電極層が平坦化された表面に施される利点をもたらす 。 本発明を実施例及び図面に基づき以下に詳述する。 図１はゲート誘電体、第１の電極層及びフォトレジストマスクを有するＳＯＩ 基板を示している。 図２は多重層パターンを形成し、第１の絶縁スペーサを多重層パターンの側面 に形成した後のＳＯＩ基板を示している。 図３は図２の平面図を示している。 図４は第２の電極層及びカバー層の析出後及びフォトレジストマスクの形成後 のＳＯＩ基板の断面を示している。 図５はゲート電極を形成後のＳＯＩ基板を示している。 図６は図５のパターンの平面図を示す。 図７は第２の絶縁スペーサをゲート電極の側面に形成した後の図６のＶＩＩ〜 ＶＩＩ線で示したＳＯＩ基板の切断面を示している。 図８は選択エピタキシーによりシリコンを析出し、ソース／ドレイン領域を形 成した後の図６のＶＩＩＩ〜ＶＩＩＩ線で示したＳＯＩ基板の切断面を示してい る。 図９は図６のＩＸ〜ＩＸ線で示したＳＯＩ基板の切断面を示している。 ＳＯＩ基板は支持部１、絶縁層２及び単結晶シリコン層３から成る。この支持 部１は例えば単結晶シリコンウェハから成る。絶縁層２は例えばＳｉＯ₂から成 り、例えば４００ｎｍの厚さを有する。単結晶シリコン層３は例えばｎドープさ れており、例えば６０ｎｍの厚さを有する。 単結晶シリコン層３上にゲート誘電体４を施す。ゲート誘電体４は例えば熱酸 化により例えば６ｎｍの層厚のＳｉＯ₂から構成される（図１参照）。 ゲート誘電体４上に第１の電極層５を析出する。第１の電極層５は例えばドー プされていないか又はドープされた非晶質又は多結晶のシリコンから成り２００ ｎｍの層厚に析出される。 第１の電極層５の表面に、単結晶シリコン層３内にＭＯＳトランジスタ用の能 動領域の配置を画成するフォトレジストマスク６を形成する。 例えばＣＨＦ₃／Ｏ₂及びＢＣＩ₂／ＨＣｌを用いる多段階の異方性エッチング プロセスを使用して第１の電極層５、ゲート誘電体４及び単結晶シリコン層３を パターニングする。その際それぞれＭＯＳトランジスタ用の能動領域を含む多重 層パターン７が形成される（図２参照）。ほぼ同形のエッジ被覆を有する誘電層 の全面的析出及び誘電層の異方性エッチバックにより多重層パターンの側面に第 １の絶縁スペーサ８を形成する。この第１の絶縁スペーサ８は例えばＳｉＯ₂又 はＳｉ₃Ｎ₄から形成される。 第１の絶縁スペーサ８は多重層パターン７をそれぞれ環状に囲む（図３の平面 図参照）。各多重層パターン７は支持部１に対しては絶縁層２により、また隣接 する多重層パターン７に対しては第１の絶縁スペーサ８により絶縁されている。 １の絶縁スペーサ８の外側の絶縁層２の表面は露出されている。 パターニングされた第１の電極層５がドープせずに析出された場合はこの層を 引続きドープする。ドーピングは例えば砒素の注入（５×１０¹⁵ｃｍ^-2、５０ｋ ｅＶ）により又は気相からの蒸着により行われる。 全面的に第２の電極層９を析出する。この第２の電極層９は例えばドープされ た非晶質又は多結晶シリコン、金属ケイ化物、例えば窒化チタンＴｉＮ又はタン グステンのような金属又はこれらの材料の組み合せから形成される。電極層は例 えば５０〜２００ｎｍの層厚に析出される（図４参照）。 第２の電極層上に例えばＴＥＯＳから成るカバー層１０を析出する。カバー層 １０は例えば２０ｎｍの厚さに形成される。 フォトレジストマスク１１を使用してカバー層１０、第２の電極層９及びパタ ーニングされた第１の電極層５をパターニングする（図５参照）。これは多段階 の異方性エッチングにより例えばＣＨＦ₃／Ｏ₂及びＢＣＩ₃／ＨＣｌで実施され る。その際第１の電極層５からゲート電極１２が形成される。第２の電極層９か らゲート電極１２を互いに接続するゲート線９’を形成する（図６の平面図参照 ）。ゲート線９’は能動領域の範囲で自己整合によりゲート電極１２と接続され ている。 ゲート電極１２及びカバー層１０の側面に第２の絶縁スペーサ１３を同形析出 及び引続いてのＴＥＯＳ−ＳｉＯ₂又はＳｉ₃Ｎ₄の異方性エッチバックにより形 成する。このスペーサのエッチング中にゲート電極１２の側方のゲート誘電体４ が除去され、能動領域内の単結晶シリコン層３の表面が露出される（図７参照） 。 選択エピタキシーにより単結晶シリコン層３の露出表面上にシリコン領域１４ を成長させる。選択エピタキシーは例えばＳｉＨＣｌ₃で行われる。シリコン領 域１４は第１の絶縁スペーサ８の高さと一致する厚さに成長させると有利である （図８参照）。 引続き公知の方法でイオン注入、フォト技術（詳細には記載せず）及び熱処理 によりＮＭＯＳトランジスタ又はＰＭＯＳトランジスタ用のｎ⁺ドープされたソ ース／ドレイン領域１５及びｐ⁺ドープされたソース／ドレイン領域１６を形成 する。 ソース／ドレイン領域１５、１６はそれぞれシリコン領域１４内にもそ の下にある単結晶シリコン層３の部分にも延びている。 この回路装置を完成するため引続きＢＰＳＧから成るパッシベーション層を析 出し、平坦化する。ソース／ドレイン領域１５、１６及びゲート電極１２に接触 孔をエッチングし、金属化部を設ける。この処理工程については詳細には記載し ない。 第２の電極層９からゲート線９’を形成する。ゲート線９’はＭＯＳトランジ スタ用の能動領域の外側の第１のスペーサ８及び絶縁層２の露出された表面上に 延びている。単結晶シリコン層３の表面が第１の絶縁スペーサ８で覆われている ので、こうしてＭＯＳトランジスタの側壁の制御は第２の電極層９により防止さ れる。時期尚早の酸化物の破壊を招きかねないＭＯＳトランジスタ用の能動領域 のエッジのゲート誘電体４の薄層化も能動的トランジスタパターンの側面の第１ の絶縁スペーサ８により同様に効果的に防止される（図９参照）。 或いは第１のスペーサ８の形成後例えばＳｉＯ₂から成る絶縁層の析出及びエ ッチバックにより隣接する多重層パターン７間の間隙を絶縁材で充填してもよい 。エッチバックの際に第１の電極層５の表面が露出され、パターンは平坦化され る。その後第２の電極層９を析出する。この場合ゲート線９’は充填された絶縁 材の上方に広がる。 本発明方法を付加的な電極層を設けるように変形してもよい。これは例えば第 ２の電極層の導電率を改善し或いはもう１つの接続面に属する第２の電極層の上 方の層であってもよいし、或いは第１の電極層と第２の電極層との間の層、例え ば浮遊ゲートを形成するための誘電層であってもよい。

Claims (1)

1. 【特許請求の範囲】 １． 少なくとも１つの単結晶シリコン層（３）及びその下に配設されている絶 縁層（２）を有するＳＯＩ基板の表面にゲート誘電体（４）を施し、 ゲート誘電体（４）上に第１の電極層（５）を施し、 第１の電極層（５）、ゲート誘電体（４）及び単結晶シリコン層（３）を第１ のマスク（６）を使用して、ＭＯＳトランジスタ用の能動領域を有する多重層パ ターン（７）を生じまたその周りに絶縁層（２）の表面を露出するようにパター ニングし、 多重層パターン（７）の側面に第１の絶縁スペーサ（８）を形成し、 第２のマスク（１１）を使用してパターニングされた第ｌの電極層（５）をゲ ート電極（１２）が生じるようにパターニングし、 能動領域内にソース／ドレイン領域（１５、１６）を形成する 少なくとも１個のＭＯＳトランジスタを有する集積回路装置の製造方法。 ２． 第１の絶縁スペーサ（８）の形成後全面的に第２の電極層（９）を施し、 第２の電極層（９）を第２のマスク（１１）を使用してゲート電極（１２）を 形成する際にパターニングする 請求項１記載の方法。 ３． ゲート電極（１２）の側面にソース／ドレイン領域（１５，１６）を形成 する前に第２の絶縁スペーサ（１３）を形成する請求項１又は２記載の方法。 ４． 第２の絶縁スペーサ（１３）の形成後シリコン層（３）の露出表面に選択 エピタキシーによりシリコン領域（１４）を成長させる請求項３記載の方法。 ５． 第１の電極層（５）、ゲート誘電体（４）及び単結晶シリコン層（３）か ら複数のＭＯＳトランジスタ用に複数の多重層パターン（７）を形成する請求項 １乃至４の１つに記載の方法。 ６． 多重層パターン（７）を形成後少なくとも１個のＭＯＳトランジスタ用の 多重層パターン（７）内にパターニングされた第１の電極層（５）を通常のＭＯ Ｓトランジスタとは異ならせてドープする請求項５記載の方法。 ７． 第２の電極層（９）を第２のマスク（１１）を使用して少なくとも２個の ＭＯＳトランジスタのゲート電極（１２）を互いに接続するゲート線面（９’） が生じるようにパターニングする請求項２と関連する請求項５又は６記載の方法 。 ８． 第１の電極層（５）がドープされていないか又はドープされた非晶質又は 単結晶シリコンから成り、 第２の電極層（９）が非晶質シリコン、多結晶シリコン、金属ケイ化物又は金 属の材料の少なくとも１つを含んでいる 請求項２乃至７の１つに記載の方法。