KR101158396B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR101158396B1
KR101158396B1 KR1020050036339A KR20050036339A KR101158396B1 KR 101158396 B1 KR101158396 B1 KR 101158396B1 KR 1020050036339 A KR1020050036339 A KR 1020050036339A KR 20050036339 A KR20050036339 A KR 20050036339A KR 101158396 B1 KR101158396 B1 KR 101158396B1
Authority
KR
South Korea
Prior art keywords
active region
region
dummy
pewell
forming
Prior art date
Application number
KR1020050036339A
Other languages
English (en)
Other versions
KR20060114407A (ko
Inventor
백성학
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050036339A priority Critical patent/KR101158396B1/ko
Publication of KR20060114407A publication Critical patent/KR20060114407A/ko
Application granted granted Critical
Publication of KR101158396B1 publication Critical patent/KR101158396B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 장치를 제조하는 데 있어서, 필연적으로 사용되는 더미패턴을 보다 효과적으로 사용하여 더미 패턴에 의해 생기는 기생캐패시터를 줄일 수 있는 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 소자분리막을 정의하는 단계; 상기 기판상에 더미 액티브 영역과 액티브 영역을 정의하는 단계; 상기 소자분리막이 정의된 영역에 STI 형태의 소자분리막을 형성하는 단계; 및 이온주입을 진행하여 상기 액티브 영역을 형성하는 단계를 포함하되, 상기 더미 액티브 영역에는 상기 이온이 주입되지 않도록 하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
반도체, 더미 패턴, 기생 캐패시턴스, 피웰, 앤웰.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도1 내지 도3은 종래기술에 의한 반도체 장치의 제조방법을 나타내는 블럭구성도.
도4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 블럭구성도.
도5a 와 도5b는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 제조방법을 나타내는 블럭구성도.
* 도면의 주요부분에 대한 부호의 설명 *
A, D : 액티브 패턴 B : 게이트 패턴
C,E,F : 더미 액티브 패턴
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 더미 패턴 제조방법에 관한 것이다.
반도체 장치의 로직 기술이 발달함으로서 점점 더 많은 소자를 집적시켜야 되고, 그로 인해 각 소자의 크기는 점점 더 작아지고 있다. 또한 소자와 소자간의 마진도 점점 더 작아지고 있다.
소자와 소자간의 마진을 확보하기 위해 소자분리막 공정시 STI 공법으로 진행하고, STI 형태의 소자분리막은 화학적기계적연마 공정을 이용하여 형성되는데 이 때 각 소자간의 공정 마진을 위해 소자가 없는 지역에 더미 액티브 패턴을 배치시키게 된다. 그러나 이 때 사용되는 더미 패턴 때문에, 후속공정시 발생되는 기생캐패시턴스가 소작의 고속 동작을 방해하고 있다.
도1 내지 도3은 종래기술에 의한 반도체 장치의 제조방법을 나타내는 블럭구성도이다.
도1에 도시된 바와 같이, 반도체 장치를 제조하는데 있어서, 소자가 배치되는 영역과 더미가 패치되는 영역 생기게 된다. 더미 패턴은 앤웰과 피웰에 각각 생기게 되는데, 더미 패턴은 전술한 바와 같이 소자분리막의 형성을 위해 배치시키는 것으로 액티브영역을 이용하게 된다.
도2에 도시된 바와 같이, 게이트 패턴을 형성하고, 도3에 도시된 바와 같이, 이온주입공정을 통해 피모스트랜지스터와 앤모스트랜지스터를 위한 정션영역을 형성하여, 피웰과 앤웰에 각각 모스트랜지스터를 완성한다. STI 소자분리막을 기판의 전 부분에 균일 하게 형성시키기 위해 더미 액티브패턴을 배치시킴으로서, 안정적으로 소자분리막을 형성할 수는 있으나, 더미 액티브 패턴으로 인해 기생 캐패시턴 스가 앤웰과 피웰에 각각 증가되어 문제가 되고 있다.
더미 액티브 패턴과 실제 모스트랜지스터의 정션영역과 동일하게 이온주입 공정이 진행되어 결국 이들 영역은 기생캐패시턴를 가지게 되는 것이다.
또한, 시모스 트랜지스터의 공정에서 STI 소자분리막을 형성시 발생되는 컴프레시브 스트레스로 인한 피모스트랜지스터와 앤모스트랜지스터의 특성이 많은 차이가 있는 것도 또한 문제가 된다.
본 발명은 반도체 장치를 제조하는 데 있어서, 필연적으로 사용되는 더미패턴을 보다 효과적으로 사용하여 더미 패턴에 의해 생기는 기생캐패시터를 줄일 수 있는 제조방법을 제공함을 목적으로 한다.
본 발명은 기판 상에 소자분리막을 정의하는 단계; 상기 기판상에 더미 액티브 영역과 액티브 영역을 정의하는 단계; 상기 소자분리막이 정의된 영역에 STI 형태의 소자분리막을 형성하는 단계; 및 이온주입을 진행하여 상기 액티브 영역을 형성하는 단계를 포함하되, 상기 더미 액티브 영역에는 상기 이온이 주입되지 않도록 하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명은 기판 상에 소자분리막을 정의하는 단계; 상기 기판상에 앤웰과 피웰을 형성하는 단계; 상기 앤웰과 피웰이 형성된 내에 각각 더미 액티브 영역과 액 티브 영역을 정의하는 단계; 상기 소자분리막이 정의된 영역에 STI 형태의 소자분리막을 형성하는 단계;이온주입을 진행하여 상기 앤웰과 피웰지역에 액티브 영역을 각각 형성하는 단계; 및 상기 앤웰의 더미 액티브 영역에 셀리사이드막을 형성하는 단계를 포함하되, 상기 피웰의 더미 액티브 패턴에는 상기 셀리사이드막이 형성되지 않도록 하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
또한 본 발명은 기판 상에 소자분리막을 정의하는 단계; 상기 기판상에 앤웰과 피웰을 형성하는 단계; 상기 앤웰과 피웰이 형성된 내에 각각 더미 액티브 영역과 액티브 영역을 정의하는 단계; 상기 소자분리막이 정의된 영역에 STI 형태의 소자분리막을 형성하는 단계; 및 이온주입을 진행하여 상기 앤웰과 피웰지역에 액티브 영역을 각각 형성하는 단계를 포함하며, 상기 앤웰 지역의 더미 액티브 영역은 상기 앤웰 지역의 액티브 영역과 최대한 가깝게 배치시키고, 상기 피웰 지역의 더미 액티브 영역은 상기 피웰지역의 액티브영역과 소정거리(상기 상기 앤웰 지역의 더미 액티브 영역과 액티브영역간의 거리)보다 더 떨어져 배치시는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치의 제조방법은 STI 소자분리막 형성후 액티브 영역을 형성할 때 후속 정션영역에서 실제 액티브 패턴에만 이온이 주입되고, 더미 액티브 영역에는 정션용 이온이 주입되지 않도록 공정을 진핸한다.
도4에서 결선이 있는 부분이 정션용 이온이 주입되고, 더미 액티브영역에는 이온이 주입되지 않는다.
따라서 더미 액티브영역에 의한 기생캐패시턴스가 높아지지 않아 반도체 장치가 동작할 때에 문제가 발생하지 않는다.
도5a 와 도5b는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 제조방법을 나타내는 블럭구성도이다.
도5a는 앤모스 트랜지스터를 형성하기 위한 실시예이며, 도5b는 피모스트랜지스터를 형성하기 위한 실시예이다.
앤모스 트랜지스터의 경우 더미 액티브 패턴에 셀리사이드를 인위적으로 방지시켜 컴프레시브 스트레스를 줄여주고, 피모스트랜지스터의 경우 셀리사이드를 인위적으로 형성시켜 컴프레시브 스트레스를 증가시켜 피모스 트랜지스터의 소자특성을 향상시킬 수 있게 된다.
종래에는 시모스 트랜지스터를 형성할 때에 STI 소자분리막을 형성시 발생되는 컴프레시브 스트레스(compressive stress)로 인한 피모스트랜지스터와 앤모스트랜지스터의 특성이 많은 차이가 있었다.
그러나, 본 실시예에 따른 시모스 트랜지스터의 제조방법은 도5a에 도시된 바와 같이 인위적으로 더미 액티브 패턴을 삽입하고, 액티브영역에서의 거리를 > 2um를 확보하며, STI 프로세스(코너 라운드링(cormer rounding) 및 HDP 갭필링 덴스피케이션(densificaion)시 발생되는 컴프레시브 스트레스를 줄여줄 수 있다.
또한 도5b에서와 같이, 인위적으로 액티브 패턴을 E와 F 처럼 액티브영역에서의 거리를 0.5um 간격으로 삽입하여 STI 프로세스시 발생되는 컴프레시브 스트레스를 크게 해줌으로서 피모스트랜지스터의 소자 퍼포먼스를 증가시킬 수 있게 된다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 STI 프로세스시 화학적기계적 연마 공정시 마진확보를 위해 삽입되는 더미 액티브 패턴을 이용하여 앤모스트랜지스터와 피모스트랜지스터에 가해지는 유효 스트레스를 고려하여 앤모스 트랜지스터에서는 더미 액티브 패턴은 실제 액티브영여과 충분한 거리를 두고 만들고, 피모스트랜지스터의 경우 거리를 최대한 줄여 컴프레스시브 스트레스를 이용한 피모스트랜지스터와 앤모스트랜지스터의 소자 특성을 향상시킬 수 있다.

Claims (3)

  1. 기판 상에 소자분리막을 정의하는 단계;
    상기 기판상에 더미 액티브 영역과 액티브 영역을 정의하는 단계;
    상기 소자분리막이 정의된 영역에 STI 형태의 소자분리막을 형성하는 단계; 및
    이온주입을 진행하여 상기 액티브 영역을 형성하는 단계를 포함하되, 상기 더미 액티브 영역에는 상기 이온이 주입되지 않도록 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 기판 상에 소자분리막을 정의하는 단계;
    상기 기판상에 앤웰과 피웰을 형성하는 단계;
    상기 앤웰과 피웰이 형성된 내에 각각 더미 액티브 영역과 액티브 영역을 정의하는 단계;
    상기 소자분리막이 정의된 영역에 STI 형태의 소자분리막을 형성하는 단계;
    이온주입을 진행하여 상기 앤웰과 피웰지역에 액티브 영역을 각각 형성하는 단계; 및
    상기 앤웰의 더미 액티브 영역에 셀리사이드막을 형성하는 단계를 포함하되, 상기 피웰의 더미 액티브 패턴에는 상기 셀리사이드막이 형성되지 않도록 하는 것 을 특징으로 하는 반도체 장치의 제조방법.
  3. 기판 상에 소자분리막을 정의하는 단계;
    상기 기판상에 앤웰과 피웰을 형성하는 단계;
    상기 앤웰과 피웰이 형성된 내에 각각 더미 액티브 영역과 액티브 영역을 정의하는 단계;
    상기 소자분리막이 정의된 영역에 STI 형태의 소자분리막을 형성하는 단계; 및
    이온주입을 진행하여 상기 앤웰과 피웰지역에 액티브 영역을 각각 형성하는 단계를 포함하며,
    상기 앤웰 지역의 더미 액티브 영역은 상기 앤웰 지역의 액티브 영역과 최대한 가깝게 배치시키고, 상기 피웰 지역의 더미 액티브 영역은 상기 피웰지역의 액티브영역과 소정거리(상기 상기 앤웰 지역의 더미 액티브 영역과 액티브영역간의 거리)보다 더 떨어져 배치시는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020050036339A 2005-04-29 2005-04-29 반도체 장치의 제조방법 KR101158396B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050036339A KR101158396B1 (ko) 2005-04-29 2005-04-29 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036339A KR101158396B1 (ko) 2005-04-29 2005-04-29 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20060114407A KR20060114407A (ko) 2006-11-06
KR101158396B1 true KR101158396B1 (ko) 2012-06-22

Family

ID=37652101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036339A KR101158396B1 (ko) 2005-04-29 2005-04-29 반도체 장치의 제조방법

Country Status (1)

Country Link
KR (1) KR101158396B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111969044B (zh) * 2020-08-31 2022-05-20 福建省晋华集成电路有限公司 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990066784A (ko) * 1998-01-14 1999-08-16 구본준 반도체소자의 마스크 및 그의 제작방법
KR20000000933A (ko) * 1998-06-05 2000-01-15 김영환 반도체 소자에서의 소자격리구조 및 그 격리방법
KR20040002218A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2004153091A (ja) * 2002-10-31 2004-05-27 Fujitsu Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990066784A (ko) * 1998-01-14 1999-08-16 구본준 반도체소자의 마스크 및 그의 제작방법
KR20000000933A (ko) * 1998-06-05 2000-01-15 김영환 반도체 소자에서의 소자격리구조 및 그 격리방법
KR20040002218A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2004153091A (ja) * 2002-10-31 2004-05-27 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
KR20060114407A (ko) 2006-11-06

Similar Documents

Publication Publication Date Title
KR101190444B1 (ko) 반도체 집적 회로의 제조 방법
US11138359B2 (en) Method of fabricating a semiconductor device
US7276746B1 (en) Metal-oxide-semiconductor varactors
US7410874B2 (en) Method of integrating triple gate oxide thickness
US8685816B2 (en) Methods of forming semiconductor devices by forming semiconductor channel region materials prior to forming isolation structures
US9224655B2 (en) Methods of removing gate cap layers in CMOS applications
KR101158396B1 (ko) 반도체 장치의 제조방법
JP2006319296A (ja) 半導体素子の素子分離膜およびその形成方法
US7052966B2 (en) Deep N wells in triple well structures and method for fabricating same
KR100791330B1 (ko) 다른 활성 영역 상의 포토 레지스트 층과 카본 함유층을동시에 제거하는 집적회로 트랜지스터의 형성 방법
US8304317B2 (en) Gate line edge roughness reduction by using 2P/2E process together with high temperature bake
KR100739246B1 (ko) 반도체 소자의 소스/드레인영역 형성방법
US8853051B2 (en) Methods of recessing an active region and STI structures in a common etch process
US20100163985A1 (en) Semiconductor and method for manufacturing the same
US9263441B2 (en) Implant for performance enhancement of selected transistors in an integrated circuit
KR100937665B1 (ko) 노어 플래쉬 메모리 제조방법
KR0150671B1 (ko) 주변회로영역과 셀영역이 서로다른 소자분리 구조를 갖는 반도체소자 제조방법
KR100598033B1 (ko) 반도체 소자의 듀얼 게이트 산화막 형성 방법
KR100680488B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100474505B1 (ko) 반도체소자의제조방법
KR100451469B1 (ko) 반도체 소자의 제조방법
US9761689B2 (en) Method of forming a semiconductor device and according semiconductor device
KR20040067015A (ko) 반도체소자의 이중 험프현상 개선방법 및 반도체소자
KR100780770B1 (ko) 리세스 게이트 구조를 갖는 반도체 소자의 제조방법
KR100673167B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 8