KR20000000933A - 반도체 소자에서의 소자격리구조 및 그 격리방법 - Google Patents

반도체 소자에서의 소자격리구조 및 그 격리방법 Download PDF

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Abstract

본 발명은 반도체 소자에서의 소자격리구조 및 그 격리방법에 관한 것으로, 복수의 더미액티브영역을 가지는 필드격리영역과 액티브영역이 정의된 반도체 기판과; 상기 각 영역들사이에 형성된 트렌치와; 상기 트렌치에 매립된 충전층과; 상기 충전층을 포함하는 상기 반도체 기판상에 형성된 게이트절연층과; 상기 게이트절연층상에 형성된 제 2 도전층으로 구성되고, 필드격리영역에 복수의 더미액티브영역을 형성함으로서 폭이 넓은 트렌치의 형성을 원천적으로 방지함으로서 에칭시 디싱현상이 발생하는 것을 방지하고, 필드격리영역의 더미액티브-게이트절연층-게이트절연층에 생성되는 기생커패시터의 용량을 최소화하며, 더미액티브패턴을 사용함으로서 격리공정을 단순화시키는 효과가 있다.

Description

반도체 소자에서의 소자격리구조 및 그 격리방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폭이 넓은 트렌치격리구조를 가지는 반도체 소자에 적당하도록 한 소자격리구조 및 그 격리방법에 관한 것이다.
도 1a 내지 도 1e 는 종래 반도체 소자에서의 소자격리방법을 설명하기 위한 것이다.
먼저, 도 1a 에 도시된 바와 같이, 소자형성영역(또는 액티브영역)(1a)과 필드격리영역(1b)이 정의된 반도체 기판(1)상에 제 1 실리콘절연층(2)과 다결정실리콘층(3)을 연속적으로 형성한 후 상기 필드격리영역(2)에 해당하는 상기 반도체 기판(1)의 상면이 노출되도록 상기 제 1 실리콘절연층(2)과 상기 다결정실리콘층(3)을 에칭하여 패터닝한다.
다음, 도 1b 에 도시된 바와 같이, 패턴된 상기 제 1 실리콘절연층(2)과 상기 다결정실리콘층(3)을 마스크로 노출된 상기 반도체 기판(1)을 선택적으로 에칭하여 폭이 넓은 다수개의 트렌치(4)를 형성한다.
다음, 도 1c 에 도시된 바와 같이, 상기 각 트렌치(4)와 상기 다결정실리콘층(3)의 표면을 열산화하여 그들 상면에 제 2 실리콘절연층(미도시)을 형성하고, 상기 각 트렌치(4)를 메우기 위해 상기 제 2 실리콘절연층 위에 제 3 실리콘절연층(충전층)(5)을 화학기상증착방법으로 형성한다. 이때, 상기 트렌치(4)와 대응하는 상기 충전층(5)의 표면은 움푹해진다.
다음, 도 1d 에 도시된 바와 같이, 상기 다수개의 트렌치(4)를 메우는 상기 충전층(5)을 서로 분리시키기 위해 상기 다결정실리콘층(3)의 상면이 노출될 때 까지 상기 충전층(5)을 화학적-기계적 연마 또는 에치백하여 제거한다.
그리고, 도 1e 에 도시된 바와 같이, 상기 트렌치(4)내에만 상기 충전층(5)이 남도록 상기 다결정실리콘(3)과 상기 제 1 실리콘절연층(2)을 차례로 제거한다.
상기한 바와 같은 종래 반도체 소자에서의 소자격리 및 그 격리방법은, 특히 폭이 넓은 트렌치의 경우에 있어서, 트렌치를 충분히 메우도록 그 위에 충전층을 증착한 후, 반도체 기판 표면의 평탄함을 유지하고자 상기 충전층을 에칭하면 트렌치에 대응하는 충전층이 움푹해지는 디싱현상이 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 트렌치가 형성되는 필드격리영역에 처음부터 더미액티브패턴을 형성하여 특히, 폭이 넓은 트렌치가 형성되는 것을 원천적으로 막는데 그 목적이 있다.
또한, 본 발명은 필드격리영역의 더미액티브라인과 액티브라인사이에 형성되는 기생커패시턴스의 크기를 기존의 필드격리영역의 기생커패시턴스의 크기에 가장 근접하도록 하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자에서의 소자격리구조는 복수의 더미액티브영역을 가지는 필드격리영역과 액티브영역이 정의된 반도체 기판과; 상기 각 영역들사이에 형성된 트렌치와; 상기 트렌치에 매립된 충전층과; 상기 충전층을 포함하는 상기 반도체 기판상에 형성된 게이트절연층과; 상기 게이트절연층상에 형성된 제 2 도전층으로 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자에서의 소자격리방법은 더미액티브영역을 가진 필드격리영역과 액티브영역이 정의된 반도체 기판상에 제 1 절연층과 제 1 도전층을 연속적으로 형성하는 공정과; 트렌치가 형성될 반도체 기판의 상면이 노출되도록 상기 제 1 절연층과 상기 제 1 도전층을 에칭하여 패터닝하는 공정과; 패턴된 상기 제 1 절연층과 상기 제 1 도전층을 마스크로 노출된 상기 반도체 기판을 에칭하여 다수개의 트렌치를 형성하는 공정과; 상기 트렌치을 메우기 위해 상기 트렌치을 포함한 상기 제 1 도전층상에 충전층을 형성하는 공정과; 상기 제 1 도전층의 상면이 노출될 때 까지 상기 충전층을 에칭하는 공정과; 상기 트렌치내에만 상기 충전층이 남도록 상기 제 1 절연층과 상기 제 1 도전층을 제거하는 공정; 상기 반도체 기판과 상기 트렌치의 충전층상에 게이트절연층을 형성하는 공정과; 상기 게이트절연층상에 제 2 도전층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c 는 종래 반도체 소자에서의 소자격리방법을 설명하기 위한 순차적인 횡단면도.
도 2 는 본 발명에 따른 반도체 소자에서의 소자격리구조의 평면도.
도 3 은 도 2 의 3-3′ 라인을 따라 자른 본 발명에 따른 소자격리구조의 횡단면도.
도 4a 내지 도 4e 는 본 발명에 따른 반도체 소자에서의 소자격리방법을 설명하기 위한 순차적인 횡단면도.
**도면의주요부분에대한부호설명**
10 : 반도체 기판 11 : 액티브영역
11a: 액티브패턴 12 : 필드격리영역
13 : 더미액티브영역 13a: 더미액티브패턴
20 : 제 1 절연층 30 : 제 1 도전층
40: 트렌치 50 : 충전층
60 : 제 2 절연층(게이트절연층) 70 : 제 2 도전층(게이트전극)
80 : 코발트살리사이드층
이하, 본 발명에 따른 반도체 소자에서의 소자격리구조 및 그 격리방법을 설명하기로 한다.
도 2 내지 도 3 에 도시된 바와 같이, 본 발명에 따른 반도체 소자에서의 소자격리구조를 설명하면 다음과 같다.
반도체 기판(10)은 액티브영역(11)과 필드격리영역(12)이 정의되어 있고, 상기 필드격리영역(12)은 다수개의 더미액티브영역(13)을 포함하고 있으며, 상기 각 영역들(11)(12)(13)사이의 상기 반도체 기판(10)내에 다수개의 트렌치(40)가 형성되어 있다. 상기 트렌치(40)는 충전물질(50)로 메워져 있고, 상기 충진물질(50)과 상기 각 영역들(11)(12)(13)의 상면에 게이트절연층(60)이 형성되어 있으며, 상기 게이트절연층상에 게이트전극(70)이 형성되어 있다.
상기 게이트전극(70)은 불순물이 도핑되지 않은(un-doped) 다결정실리콘층이거나, 상기 액티브영역(11)에 대응되는 부분이 동일한 또는 서로 다른 불순물이 차별적으로 도핑된(doped) 다결정실리콘층(71)을 포함한다.
상기 도 3에서 미설명 부호 80 은 코발트살리사이드층을 가리킨다.
도 4a 내지 도 4e 는 본 발명에 따른 반도체 소자에서의 소자격리방법을 도시한 것이다.
먼저, 도 4a 에 도시된 바와 같이, 소자형성영역(액티브영역)(11)과 필드격리영역(더미액티브영역(13)을 포함하는)(12)이 정의된 반도체 기판(10)상에 상기 액티브영역(11)과 더미액티브영역(13)을 제외한 상기 필드격리영역(12)이 노출되도록 제 1 절연층(20)과 제 1 도전층(30)을 연속적으로 형성한 후, 이를 에칭하여 패터닝하고, 상기 패턴된 제 1 절연층(20)과 제 1 도전층(30)을 마스크로 상기 노출된 반도체 기판(10)을 선택적으로 에칭하여 다수개의 트렌치(40)를 형성하고, 상기 트렌치(40)를 메우기 위해 상기 각 트렌치(40) 내부와 상기 제 1 도전층(30) 위에 충전층(50)을 화학기상증착방법으로 형성한다. 상기 충전층(50)은 실리콘산화층, 비피에스지(BPSG:Boron Phosphorous Silicate Glass), 비에스지(BSG: BoroSilicate Glass), 피에스지(PSG:PhosphoSilica Glass) 또는 그 조합 중 어느 하나로 형성된다.
여기에서, 상기 필드격리영역(12)의 더미액티브영역(13)은 폭이 넓은 트렌치(40)의 형성을 원천적으로 방지하는 역할을 하고, 이때, 실제액티브층영역(maximum active layer)을 A, 최소액티브층폭(minimum active width) B 라 하면, 상기 A, B 의 크기에 따라 상기 더미액티브영역(13)과 필드격리영역(12)의 비율이 결정된다. 부가적으로, 2A 는 디싱이 발생하지 않는 최대액티브스페이스(maximum active space)를 가리킨다.
다음, 도 4b 에 도시된 바와 같이, 상기 제 1 도전층(30)의 상면이 노출될 때 까지 상기 충전층(50)을 화학적-기계적 연마 또는 에치백한다.
다음, 도 4c 에 도시된 바와 같이, 상기 각 트렌치(40) 내부에만 상기 충전층(50)이 남도록 상기 제 1 도전층(30)과 제 1 절연층(20)을 차례로 제거함으로서 노출된 상기 반도체 기판(10)의 표면이 상기 트렌치(40)의 상면과 더불어 평탄하게 유지된다. 이후, 상기 반도체 기판(10)과 상기 트렌치(40)의 충전층(50)상에 제 2 절연층(60)(게이트절연층)을 형성하고, 상기 게이트절연층상에 제 2 도전층(70)을 형성한다. 상기 제 2 도전층(70)으로는 불순물이 도핑되지 않은 다결정실리콘층을 사용한다.
다음, 도 4d 에 도시된 바와 같이, 상기 반도체 기판(10)의 액티브영역(11)에 상응하는 상기 제 2 도전층(70)에 N형 또는 P형의 불순물이 이온주입방법에 의해 차별적으로 도핑된 게이트전극(71)을 형성한다.
그리고, 도 4e 에 도시된 바와 같이, 상기 게이트전극(71)을 포함한 상기 제 2 도전층(70)상에 코발트를 화학기상증착방법으로 형성한 후 열처리하여 코발트살리사이드(80)층을 형성함으로서 본 발명에 따른 반도체 소자에서의 소자격리방법이 완료된다.
상기한 바와 같은 반도체 소자에서의 소자격리 및 그 격리방법에서, 제 2 절연층불순물이 도핑되지 않은 다결정실리콘층을 형성하는 이유는 필드격리영역에서의 게이트라인과 액티브라인 사이에 형성되는 기생커패시터로 인하여 회로의 스피드가 저하됨을 막기 위해서이다.
그러나, 불순물이 도핑되지 않은 다결정실리콘을 사용하여도 기존의 필드격리영역의 기생커패시터보다 여전히 크므로, 불순물이 도핑되지 않은 다결정실리콘영역의 크기를 최소로 하기 위해 더미액티브영역의 사이사이에 필드격리영역이 생기도록 하는 것이 바람직하다.
만일, 다결정실리콘층(제 2 절연층)의 두께를 2000Å, 트렌치의 깊이를 3000Å, 그리고 게이트산화층(제 2 절연층)의 두께를 50Å이라고 가정한다면, 아래의 3 가지 경우에 대한 기생커패시터(parasitic capacitor)를 계산하면 다음과 같다.
첫째, 더미액티브와 불순물이 도핑된 다결정실리콘을 사용한 경우는 아래의 수학식 1과 같다.
=6.91e-7F/cm2=6.91fF/um2
둘째, 더미액티브와 불순물이 도핑되지 않은 다결정실리콘을 사용한 경우는 아래의 수학식 2와 같다.
=5.22e-8F/cm2=0.522fF/um2
셋째, 더미액티브와 불순물이 도핑되지 않은 다결정실리콘을 사용하고, 필드격리영역에 더미액티브와 필드를 1 : 8 의 비율(고온저압화학기상증착방법으로 증착되는 산화층을 충진물질로 사용하는 0.25μ 생산기술의 경우)로 한 경우는 아래의 수학식 3과 같다.
=1.60e-8F/cm2=0.160fF/um2
따라서, 본 발명은 필드격리영역에 복수의 더미액티브영역을 형성함으로서 폭이 넓은 트렌치의 형성을 원천적으로 방지함으로서 에칭시 디싱현상이 발생하는 것을 방지하는 효과가 있다.
또한, 필드격리영역의 더미액티브-게이트절연층-게이트절연층에 생성되는 기생커패시터의 용량을 최소화하는 효과가 있다.
또한, 더미액티브패턴을 사용함으로서 격리공정을 단순화시키는 효과가 있다.

Claims (5)

  1. 복수의 더미액티브영역(13)을 가지는 필드격리영역(12)과 액티브영역(11)이 정의된 반도체 기판(10)과;
    상기 각 영역사이에 형성된 다수개의 트렌치(40)와;
    상기 트렌치(40)에 매립된 충전층(50)으로 구성된 것을 특징으로 하는 반도체 소자에서의 소자격리구조.
  2. 복수의 더미액티브영역(13)을 가지는 필드격리영역(12)과 액티브영역(11)이 정의된 반도체 기판(10)과;
    상기 각 영역들사이에 형성된 트렌치(40)와;
    상기 트렌치(40)에 매립된 충전층(50)과;
    상기 충전층(50)을 포함하는 상기 반도체 기판(10)상에 형성된 게이트절연층(60)과;
    상기 게이트절연층(60)상에 형성된 제 2 도전층(70)으로 구성된 것을 특징으로 하는 반도체 소자에서의 소자격리구조.
  3. 더미액티브영역(13)을 가진 필드격리영역(12)과 액티브영역(11)이 정의된 반도체 기판(10)상에 제 1 절연층(20)과 제 1 도전층(30)을 연속적으로 형성하는 공정과;
    트렌치(40)가 형성될 반도체 기판(10)의 상면이 노출되도록 상기 제 1 절연층(20)과 상기 제 1 도전층(30)을 에칭하여 패터닝하는 공정과;
    패턴된 상기 제 1 절연층(20)과 상기 제 1 도전층(30)을 마스크로 노출된 상기 반도체 기판(10)을 에칭하여 다수개의 트렌치(40)를 형성하는 공정과;
    상기 트렌치(40)을 메우기 위해 상기 트렌치(40)을 포함한 상기 제 1 도전층(30)상에 충전층(50)을 형성하는 공정과;
    상기 제 1 도전층(30)의 상면이 노출될 때 까지 상기 충전층(50)을 에칭하는 공정과;
    상기 트렌치(40)내에만 상기 충전층(50)이 남도록 상기 제 1 절연층(20)과 상기 제 1 도전층(30)을 제거하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자에서의 소자격리방법.
  4. 더미액티브영역(13)을 가진 필드격리영역(12)과 액티브영역(11)이 정의된 반도체 기판(10)상에 제 1 절연층(20)과 제 1 도전층(30)을 연속적으로 형성하는 공정과;
    트렌치(40)가 형성될 반도체 기판(10)의 상면이 노출되도록 상기 제 1 절연층(20)과 상기 제 1 도전층(30)을 에칭하여 패터닝하는 공정과;
    패턴된 상기 제 1 절연층(20)과 상기 제 1 도전층(30)을 마스크로 노출된 상기 반도체 기판(10)을 에칭하여 다수개의 트렌치(40)를 형성하는 공정과;
    상기 트렌치(40)을 메우기 위해 상기 트렌치(40)을 포함한 상기 제 1 도전층(30)상에 충전층(50)을 형성하는 공정과;
    상기 제 1 도전층(30)의 상면이 노출될 때 까지 상기 충전층(50)을 에칭하는 공정과;
    상기 트렌치(40)내에만 상기 충전층(50)이 남도록 상기 제 1 절연층(20)과 상기 제 1 도전층(30)을 제거하는 공정;
    상기 반도체 기판(10)과 상기 트렌치(40)의 충전층(50)상에 게이트절연층(60)을 형성하는 공정과;
    상기 게이트절연층(60)상에 제 2 도전층(70)을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자에서의 소자격리방법.
  5. 제 4 항에 있어서, 상기 제 2 도전층(70)은 불순물을 함유하지 않는 순수한 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체 소자에서의 소자격리방법.
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