KR100379515B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성 및 수율을 향상하도록 한 반도체 소자의 제조방법에 관한 것으로서, 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역이 노출되도록 콘택홀을 갖는 제 1 산화막을 형성하는 단계와, 상기 콘택홀 내에 랜딩 플러그를 형성하는 단계와, 상기 랜딩 플러그를 포함한 전면에 제 2 산화막을 형성하는 단계와, 상기 제 2 산화막상의 일정영역에 비트 라인 및 제 3 산화막을 형성하는 단계와, 상기 반도체 기판의 전면에 질화막을 형성한 후 이방성 식각하여 상기 비트 라인 및 제 3 산화막의 양측면에 제 1 스페이서를 형성하는 단계와, 상기 반도체 기판의 전면에 산화막을 형성한 후 이방성 식각하여 상기 제 1 스페이서의 양측면에 제 2 스페이서를 형성하는 단계와, 상기 제 1, 제 2 스페이서 사이의 랜딩 플러그상에 스토리지 전극 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 제품의 신뢰성을 향상시키고 수율을 높이는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래의 PPP(Pre Poly Plug) 구조를 갖는 반도체 소자를 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 필드 영역과 액티브 영역으로 정의된 반도체 기판(11)의 필드 영역에 형성되는 소자 격리막(12)과, 상기 소자 격리막(12)상에 형성되는 제 1 산화막(13)과, 상기 제 1 산화막(13) 사이의 액티브 영역상에 형성되는 랜딩 플러그(14)와, 상기 제 1 산화막(13) 및 그에 인접한 랜딩 플러그(14)상에 형성되는 제 2 산화막(15)과, 상기 제 2 산화막(15)상의 일정영역에 차례로 적층되어 형성되는 금속 베리어막(16), 비트 라인(17), 질화막(18), 제 3 산화막(19)과, 상기 결과물의 양측면 및 제 2 산화막(15)상에 제 2 산화막(15)보다 넓게 형성되는 제 1 비트라인 스페이서(20)(이하, 제 1 스페이서라고 한다)와, 상기 제 1 비트라인 스페이서(20) 양측면 및 그 위에 형성되는 제 2 비트라인 스페이서(21)(이하, 제 2 스페이서라 한다)와, 상기 제 1, 2 스페이서(20,21) 사이의 랜딩 플러그(14) 상에 형성되는 스토리지 전극 플러그(22)를 포함하여 구성된다.
여기서 상기 비트 라인(17)은 텅스텐 등의 금속으로 형성되어 있고, 상기 제 1 스페이서(20)는 상기 비트 라인(17)의 산화되는 것을 방지하기 위하여 질화막을 이용하여 형성하고, 상기 제 2 스페이서(21)는 실리콘 산화막을 이용하여 형성한다.
그런데 상기 제 1, 2 스페이서(20,21)를 형성하는 이유는 상기 비트 라인(17)이 열화되는 것을 방지하고, 상기 스토리지 전극 플러그(22) 형성시 선택비를 증가시키기 위해서이다.
한편, 상기 제 1, 제 2 스페이서(20,21) 및 스토리지 전극 플러그(22)의 제조방법을 설명하면 다음과 같다.
먼저, 상기 비트 라인(17) 및 제 3 산화막(19)이 형성된 반도체 기판(11)의 전면에 질화막 및 산화막을 차례로 증착한 후, 상기 산화막과 질화막을 동시에 이방성 식각하여 제 1, 제 2 스페이서(20,21)를 형성한다.
이어, 상기 제 1, 제 2 스페이서(20,21)를 형성한 후, 상기 반도체 기판(11)상에 잔류한 산화막 및 에칭 공정 등에서 발생되는 폴리머를 제거하기 위해 불산을 포함한 용액에서 세정 공정을 실시한다.
여기서 상기 세정 공정시 제 1 스페이서(20)는 식각되지 않고 제 2 스페이서(21)만 부분적으로 식각되는 현상이 발생한다.
즉, 상기 제 1 스페이서(20) 아래의 틈새로 세정액이 침투하여 상기 제 1 스페이서(20) 아래가 네가티브한 모양을 가지게 된다.
그리고 상기 제 1, 제 2 스페이서(20,21)를 포함한 전면에 불순물이 함유된 폴리 실리콘막을 증착하고 이를 식각하여 스토리지 전극 플러그(22)를 형성한다.
그러나 상기와 같은 종래의 반도체 소자 및 그 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 세정 공정시 제 1 스페이서 아래로 세정액이 침투하여 제 1 스페이서 아래가 네가티브한 모양을 가짐으로써 스토리지 전극 플러그를 형성하는 공정에서 제 1 스페이서 아래에 불순물이 포함된 실리콘막이 증착되고 이를 식각하여 스토리지 전극 플러그를 형성하는 식각 공정에서 제 1 스페이서 아래의 실리콘막이 식각되지 않아 스토리지 전극 플러그 사이에 전기적인 절연이 어려워져서 소자의 불량이 유발된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 스토리지 전극 플러그간에 절연을 확실하게 하여 소자의 신뢰성 및 수율을 향상하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 PPP 구조를 갖는 반도체 소자를 나타낸 구조단면도
도 2는 본 발명에 의한 PPP 구조를 갖는 반도체 소자를 나타낸 구조단면도
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : 제 1 산화막 34 : 랜딩 플러그
35 : 제 2 산화막 36 : 금속 베리어막
37 : 비트 라인 38 : 질화막
39 : 제 3 산화막 40 : 제 1 비트라인 스페이서
41 : 제 2 비트라인 스페이서 42 : 스토리지 전극 플러그
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역이 노출되도록 콘택홀을 갖는 제 1 산화막을 형성하는 단계와, 상기 콘택홀 내에 랜딩 플러그를 형성하는 단계와, 상기 랜딩 플러그를 포함한 전면에 제 2 산화막을 형성하는 단계와, 상기 제 2 산화막상의 일정영역에 비트 라인 및 제 3 산화막을 형성하는 단계와, 상기 반도체 기판의 전면에 질화막을 형성한 후 이방성 식각하여 상기 비트 라인 및 제 3 산화막의 양측면에 제 1 스페이서를 형성하는 단계와, 상기 반도체 기판의 전면에 산화막을 형성한 후 이방성 식각하여 상기 제 1 스페이서의 양측면에 제 2 스페이서를 형성하는 단계와, 상기 제 1, 제 2 스페이서 사이의 랜딩 플러그상에 스토리지 전극 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 PPP 구조를 갖는 반도체 소자를 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 필드 영역과 액티브 영역으로 정의된 반도체 기판(31)의 필드 영역에 형성되는 소자 격리막(32)과, 상기 소자 격리막(32)상에 형성되는 제 1 산화막(33)과, 상기 제 1 산화막(33) 사이의 액티브 영역상에 형성되는 랜딩 플러그(34)와, 상기 제 1 산화막(33) 및 그에 인접한 랜딩 플러그(34)상에 형성되는 제 2 산화막(35)과, 상기 제 2 산화막(35)상의 일정영역에 차례로 적층되어 형성되는 금속 베리어막(36), 비트 라인(37), 질화막(38), 제 3 산화막(39)과, 상기 결과물의 양측면에 형성되는 제 1 비트라인 스페이서(40)(이하, 제 1 스페이서라고 한다)와, 상기 제 1 비트라인 스페이서(40)의 양측면 및 제 2 산화막(35)상에 형성되는 제 2 비트라인 스페이서(41)(이하, 제 2 스페이서라 한다)와, 상기 제 1, 2 스페이서(40,41) 사이의 랜딩 플러그(34) 상에 형성되는 스토리지 전극 플러그(42)를 포함하여 구성된다.
여기서 상기 비트 라인(37)은 텅스텐 등의 금속으로 형성되어 있고, 상기 제 1 스페이서(40)는 상기 비트 라인(37)의 산화되는 것을 방지하기 위하여 질화막을 이용하여 형성하고, 상기 제 2 스페이서(41)는 실리콘 산화막을 이용하여 형성한다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(31)의 필드 영역에 소자 격리막(32)을 형성하고, 상기 소자 격리막(32)을 포함한 반도체 기판(31)의 전면에 제 1 산화막(33)을 형성한다.
이어, 포토 및 식각공정을 통해 상기 반도체 기판(31)의 액티브 영역이 노출되도록 상기 제 1 산화막(33)을 선택적으로 제거하여 콘택홀을 형성한다.
그리고 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리 실리콘막을 형성한 후, 전면에 평탄화 공정을 실시하여 상기 콘택홀 내부에 랜딩 플러그(34)를 형성한다.
도 3b에 도시한 바와 같이, 상기 랜딩 플러그(34)가 형성된 반도체 기판(31)의 전면에 제 2 산화막(35)을 형성하고, 상기 제 2 산화막(35)상에 금속 베리어막(36), 비트 라인용 텅스텐막, 질화막(38), 제 3 산화막(39)을 차례로 형성한다.
이어, 포토 및 식각공정을 통해 상기 제 3 산화막(39), 질화막(38), 텅스텐막, 금속 베리어막(36)을 선택적으로 제거하여 비트 라인(37)을 형성한다.
도 3c에 도시한 바와 같이, 상기 비트 라인(37)의 산화를 방지하기 위하여 반도체 기판(31)의 전면에 질화막을 형성한 후, 이방성 식각하여 제 3 산화막(39), 질화막(38), 비트 라인(37), 금속 베리어막(36)의 양측면에 제 1 스페이서(40)를 형성한다.
도 3d에 도시한 바와 같이, 상기 제 1 스페이서(40)를 포함한 반도체 기판(31)의 전면에 산화막을 형성한 후, 이방성 식각하여 제 1 스페이서(40)의 양측면에 제 2 스페이서(41)를 형성한다.
한편, 상기 제 2 스페이서(41)를 형성하기 위한 이방성 식각시 제 2 산화막(35)도 함께 제거된 상기 랜딩 플러그(34)의 표면이 노출된다.
이어, 상기 제 1, 제 2 스페이서(40,41)를 형성한 후, 상기 반도체 기판(31)상에 잔류한 산화막 및 에칭 공정 등에서 발생되는 폴리머를 제거하기 위해 불산을 포함한 용액에서 세정 공정을 실시한다.
그리고 상기 제 1, 제 2 스페이서(40,41)를 포함한 전면에 불순물이 함유된 폴리 실리콘막을 증착하고 이를 식각하여 스토리지 전극 플러그(42)를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 제 1 스페이서 아래에 네가티브한 모양이 없기 때문에 스토리지 전극 플러그를 형성하는 식각공정에서 스토리지 전극 플러그 사이를 제 2 스페이서를 통해 완전히 절연할 수 있어 소자의 신뢰성을 향상함과 동시에 수율을 향상시킬 수 있다.
Claims (6)
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- 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계;상기 반도체 기판의 액티브 영역이 노출되도록 콘택홀을 갖는 제 1 산화막을 형성하는 단계;상기 콘택홀 내에 랜딩 플러그를 형성하는 단계;상기 랜딩 플러그를 포함한 전면에 제 2 산화막을 형성하는 단계;상기 제 2 산화막상의 일정영역에 비트 라인 및 제 3 산화막을 형성하는 단계;상기 반도체 기판의 전면에 질화막을 형성한 후 이방성 식각하여 상기 비트 라인 및 제 3 산화막의 양측면에 제 1 스페이서를 형성하는 단계;상기 반도체 기판의 전면에 산화막을 형성한 후 이방성 식각하여 상기 제 1 스페이서의 양측면에 제 2 스페이서를 형성하는 단계;상기 제 1, 제 2 스페이서 사이의 랜딩 플러그상에 스토리지 전극 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 2 스페이서 형성시 제 2 산화막도 선택적으로 제거되어 랜딩 플러그의 표면을 노출시키는 것을 특징으로 하는 반도체 소자의 제조방법.
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