KR100379523B1 - 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 콘택 홀을 깊게 형성하여 더 큰 용량을 갖는 커패시터 제조 방법에 관한 것으로, 반도체 기판위에 게이트 절연막, 게이트 전극 및 상기 게이트 전극 양측의 반도체 기판에 불순물 영역을 구비한 트랜지스터를 형성하는 공정과, 전면에 평탄화용 제 1 절연막을 증착하고 상기 불순물 영역이 노출되도록 스토리지 노드 콘택 홀을 형성하는 공정과, 상기 스토리지 노드 콘택 홀에 스토리지 콘택 플러그를 형성하는 공정과, 전면에 제 2 절연막과 제 3 절연막을 차례로 증착하고 상기 스토리지 콘택 플러그가 노출되도록 상기 제 2, 제 3 절연막을 선택적으로 제거하여 홀을 형성하는 공정과, 상기 홀을 포함한 전면에 비정질 실리콘을 증착하는 공정과, 상기 홀 내에 SOG을 형성하는 공정과, 상기 SOG를 마스크로 하여 상기 제 3 절연막의 표면위에 형성된 비정질 실리콘을 선택적으로 제거하는 공정과, 상기 제 3 절연막 및 SOG을 제거하고 상기 비정질 실리콘을 결정화하여 표면이 울퉁불퉁한 스토리지 커패시터의 하부 전극을 형성하는 공정을 포함하여 이루어짐에 그 특징이 있다.

Description

커패시터 제조 방법{Method for forming capacitor}

본 발명은 반도체 메모리 소자(DRAM)의 제조 방법에 관한 것으로, 특히 콘택 홀을 깊게 형성하여 더 큰 용량을 갖도록한 커패시터 제조 방법에 관한 것이다.

반도체 메모리 소자가 고집적화 되어 감에 따라 단위 셀이 차지하는 면적이감소해야하므로 동일 면적에서 커패시터의 용량을 증가시킬 수 있는 방법들이 많이 연구 개발되고 있는 실정이다.

종래의 DRAM 커패시터의 하부 전극 형성 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1a 내지 1f는 종래의 커패시터 하부 전극 공정 단면도이다.

도 1a와 같이, 반도체 기판(1)에 게이트 절연막(2), 게이트 전극(3), 상기 게이트 전극(3)을 전기적으로 격리시키기 위한 캡/측벽 절연막(4) 및 상기 게이트 전극(3) 양측의 반도체 기판(1)에 형성되는 불순물 영역(5)을 구비한 트랜지스터를 형성한다. 그리고 전면에 평탄화용 절연막(6)을 증착하고 상기 불순물 영역(5)이 노출되도록 상기 평탄화용 절연막(6)을 선택적으로 제거하여 제 1 스토리지 노드 콘택 홀을 형성한다. 그리고 상기 제 1 스토리지 노드 콘택 홀이 채워지도록 전면에 폴리실리콘을 증착하고 상기 평탄화용 절연막(6)의 표면이 노출되도록 상기 폴리실리콘을 에치백하여 제 1 스토리지 콘택 플러그(7)를 형성한다. 계속해서, 전면에 절연막(8)을 두껍게 증착하고 상기 제 1 스토리지 콘택 플러그(7)가 노출되도록 상기 절연막(8)을 선택적으로 제거하여 제 2 스토리지 노드 콘택 홀을 형성한 다음, 상기 제 2 스토리지 노드 콘택 홀에 채워지도록 전면에 폴리실리콘을 증착하고 상기 절연막(8)의 표면이 노출되도록 상기 폴리실리콘을 에치백하여 제 2 스토리지 콘택 플러그(9)을 형성한다. 전면에 에치 스토퍼용 질화막(10)을 증착하고 상기 질화막(10)위에 TEOS(11)을 증착한다.

도 1b와 같이, 상기 제 2 스토리지 콘택 플러그(9)가 형성된 부분의TEOS(11)막과 상기 질화막(10)을 제거하여 홀을 형성한다. 이 때 홀의 폭은 상기 제 2 스토리지 콘택 플러그(9)의 폭보다 더 넓게 형성한다.

도 1c와 같이, 상기 기판 전면에 비정질 실리콘(12)을 증착한다. 이 때 비정질 실리콘(12)은 상기 TEOS(11)의 표면 및 홀의 측면 및 바닥면에 균일한 두께로 증착되도록 한다.

도 1d와 같이, 상기 홀내에 채워지도록 전면에 SOG(13)을 두껍게 증착하고 상기 홀내에 상기 홀의 높이보다 더 낮게 남도록 상기 SOG(13)을 에치백한다.

도 1e와 같이, 상기 SOG(13)을 마스크로 이용하여 상기 비정질 실리콘(12)을 에치백한다.

도 1f와 같이, 상기 SOG(13) 및 TEOS(11)을 모두 제거하고 상기 비정질 실리콘(12)을 결정화하여 표면이 울퉁불퉁한 SEAS(12a)를 형성하여 스토리지 커패시터의 하부 전극을 형성한다.

그러나 이상에서 설명한 바와 같은 본 발명의 메모리 소자의 스토리지 커패시터 하부 전극 형성 방법에 있어서는 다음과 같은 문제점이 있었다.

첫째, 두 번의 콘택 홀 형성 공정과 하부 전극을 형성하기 위한 홀을 형성하여 하부 전극을 형성하므로 제 2 스토리지 노드 콘택 홀 형성 시 절연막의 두께가 두껍기 때문에 콘택 홀의 사이즈가 작아지거나 에치 스톱이 발생할 가능성이 커진다.

둘째, 불연속적인 여러 번의 콘택 공정이 요구되므로 공정이 복잡하고 콘택저항에 신뢰성이 저하된다.

셋째, 상기 커패시터 하부 전극이 상기 제 2 스토리지 콘택 플러그위에 올리는 형태이기 때문에 식각량이 부족하거나 세정 후 건조 공정 등에서 물리적인 힘(예를 들면 원심력)이 가해지면 쉽게 떨어져 나가는 현상을 갖는다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 제 2 스토리지 콘택 플러그를 형성하기 않고 기 부분에 커패시터 하부 전극을 형성하여 공정을 단순화시키고 커패시터 용량을 늘리는데 그 목적이 있다.

도 1a 내지 1f는 종래의 DRAM 커패시터의 하부전극 공정 단면도

도 2a 내지 2i는 본 발명에 따른 DRAM 커패시터의 하부전극 공정 단면도

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기판 2 : 게이트 절연막

3 : 게이트 전극 4 : 캡 및 측벽 절연막

5 : 불순물 영역 6, 8 : 절연막

7 : 스토리지 콘택 플러그 10 : 질화막

11 : TEOS 12 : 비정질 실리콘

12a : SEAS 13 : SOG

14 : 홀

이와 같은 목적을 달성하기 위한 본 발명의 커패시터 제조 방법은, 반도체 기판위에 게이트 절연막, 게이트 전극 및 상기 게이트 전극 양측의 반도체 기판에 불순물 영역을 구비한 트랜지스터를 형성하는 공정과, 전면에 평탄화용 제 1 절연막을 증착하고 상기 불순물 영역이 노출되도록 스토리지 노드 콘택 홀을 형성하는 공정과, 상기 스토리지 노드 콘택 홀에 스토리지 콘택 플러그를 형성하는 공정과, 전면에 제 2 절연막과 제 3 절연막을 차례로 증착하고 상기 스토리지 콘택 플러그가 노출되도록 상기 제 2, 제 3 절연막을 선택적으로 제거하여 홀을 형성하는 공정과, 상기 홀을 포함한 전면에 비정질 실리콘을 증착하는 공정과, 상기 홀 내에 SOG을 형성하는 공정과, 상기 SOG를 마스크로 하여 상기 제 3 절연막의 표면위에 형성된 비정질 실리콘을 선택적으로 제거하는 공정과, 상기 제 3 절연막 및 SOG을 제거하고 상기 비정질 실리콘을 결정화하여 표면이 울퉁불퉁한 스토리지 커패시터의 하부 전극을 형성하는 공정을 포함하여 이루어짐에 그 특징이 있다.

이와 같은 특징을 갖는 본 발명의 커패시터 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 2a 내지 2f는 본 발명에 따른 커패시터 제조 공정 단면도이다.

도 2a와 같이, 반도체 기판(1)에 게이트 절연막(2), 게이트 전극(3), 상기 게이트 전극(3)을 전기적으로 격리시키기 위한 캡/측벽 절연막(4) 및 상기 게이트 전극(3) 양측의 반도체 기판(1)에 형성되는 불순물 영역(5)을 구비한 트랜지스터를 형성한다. 그리고 전면에 평탄화용 절연막(6)을 증착하고 상기 불순물 영역(5)이 노출되도록 상기 평탄화용 절연막(6)을 선택적으로 제거하여 스토리지 노드 콘택 홀을 형성한다. 그리고 상기 스토리지 노드 콘택 홀이 채워지도록 전면에 폴리 실리콘을 증착하고 상기 평탄화용 절연막(6)의 표면이 노출되도록 상기 폴리 실리콘을 에치백하여 스토리지 콘택 플러그(7)를 형성한다. 계속해서, 전면에 절연막(8)을 두껍게 증착하고 전면에 에치 스토퍼용 질화막(10) 및 상기 질화막(10)위에 TEOS(11)을 차례로 증착한다.

도 2b와 같이, 상기 스토리지 콘택 플러그(7)가 형성된 부분의 TEOS(11), 상기 질화막(10) 및 상기 절연막(8)을 선택적으로 제거하여 상기 스토리지 콘택 플러그(7)가 노출되도록 홀(14)을 형성한다. 이 때 홀(14)의 폭은 상기 스토리지 콘택 플러그(7)의 폭보다 더 넓게 할 수도 있고 좁게 할 수도 있다.

도 2c와 같이, 상기 기판 전면에 비정질 실리콘(12)을 증착한다. 이 때 비정질 실리콘(12)은 상기 TEOS(11)의 표면 및 홀의 측면 및 바닥면에 균일한 두께로 증착되도록 한다.

도 2d와 같이, 상기 홀(14)내에 채워지도록 전면에 SOG(13)을 두껍게 증착한다.

도 2e와 같이, 상기 홀(14)내에 상기 홀(14)의 높이보다 더 낮게 남도록 상기 SOG(13)을 에치백한다.

도 2f와 같이, 상기 SOG(13)을 마스크로 이용하여 에칙백하거나 드라인딩하여 상기 TEOS(11)의 표면위에 형성된 상기 비정질 실리콘(12)을 선택적으로 제거한다.

도 2g와 같이, 습식 식각 등을 이용하여 상기 SOG(13)를 모두 제거하고, 도 2h와 같이, 습식 식각 등을 이용하여 상기 TEOS(11)을 모두 제거한다.

도 2i와 같이, 상기 비정질 실리콘(12)을 결정화하여 표면이 울퉁불퉁한 SEAS(12a)를 형성하여 스토리지 커패시터의 하부 전극을 형성한다.

이상에서 설명한 바와 같은 본 발명의 커패시터 제조 방법에 있어서는 다음과 같은 효과가 있다.

첫째, 제 2 스토리지 콘택 플러그를 형성하지 않으므로 공정이 단순화되고 수율이 향상된다.

둘째, 외부의 물리적 힘에 의해 커패시터 하부 전극이 떨어져 나가는 현상을 방지할 수 있다.

셋째, 제 2 스토리지 콘택 플러그 형성 영역까지 커패시터의 하부 전극을 형성하므로 커패시터 용량을 증가시킬 수 있다.

Claims (4)

1. 반도체 기판위에 게이트 절연막, 게이트 전극 및 상기 게이트 전극 양측의 반도체 기판에 불순물 영역을 구비한 트랜지스터를 형성하는 공정과,

   전면에 평탄화용 제 1 절연막을 증착하고 상기 불순물 영역이 노출되도록 스토리지 노드 콘택 홀을 형성하는 공정과,

   상기 스토리지 노드 콘택 홀에 스토리지 콘택 플러그를 형성하는 공정과,

   전면에 제 2 절연막과 제 3 절연막을 차례로 증착하고 상기 스토리지 콘택 플러그가 노출되도록 상기 제 2, 제 3 절연막을 선택적으로 제거하여 홀을 형성하는 공정과,

   상기 홀을 포함한 전면에 비정질 실리콘을 증착하는 공정과,

   상기 홀 내에 SOG을 형성하는 공정과,

   상기 SOG를 마스크로 하여 상기 제 3 절연막의 표면위에 형성된 비정질 실리콘을 선택적으로 제거하는 공정과,

   상기 제 3 절연막 및 SOG을 제거하고 상기 비정질 실리콘을 결정화하여 표면이 울퉁불퉁한 스토리지 커패시터의 하부 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 제 3 절연막은 상기 제 2 절연막위에 형성되는 에치 스토퍼용 절연막과 상기 에치 스토퍼용 절연막위에 형성되는 제 4 절연막을 포함함을 특징으로 하는 커패시터 제조 방법.
3. 제 2 항에 있어서,

   상기 에치스토퍼용 절연막은 질화막이고 상기 제 4 절연막은 TEOS막임을 특징으로 하는 커패시터 제조 방법.
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