JP2000082800A - Ｄｒａｍキャパシタ・ストラップ - Google Patents

Ｄｒａｍキャパシタ・ストラップ

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JP2000082800A
JP2000082800A JP11229314A JP22931499A JP2000082800A JP 2000082800 A JP2000082800 A JP 2000082800A JP 11229314 A JP11229314 A JP 11229314A JP 22931499 A JP22931499 A JP 22931499A JP 2000082800 A JP2000082800 A JP 2000082800A
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trench
strap
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cross
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JP11229314A
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Gary B Bronner
ガリー・ビー・ブローナー
Jiei Radensu Kaaru
カール・ジェイ・ラデンス
Juergen Wittmann
ジュゲン・ウィットマン
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Siemens AG
International Business Machines Corp
Original Assignee
Siemens AG
International Business Machines Corp
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Abstract

(57)【要約】 【課題】従来のプロセスより簡単化されたプロセスでも
って、埋め込みストラップを製造するための構造及び方
法を提供することである。 【解決手段】トレンチ・キャパシタを形成する方法であ
って、基板内にトレンチを形成するステップと、トレン
チを部分的に第１導電材料で充填するステップと、第１
の導電材料上のトレンチの部分にカラー材料を付着する
ステップと、トレンチの上面の下をストラップの深さま
で、カラー材料をエッチングするステップと、トレンチ
を第２の導電材料で充填するステップとを含み、ストラ
ップの深さ及びトレンチの上面間に位置づけられた第２
の導電材料の部分は、埋め込みストラップを含むことを
特徴とする方法を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはトレンチ・
キャパシタと半導体トランジスタ間の電気接続の形成に
関し、特にそのような電気接続を与える埋め込みストラ
ップを形成する改良された方法に関する。
【０００２】
【従来の技術】トレンチ記憶セル(ｔｒｅｎｃｈ ｓｔｏ
ｒａｇｅ ｃｅｌｌｓ）は、チップ工程の間トレンチ構
造に関して得られる高度の平坦化（ｐｌａｎａｒｉｔ
ｙ）のため、ＤＲＡＭ製品において使われる。トレンチ
ＤＲＡＭ工程に関連するチャレンジの１つは、トレンチ
・キャパシタ及びアレイ・デバイス・パス・トランジス
タの拡散領域の間に電気的接続の形成することである。
【０００３】従来、図１の（Ｆ）に示されるように、”
埋め込みストラップ”１２０の接続は、トレンチ１００
の上面とトランジスタ１３０の拡散領域（即ちドレイン
１３４）との間につくられる。埋め込みストラップ１２
０の接続は、独特なリソグラフィック・パター二ング・
レベルための要件を除去する。しかしながら、埋め込み
ストラップ１２０を形成するために、多数のポリシリコ
ン付着、平坦化、及びエッチ・リセス・ステップが必要
とされる。
【０００４】より詳しく、埋め込みストラップを形成す
る従来のプロセスは、図１の（Ａ）〜（Ｆ）に例示され
ている。（Ａ）は、基板１０１中に形成されたトレンチ
１００と、従来の手段によるパッド・シリコン窒化物１
０４とを示す。従来の手段は、例えばリソグラフィーと
Ｃｌ２、ＨＢｒ、Ｏ２、Ｎ２、及びＮＦ３を含む混合ガ
スを用いるドライ・エッチングとであり、ドライ・エッ
チング及びＳＦ６、ＣＦ４、Ｏ２、及びＮ２を含む混合
ガスを使用して、パッド窒化物の下２〜１．５μｍの深
さまでエッチングする。その後、カラー誘電体酸化物１
０３（２酸化シリコン又は酸窒化シリコン）が、パッド
窒化物１０４及びトレンチ１００上に付着される。
【０００５】図１の（Ｂ）が示すように、カラー酸化物
は、例えばＣＨＦ３、Ａｒ、Ｏ２、Ｃ４Ｆ８、及びＣＯ
を部分的に含む混合ガスを用いる反応性イオン・エッチ
ング（ＲＩＥ）のような異方性ドライ・エッチ・プロセ
スにおいてエッチされる。異方性ドライ・エッチ又は側
壁スペーサ・エッチは、速い速度で垂直方向の材料を取
除くが、水平方向の材料の除去はかなり遅い。それゆ
え、高い選択的異方性スペーサ・エッチは、材料をトレ
ンチの側壁に沿って残し、水平表面から材料を取除く。
【０００６】図１の（Ｃ）を見ると、次にトレンチがポ
リシリコン１１０の第２のレベルでもって、充填され
る。ポリシリコンの第２のレベルが、次にドライ・エッ
チを用いてリセスされて０．１〜０．５μｍの深さにな
る。その後（Ｄ）に示すように、カラー酸化物が、例え
ばＨＦのようなウエット・エッチを用いて、ポリシリコ
ン１１０の第２のレベルの水準までエッチされる。
【０００７】ポリシリコン１２０の第３のレベルが付着
され、構造は平坦化され、（Ｅ）に示しようにドライ・
エッチ・プロセスを用いて、パッド窒化物１０４の下を
リセスする。 ポリシリコン１２０の第３のレベルは、
トランジスタの拡散領域に接触するストラップになる。
【０００８】図１の（Ｅ）に示される構造は、（Ｆ）に
例示される、例えば金属酸化物半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）のようなトランジスタ１３０に結
合して形成される。より詳しくは、トランジスタはゲー
ト１３１、ゲート酸化物１３２、ソース領域１３３、ド
レイン領域１３４、及び浅いトレンチ分離（ＳＴＩ）領
域１３５を含む。トランジスタ１３０の形成プロセスは
当業者にとっては周知であり、簡潔さのため本明細書で
は説明をしない。
【０００９】ポリシリコン１２０の第３レベルは、スト
ラップを含み、ポリシリコン１０２・１１０の第１・第
２層とトランジスタ１３０のドレイン１３４との間に電
気的接続を形成する。このタイプのストラップは、埋め
込みストラップとして知られている。なぜならそれは、
基板１０１の上面の下に存在するからである。そのよう
な埋め込みストラップを利用することにより、半導体デ
バイスのサイズは縮小でき、また外部のストラップは必
要とされないことから半導体デバイス内部の他の構造に
ダメージを与える機会も減少する。
【００１０】しかしながら、上で説明したように、少な
くとも３つのポリシリコン付着とエッチング・ステップ
が従来のステップとともに必要とされる。このことは、
そのような構造の生産コストを増加させる。更に、必要
とされるステップの増加のため、故障（エラー）又はコ
ンタミネーションの機会が、各追加のプロセス・ステッ
プとともに増加する。それゆえ、長い間、トレンチ・キ
ャパシタ及びトランジスタ間に埋め込みストラップ接続
を製造するために用いられるプロセスの複雑さやコスト
を削減する必要性が存在する。
【００１１】
【発明が解決しようとする課題】本発明の目的は、従来
のプロセスより簡単化されたプロセスでもって、埋め込
みストラップを製造するための構造及び方法を提供する
ことである。
【課題を解決するための手段】
【００１２】本発明は、ポリシリコンの全体の層を除去
するためにカラー酸化物をオーバーエッチする。より詳
しくは、本発明は、第２のポリシリコン層を付着する前
にカラー酸化物をオーバーエッチする。それゆえ本発明
でもって、第２のポリシリコン層は半導体デバイスのド
レイン領域と接触する。
【００１３】よく詳しくは、本発明は、トレンチ・キャ
パシタ及び半導体トランジスタ構造の形成方法を含む。
基板内にトレンチを形成するステップと、トレンチを第
１の導電材料により部分的に充填するステップと、第１
の導電材料上のトレンチの部分にカラー材料を付着する
ステップと、トレンチの上面の下をストラップの深さま
で、カラー材料をエッチングするステップと、トレンチ
を第２の導電材料で充填するステップと、拡散領域を有
する半導体トランジスタを形成するステップと、埋め込
みストラップを半導体トランジスタの拡散領域に接続す
るステップとを含み、ストラップの深さ及びトレンチの
上面間に位置づけられた第２の導電材料の部分は、埋め
込みストラップを含むことを特徴とする方法である。
【００１４】埋め込みストラップは、電気的に第１の導
電材料と第２の導電材料を半導体トランジスタの拡散領
域に接続する。トレンチを形成するステップは、基板を
エッチングするステップを含み深いトレンチ・キャパシ
タのための容積（ｄｉｍｅｎｓｉｏｎ）を与える。カラ
ー材料をエッチングするステップは、カラー材料の異方
性ドライ反応性イオン・エッチングのステップを含む。
基板はシリコン基板を含み、カラー材料はカラー酸化物
を含み、第１導電材料はポリシリコンを含み、第２の導
電材料はポリシリコンを含む。
【００１５】本発明は、また半導体デバイスを与える。
低部断面と上部断面とを有するトレンチを有する基板
と、トレンチの底部断面に位置づけられた第１の導電層
と、トレンチの上部断面内の第１の導電層上に位置づけ
られた第２の導電層であって、ストラップ断面とそのス
トラップ断面の下のカラー断面とを有することを特徴と
する第２の導電層と、トレンチ及び第２の導電層のカラ
ー断面間に位置づけされたカラー層と、第２の導電層の
ストラップ断面に接続された半導体トランジスタとを備
え、第２の導電層のストラップ部分は、埋め込みストラ
ップを含むことを特徴とする半導体デバイスである。
【００１６】第２の導電層は、単一結晶の同一構造を含
むことを特徴とする請求項１６に記載の半導体デバイス
である。半導体トランジスタは拡散領域を含み、埋め込
みストラップは第２の導電層を拡散領域に接続する。第
１及び第２の導電層はポリシリコンを含み、カラー材料
はカラー酸化物を含む。第１の導電層は電気的に第２導
電層に接続される。
【００１７】
【発明の実施の形態】図面特に図２の（Ａ）を参照する
と、基板２０１内に形成されたトレンチ２００は例示さ
れる。基板２０１は好ましくはシリコン基板である。ト
レンチ２００は、本実施例の深いトレンチ・キャパシタ
である。しかしながら本発明は、深いトレンチ・キャパ
シタに限定されるものでなく、どんなタイプの類似のト
レンチを含むことができる。
【００１８】上で説明したように、トレンチ２００は最
初は誘電体絶縁層を付着できる。次にトレンチは、導電
材料２０２好ましくはポリシリコンの第１の層により部
分的に充填されるが、金属又は他の導電材料を含んでも
よく、そしてパッド窒化物２０４例えば窒化シリコンが
形成される。当業者には周知なように、トレンチ２００
は、リソグラフィー、マスク・エッチング、マスク除
去、ウエット・クリーニングを含む公知のプロセスによ
って形成される。同様に導電材料２０２の第１の層の形
成は、減圧化学蒸着（ＬＰＣＶＤ）、ドライ・ポリシリ
コン・エッチングと平坦化、及び（トレンチの上部か
ら）ウエット及びドライ・ストリップ（除去）しながら
誘電体をリセスすることを含む。好ましくは、導電材料
２０２の第１の層は、深いトレンチ２００を近似的に８
５％充填する。
【００１９】カラー酸化物２０３は、トレンチ２００の
壁に沿って基板２０１の上面上、及び導電材料２０２の
第１の層上に蒸着される。カラー酸化物は誘電体であ
り、２酸化シリコン、酸窒化シリコン、又は他の同様な
誘電体材料を含むことができる。図２の（Ａ）に示され
た最終的な構造は、既に示された図１の（Ａ）に例示さ
れた構造と実質的に同じである。
【００２０】カラー酸化物２０３は、例えば異方性ドラ
イ反応性イオン・エッチ（ＲＩＥ）において既に図１の
（Ｃ）に関して説明したようにエッチされる。そのよう
なＲＩＥは、Ｃ３Ｆ８、Ｃ２Ｆ６、Ｈｅ、ＣＨＦ３、Ａ
ｒ、Ｏ２、Ｃ４Ｆ８、及びＣＯを部分的に含む混合気体
を用いる。異方性ドライ・エッチ又は側壁スペーサ・エ
ッチは、垂直方向に高い速度で材料を除去するが、水平
方向においてかなり遅い速度で材料を除去する。
【００２１】しかしながら、従来のプロセスと違って本
発明に関して、カラー酸化物は、オーバーエッチされス
トラップの深さ２０５になる。カラー酸化物２０３はト
レンチ２００の壁上にのみ、既に説明したポリシリコン
１１０の従来の第２の層の上面を通常示す点（例えばト
レンチの深さの９５％）にいたるまで残こることにな
る。ストラップの深さ２０５は、後続のデバイス分離の
深さ（例えば浅いトレンチ分離２３５）の一部と成るよ
うに選ばれる。ストラップの深さ？は、ストラップの電
気的連続性を保証にするために、ポリシリコン２１０の
従来の第２の層の後続のリセスの深さより深くなければ
ならない。
【００２２】その上、ドライ・エッチ・プロセス条件を
選び、カラー酸化物２０３及びパッド窒化物２０４の膜
間の選択的なエッチ・レートの感応性を与え、パッド窒
化物２０４の腐食を最小にしてもよい。
【００２３】その後、トレンチ２００の残りは完全に導
電材料２１０の第２のレベルにより充填される。もう一
度再び、導電材料はポリシリコン、金属、又は他の類似
の導電材料を含むことができる。第１の導電材料２０２
は導電材料２１０の第２のレベルと同じでも、同じでな
くともよい。導電材料２１０の第２のレベルは、例えば
ドライ・エッチ・プロセスを用いて、パッド窒化物２０
４の下をリセスされる。このリセスの深さは、好ましく
は１０〜５０ｎｍであり、後続のプロセスの間に形成さ
れたゲート導電体の領域からの電気分離を与える。
【００２４】図２の（Ｃ）に例示された構造は、機能的
には図１の（Ｅ）に例示された従来の構造と同じであ
る。しかしながら単に２つの導電層の付着とエッチング
・ステップが本発明に関しては要求されるにすぎないか
ら、本発明は従来の構造に比べて実質的に安価でかつ簡
単である。
【００２５】図１の（Ｅ）を示しながら既に説明した構
造に関して、図２の（Ｃ）に例示された深いトレンチ２
００がトランジスタ２３０例えば図２の（Ｄ）に示され
るＭＯＳＦＥＴトランジスタに結合して形成される。よ
り詳しくは、トランジスタ２３０はゲート２３１、ゲー
ト酸化物２３２、ドレイン領域２３３、ソース領域２３
４、及び浅いトレンチ分離領域２３５を含む。
【００２６】図２の（Ｄ）に示されるように、第２の導
電層は埋め込みストラップを含み、深いトレンチ・キャ
パシタ２００とトランジスタの拡散領域（例えばドレイ
ン領域２３４）との間に電気的接続を与える。今一度再
び、トランジスタ２３０を作り上げる特定のコンポーネ
ントとその同じものを作る方法とは、当業者にとって周
知であるため、簡潔性と明確性のため本明細書では説明
をしないことにする。
【００２７】図２の（Ａ）〜（Ｄ）において例示された
例において、深いトレンチ・キャパシタ（例えばＤＲＡ
Ｍ）が例示されているが、本発明は同様に、浅いトレン
チ・デバイスばかりでなく、他の同様に位置付けられた
コンポーネントに同じように適用できる。
【００２８】それゆえ既に説明したように、本発明のプ
ロセスは従来のプロセスに比べて実質的に簡単であり、
それゆえ早く、かつ高価でなく、そして従来のプロセス
に比較して故障が少ない。
【００２９】本発明は好ましい実施例により説明された
が、特許請求の範囲の精神及び範囲の範囲内において、
本発明の改良が可能であることは当業者なら理解できる
であろう。
【００３０】
【図面の簡単な説明】
【図１】キャパシタ・ストラップを形成するための従来
の方法を示す。
【図２】キャパシタ・ストラップを形成するための本発
明の方法を示す。
【符号の説明】
１００：トレンチ １０１：基板 １０３：カラー酸化物／カラー酸窒化物 １０４：パッド・シリコン窒化物 １１０：ポリシリコン １２０：ポリシリコンの第３のレベル １３０：トランジスタ １３１：ゲート １３２：ゲート酸化物 １３３：ソース領域 １３４：ドレイン領域 １３５：浅いトレンチ分離領域 ２００：トレンチ／深いトレンチ・キャパシタ ２０１：基板 ２０２：導電材料の第１の層／ポリシリコン ２０３：カラー酸化物 ２０４：パッド窒化物／窒化シリコン ２０５：ストラップの深さ ２１０：導電材料の第２の層 ２３０：トランジスタ ２３１：ゲート ２３２：ゲート酸化物 ２３３：ドレイン領域 ２３４：ソース領域 ２３５：浅いトレンチ分離領域
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 ガリー・ビー・ブローナー アメリカ合衆国12582ニューヨーク州スト ームビレ、ウッドクリフ・ドライブ35 (72)発明者 カール・ジェイ・ラデンス アメリカ合衆国12540ニューヨーク州ラグ ランジビレ、ククラー・ドライブ35 (72)発明者 ジュゲン・ウィットマン アメリカ合衆国12524ニューヨーク州フィ ッシュキル、スプルース・コート７

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】トレンチ・キャパシタを形成する方法であ
    って、 基板内にトレンチを形成するステップと、 前記トレンチを部分的に第１の導電材料で充填するステ
    ップと、 前記第１の導電材料上のトレンチの部分にカラー材料を
    付着するステップと、 前記トレンチの上面の下をストラップの深さまで、前記
    カラー材料をエッチングするステップと、 前記トレンチを第２の導電材料で充填するステップとを
    含み、 前記ストラップの深さ及び前記トレンチの上面間に位置
    づけられた前記第２の導電材料の部分は、埋め込みスト
    ラップを含むことを特徴とする方法。
  2. 【請求項２】前記埋め込みストラップは、電気的に前記
    第１の導電材料と前記第２の導電材料を半導体トランジ
    スタの拡散領域に接続することを特徴とする請求項１に
    記載の方法。
  3. 【請求項３】前記トレンチを形成するステップは、前記
    基板をエッチングするステップを含み、深いトレンチ・
    キャパシタのための容積を与えることを特徴とする請求
    項１に記載の方法。
  4. 【請求項４】前記カラー材料をエッチングするステップ
    は、前記カラー材料の異方性ドライ反応性イオン・エッ
    チングのステップを含むことを特徴とする請求項１に記
    載の方法。
  5. 【請求項５】前記基板はシリコン基板を含み、前記カラ
    ー材料はカラー酸化物を含み、前記第１導電材料はポリ
    シリコンを含み、前記第２の導電材料はポリシリコンを
    含むことを特徴とする請求項１に記載の方法。
  6. 【請求項６】トレンチ・キャパシタ及び半導体トランジ
    スタ構造の形成方法であって、 基板内にトレンチを形成するステップと、 前記トレンチを第１の導電材料により部分的に充填する
    ステップと、 前記第１の導電材料上のトレンチの部分にカラー材料を
    付着するステップと、 前記トレンチの上面の下をストラップの深さまで、前記
    カラー材料をエッチングするステップと、 前記トレンチを第２の導電材料で充填するステップと、 拡散領域を有する半導体トランジスタを形成するステッ
    プと、 埋め込みストラップを、前記半導体トランジスタの拡散
    領域に接続するステップとを含み、 前記ストラップの深さ及び前記トレンチの上面間に位置
    づけられた第２の導電材料の部分は、前記埋め込みスト
    ラップを含むことを特徴とする方法。
  7. 【請求項７】前記埋め込みストラップは、電気的に前記
    第１の導電材料と前記第２の導電材料を、前記半導体ト
    ランジスタの拡散領域に接続することを特徴とする請求
    項６に記載の方法。
  8. 【請求項８】前記トレンチを形成するステップは、前記
    基板をエッチングするステップを含み、深いトレンチ・
    キャパシタのための容積を与えることを特徴とする請求
    項６に記載の方法。
  9. 【請求項９】前記カラー材料をエッチングするステップ
    は、前記カラー材料の異方性ドライ反応性イオン・エッ
    チングのステップを含むことを特徴とする請求項６に記
    載の方法。
  10. 【請求項１０】前記基板はシリコン基板を含み、前記カ
    ラー材料はカラー酸化物を含み、前記第１導電材料はポ
    リシリコンを含み、前記第２の導電材料はポリシリコン
    を含むことを特徴とする請求項６に記載の方法。
  11. 【請求項１１】低部断面と上部断面とを有するトレンチ
    を有する基板と、 前記トレンチの底部断面に位置づけられた第１の導電層
    と、 前記トレンチの上部断面内の前記第１の導電層上に位置
    づけられた第２の導電層であって、ストラップ断面と該
    ストラップ断面の下のカラー断面とを有することを特徴
    とする前記第２の導電層と、 前記トレンチ及び前記第２の導電層のカラー断面間に位
    置づけされたカラー層とを備え、 前記第２の導電層のストラップ部分は、埋め込みストラ
    ップを含むことを特徴とする深いトレンチ・キャパシ
    タ。
  12. 【請求項１２】前記第２導電層は、単一結晶の同一構造
    を含むことを特徴とする請求項１１に記載の深いトレン
    チ・キャパシタ。
  13. 【請求項１３】前記埋め込みストラップは、前記深いト
    レンチ・キャパシタと外部デバイスとの間の接続を含む
    ことを特徴とする請求項１１に記載の深いトレンチ・キ
    ャパシタ。
  14. 【請求項１４】前記第１及び第２の導電層はポリシリコ
    ンを含み、前記カラー材料はカラー酸化物を含むことを
    特徴とする請求項１１に記載の深いトレンチ・キャパシ
    タ。
  15. 【請求項１５】前記第１の導電層は、電気的に第２の導
    電層に接続されることを特徴とする請求項１１に記載の
    深いトレンチ・キャパシタ。
  16. 【請求項１６】低部断面と上部断面とを有するトレンチ
    を有する基板と、 前記トレンチの底部断面に位置づけられた第１の導電層
    と、 前記トレンチの上部断面内の前記第１の導電層上に位置
    づけられた第２の導電層であって、ストラップ断面と該
    ストラップ断面の下のカラー断面とを有することを特徴
    とする前記第２の導電層と、 前記トレンチ及び前記第２の導電層のカラー断面間に位
    置づけされたカラー層と、 前記第２の導電層のストラップ断面に接続された半導体
    トランジスタとを備え、 前記第２の導電層のストラップ部分は、埋め込みストラ
    ップを含むことを特徴とする半導体デバイス。
  17. 【請求項１７】前記第２導電層は、単一結晶の同一構造
    を含むことを特徴とする請求項１６に記載の半導体デバ
    イス。
  18. 【請求項１８】前記半導体トランジスタは拡散領域を含
    み、前記埋め込みストラップは前記第２の導電層を前記
    拡散領域に接続することを特徴とする請求項１６に記載
    の半導体デバイス。
  19. 【請求項１９】前記第１及び第２の導電層はポリシリコ
    ンを含み、前記カラー材料はカラー酸化物を含むことを
    特徴とする請求項１６に記載の半導体デバイス。
  20. 【請求項２０】前記第１の導電層は、電気的に第２導電
    層に接続されることを特徴とする請求項１６に記載の半
    導体デバイス。
JP11229314A 1998-08-19 1999-08-13 Ｄｒａｍキャパシタ・ストラップ Pending JP2000082800A (ja)

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