KR20040045977A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 질화막의 스페이서와 게이트 적층구조 사이에 완충산화막을 적용하여 소자의 리프레시 특성을 향상시킴과 동시에 게이트와 후속 도전층 사이의 절연특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 상부에 게이트 절연막, 게이트 및 하드 마스크가 순차적으로 적층된 게이트 적층구조가 형성되고, 게이트 적층구조의 측벽에는 질화막의 스페이서가 형성되고, 스페이서와 게이트 적층구조 사이에 완충산화막이 개재되어 형성되며, 스페이서 사이에는 플러그가 형성되어 있는 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 플러그 및 그 주변을 일부 노출시키는 콘택홀을 형성하는 단계; 식각시 발생되는 완충산화막의 손실부분에만 소정부분 매립되도록 식각배리어막을 형성하는 단계; 및 습식세정을 수행하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다. 바람직하게, 식각배리어막은 실리콘질화막으로 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 적층구조와 질화막의 스페이서 사이에 완충산화막을 적용하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 예컨대, 0.15㎛ 이하의 기술에서는 비트라인 또는 캐패시터의 소토리지 노드 전극 등의 콘택을 질화막과 산화막의 식각선택비를 이용하는 자기정렬콘택(self-aligned contact; SAC) 공정을 적용하여 형성하는 것이 필수적이다. 또한, 최근에는 콘택공정시 공정마진을 더욱 증가시키기 위하여 콘택영역에 일종의 콘택 패드인 랜딩플러그(Landing Plug; LP)를 적용하고 있다.
이러한 종래의 반도체 소자의 콘택 형성방법을 도 1을 참조하여 설명한다.
먼저, 반도체 기판(10) 상에 게이트 절연막(11), 폴리실리콘막(12A) 및 텅스텐실리사이드막(WSi2; 12B)의 적층막으로 이루어진 게이트(12), 및 실리콘질화막으로 이루어진 하드 마스크(13)가 순차적으로 적층된 게이트 적층구조를 형성한다. 여기서, 텅스텐실리사이드막(12B) 대신 텅스텐막을 적용할 수도 있다. 그 다음,게이트 재산화(gate reoxidation) 공정을 수행하여 게이트(12) 측벽 및 기판(10) 표면에 재산화막(14)을 형성한다. 한편, 게이트(12)가 폴리실리콘막(12A) 및 텅스텐막으로 이루어진 경우에는 재산화막이 폴리실리콘막(12A) 측벽 및 기판(10) 표면에만 형성되도록 게이트 재산화 공정을 선택적 산화공정으로 수행한다. 그 후, 게이트(12) 측부의 기판(10) 내에 소오스/드레인의 접합영역(15)을 형성한다.
그 다음, 기판 전면 상에 제 1 실리콘질화막(16A) 및 제 2 실리콘질화막 (16B)을 순차적으로 증착하고, 비등방성 건식식각으로 식각하여 게이트 적층구조 측벽에 질화막의 스페이서(16)를 형성한다. 한편, 게이트(12)가 폴리실리콘막 (12A) 및 텅스텐막으로 이루어진 경우에는 제 1 실리콘질화막(16A)을 형성하기 전에 게이트 적층구조를 덮도록 게이트 실링(gate sealing)용 실리콘질화막을 더 형성한다. 그 후, 기판 전면 상에 층간절연막으로서 실리콘산화막(미도시)을 형성하고, SAC 공정으로 접합영역(15)을 노출시키는 랜딩플러그콘택홀(Landing Plug Contact; LPC)를 형성한다. 그 다음, LPC에 매립되도록 기판 전면 상에 폴리실리콘막을 증착하고 에치백(etch-back) 공정이나 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 전면식각하여 폴리실리콘막을 서로 분리시킴으로써 접합영역(15)과 콘택하는 랜딩플러그(LP; 17)를 형성한다.
이와 같이, 종래에는 질화막의 스페이서(16)와 층간절연막인 산화막의 식각선택비를 이용한 SAC 공정으로 LPC를 형성한 다음 LP(17)를 형성함으로써 콘택을 형성하였다.
한편, 최근에는 스페이서(16)의 질화막에 의해 게이트 적층구조 및 기판에발생되는 기계적 스트레스를 완화시켜, 예컨대 디램(DRAM)과 같은 메모리 소자의 경우 리프레시(refresh) 특성을 향상시키기 위하여, 도 2에 도시된 바와 같이, 스페이서(16)와 게이트 적층구조 사이에 얇게 실리콘산화막의 완충산화막(18)을 개재하고 있다.
그러나, 이후 비트라인용 콘택홀(20)을 형성을 위하여 실리콘산화막으로 이루어진 층간절연막(19)을 식각하게 되면, 도 3에 도시된 바와 같이, 층간절연막(19) 뿐만 아니라 스페이서(16), 완충산화막(18), LP(17) 및 하드 마스크(13)도 소정 부분 식각되는데, 이때 스페이서(16) 및 하드 마스크(13)에 비해 실리콘산화막으로 이루어진 완충산화막(18)이 빠르게 식각되어 큰 손실이 야기된다(도 3의 도면부호 100 참조). 또한, 완충산화막(18)의 손실은 콘택홀(20) 형성 후 LP(17) 표면에 발생된 산화막을 완전히 제거하기 위하여 수행되는 습식세정시 더욱 더 증가하게 된다. 이에 따라, 후속 형성되는 비트라인과 게이트(12) 사이의 절연특성이 저하되어 이들 사이의 단락이 유발됨으로써, 결국 누설전류 증가, 소자 불량, 및 수율 저하 등이 야기된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 질화막의 스페이서와 게이트 적층구조 사이에 완충산화막을 적용하여 소자의 리프레시 특성을 향상시킴과 동시에 게이트와 후속 도전층 사이의 절연특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3은 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도로서,
도 1은 종래의 랜딩플러그 형성방법을 설명하기 위한 단면도이고,
도 2는 질화막의 스페이서와 게이트 적층구조 사이에 완충산화막을 적용한 경우를 나타내는 단면도이며,
도 3은 비트라인용 콘택홀을 형성한 경우를 나타낸 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
40 : 반도체 기판 41 : 게이트 절연막
42 : 게이트 43 : 하드 마스크
44 : 재산화막 45 : 완충산화막
46 : 접합영역 47 : 스페이서
48 : 랜딩플러그 49 : 층간절연막
50 : 콘택홀 51 : 식각배리어막
52 : 배리어금속막 53 : 비트라인용 도전막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 게이트 절연막, 게이트 및 하드 마스크가 순차적으로 적층된 게이트 적층구조가 형성되고, 게이트 적층구조의 측벽에는 질화막의 스페이서가 형성되고, 스페이서와 게이트 적층구조 사이에 완충산화막이 개재되어 형성되며, 스페이서 사이에는 플러그가 형성되어 있는 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 플러그 및 그 주변을 일부 노출시키는 콘택홀을 형성하는 단계; 식각시 발생되는 완충산화막의 손실부분에만 소정부분 매립되도록 식각배리어막을 형성하는 단계; 및 습식세정을 수행하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 식각배리어막은 실리콘질화막으로 형성하고, 식각배리어막을 형성하는 단계는 완충산화막의 손실부분이 매립되도록 콘택홀 및 층간절연막 표면 상에 실리콘질화막을 형성하는 단계; 및 실리콘질화막을 블랭킷식각하는 단계로 이루어진다. 또한, 실리콘질화막은 50 내지 200Å의 두께로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 반도체 기판(40) 상에 게이트 절연막(41), 폴리실리콘막(42A) 및 텅스텐실리사이드막(WSi2; 42B)의 적층막으로 이루어진 게이트(42), 및 실리콘질화막으로 이루어진 하드 마스크(43)가 순차적으로 적층된 게이트 적층구조를 형성한다. 여기서, 텅스텐실리사이드막(42B) 대신 텅스텐막을 적용할 수도 있다. 그 다음, 게이트 재산화공정을 수행하여 게이트(42) 측벽 및 기판(40) 표면에 재산화막(44)을 형성한다. 한편, 게이트(42)가 폴리실리콘막 (42A) 및 텅스텐막으로 이루어진 경우에는 재산화막이 폴리실리콘막(42A) 측벽 및 기판(40) 표면에만 형성되도록 게이트 재산화 공정을 선택적 산화공정으로 수행한다. 그 다음, 게이트 적층구조를 덮도록 기판 상에 실리콘산화막으로 완충산화막 (45)을 형성하고, 게이트(42) 측부의 기판(40) 내에 소오스/드레인의 접합영역(46)을 형성한다. 여기서, 완충산화막(45)은 이후 형성되는 질화막 스페이서에 의해 게이트 적층구조 및 기판에 발생되는 기계적 스트레스를 완화시킨다. 한편, 게이트(42)가 폴리실리콘막 (42A) 및 텅스텐막으로 이루어진 경우에는 완충산화막(45)을 형성하기 전에 게이트 실링용 실리콘질화막을 더 형성한다.
그 다음, 기판 전면 상에 제 1 실리콘질화막(47A) 및 제 2 실리콘질화막 (47B)을 순차적으로 증착하고, 비등방성 건식식각으로 식각하여 완충산화막(45)이 덮인 게이트 적층구조 측벽에 질화막의 스페이서(47)를 형성한다. 그 후, 기판 전면 상에 제 1 층간절연막(미도시)으로서 실리콘산화막을 형성하고, SAC 공정으로 접합영역(46)을 노출시키는 LPC를 형성한다. 그 다음, 식각잔류물이나 실리콘 격자결함 등을 제거하기 위해 NF3/O2, SF6/O2, CF4/O2, Ar/O2등을 이용한 약한 플라즈마 상태에서 LPC 부분을 건식세정한다. 이어서, 실리콘산화막 식각용액으로 전세정을 행한 후, 시간지연 없이 LPC에 매립되도록 기판 전면 상에 폴리실리콘막을 증착한다. 여기서, 폴리실리콘막의 증착은 SiH4/PH3/N2또는 Si2H6/PH3/N2개스를 사용하여 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 장비에 의해 500 내지 600℃의 온도 및 200mTorr 내지 5Torr의 압력하에서 수행한다. 또한, 폴리실리콘막의 증착은 단일챔버형(single chamber type) LPCVD 장비에 의해 600 내지 700℃의 온도 및 1 내지 100Torr의 압력하에서 수행할 수도 있다. 그 다음, 폴리실리콘막을 에치백 공정이나 CMP 공정으로 전면식각하여 폴리실리콘막을 서로 분리시킴으로써 접합영역(46)과 콘택하는 LP(48)를 형성한다.
그리고 나서, 기판 전면 상에 제 2 층간절연막(49)으로서 실리콘산화막을 형성하고, LP(48) 및 LP(48) 주변이 일부 노출되도록 식각하여 비트라인용 콘택홀 (50)을 형성한다. 이때, 제 2 층간절연막(49) 뿐만 아니라 스페이서(47), 완충산화막(46), LP(48) 및 하드 마스크(43)도 소정 부분 식각되는데, 스페이서(47) 및 하드 마스크(43)에 비해 완충산화막(46)이 빠르게 식각되어 큰 손실이 야기된다(도 4a의 도면부호 200 참조).
도 4b를 참조하면, 완충산화막(46)의 손실부분이 매립되도록 콘택홀(50) 표면 및 제 2 층간절연막(49) 표면 상에 50 내지 200Å의 두께로 실리콘질화막을 증착하고, 완충산화막(46)의 손실부분에만 소정 부분 매립되도록 블랭킷식각(blanket etch)하여 식각배리어막(51)을 형성한다. 바람직하게, 블랭킷식각 정도는 질화막두께 대비 100 내지 300% 정도로 조절한다. 그 다음, LP(48) 표면에 형성된 산화막 등을 제거하기 위하여 습식세정을 수행한다. 이때, 식각배리어막(51)에 의해 완충산화막(46)에 대한 식각이 방지된다.
도 4c를 참조하면, 콘택홀(50) 및 제 2 층간절연막(49) 표면 상에 배리어금속막(52)을 형성하고, 배리어금속막(52)이 형성된 콘택홀(50)에 매립되도록 비트라인용 도전막(53)을 형성한다. 그 후, 도시되지는 않았지만, 도전막(53) 및 배리어금속막(52)을 패터닝하여 비트라인을 형성한다.
상기 실시예에 의하면, 질화막의 스페이서와 게이트 적층구조 사이에 완충산화막을 개재함으로써, 질화막에 의해 게이트 적층구조 및 기판에 발생되는 기계적 스트레스를 완화시켜 디램과 같은 메모리 소자의 리프레시 특성을 향상시킬 수 있다. 또한, 비트라인용 콘택홀 형성시 발생되는 완충산화막의 손실부분을 질화막의 식각배리어로 채워 콘택홀 형성 후 수행되는 습식세정시 완충산화막의 손실을 방지함으로써, 비트라인과 게이트 사이의 절연특성을 향상시킬 수 있다. 이에 따라, 이들 사이의 단락을 방지할 수 있으므로, 누설전류 증가, 소자 불량, 및 수율 저하 등을 효과적으로 방지할 수 있게 된다.
한편, 상기 실시예에서는 비트라인 콘택을 형성하는 경우에 대해서만 설명하였지만, 캐패시터의 스토리지 노드 콘택을 형성하는 경우에도 용이하게 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 질화막의 스페이서와 게이트 적층구조 사이에 완충산화막을 적용하여 소자의 리프레시 특성을 향상시킴과 동시에 게이트와 후속 도전층 사이의 절연특성을 향상시킬 수 있으므로, 누설전류 증가, 소자 불량, 및 수율 저하 등을 효과적으로 방지할 수 있다.
Claims (5)
- 상부에 게이트 절연막, 게이트 및 하드 마스크가 순차적으로 적층된 게이트 적층구조가 형성되고, 상기 게이트 적층구조의 측벽에는 질화막의 스페이서가 형성되고, 상기 스페이서와 게이트 적층구조 사이에 완충산화막이 개재되어 형성되며, 상기 스페이서 사이에는 플러그가 형성되어 있는 반도체 기판을 준비하는 단계;상기 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 플러그 및 그 주변을 일부 노출시키는 콘택홀을 형성하는 단계; 및상기 식각시 발생되는 상기 완충산화막의 손실부분에만 소정부분 매립되도록 식각배리어막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 식각배리어막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각배리어막을 형성하는 단계는상기 완충산화막의 손실부분이 매립되도록 상기 콘택홀 및 층간절연막 표면 상에 실리콘질화막을 형성하는 단계; 및상기 실리콘질화막을 블랭킷식각하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 실리콘질화막은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 식각배리어막을 형성하는 단계 이후에 습식세정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
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| KR1020020073754A KR20040045977A (ko) | 2002-11-26 | 2002-11-26 | 반도체 소자의 제조방법 |
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| KR20040045977A true KR20040045977A (ko) | 2004-06-05 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101034348B1 (ko) * | 2010-12-15 | 2011-05-16 | 서영숙 | 수문 |
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2002
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