JP2002203808A - 半導体素子の製造方法及び半導体素子 - Google Patents
半導体素子の製造方法及び半導体素子Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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-
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Abstract
(57)【要約】
【課題】 漏洩電流特性を改善できる半導体素子の製造
方法及び半導体素子を提供する。 【解決手段】 半導体基板１０１の上にゲート絶縁膜１
０５、第１導電膜、エッチング阻止膜パターン１０９
ａ、ハードマスクパターン１１１ａ及び反射防止膜パタ
ーンを形成する。反射防止膜パターン及び第１導電膜を
エッチングしてゲート電極１０７ａを形成し、ハードマ
スクパターン１１１ａを露出させる。その後全面に形成
された層間絶縁膜及びスペーサ絶縁膜１１７をパターニ
ングし、ゲート電極１０７ａの間の半導体基板１０１を
露出させる自己整列コンタクトホールを形成し、ゲート
電極１０７ａ及びエッチング阻止膜パターン１０９ａの
側壁にスペーサ１１７ｓを形成する。自己整列コンタク
トホールには半導体基板１０１と接触する導電性パッド
１２５ａを形成する。隣り合った導電性パッド１２５ａ
の間は反射防止膜パターンが残存せず、漏洩電流特性が
改善される。
方法及び半導体素子を提供する。 【解決手段】 半導体基板１０１の上にゲート絶縁膜１
０５、第１導電膜、エッチング阻止膜パターン１０９
ａ、ハードマスクパターン１１１ａ及び反射防止膜パタ
ーンを形成する。反射防止膜パターン及び第１導電膜を
エッチングしてゲート電極１０７ａを形成し、ハードマ
スクパターン１１１ａを露出させる。その後全面に形成
された層間絶縁膜及びスペーサ絶縁膜１１７をパターニ
ングし、ゲート電極１０７ａの間の半導体基板１０１を
露出させる自己整列コンタクトホールを形成し、ゲート
電極１０７ａ及びエッチング阻止膜パターン１０９ａの
側壁にスペーサ１１７ｓを形成する。自己整列コンタク
トホールには半導体基板１０１と接触する導電性パッド
１２５ａを形成する。隣り合った導電性パッド１２５ａ
の間は反射防止膜パターンが残存せず、漏洩電流特性が
改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集素子の製
造方法及び半導体素子に関し、さらには反射防止膜及び
自己整列コンタクト技術を使用する半導体素子の製造方
法及び半導体素子に関する。
造方法及び半導体素子に関し、さらには反射防止膜及び
自己整列コンタクト技術を使用する半導体素子の製造方
法及び半導体素子に関する。
【０００２】
【従来の技術】半導体素子の集積度の増加に従って、異
なる導電層を電気的に連結するためのコンタクトホール
を形成する技術の重要性が増加しつつある。これに従っ
て、近年、高集積半導体素子の製造に適合する自己整列
コンタクト技術が提案されてきた。
なる導電層を電気的に連結するためのコンタクトホール
を形成する技術の重要性が増加しつつある。これに従っ
て、近年、高集積半導体素子の製造に適合する自己整列
コンタクト技術が提案されてきた。
【０００３】図１から図５は、自己整列技術を使用して
ＤＲＡＭ素子を製造する従来の方法を説明するための断
面図である。ここで、各図にはセルアレイ領域を示す。
図１に示すように、半導体基板１の所定領域に素子分離
膜３を形成して、活性領域を限定する。活性領域の上に
ゲート酸化膜５を形成した後、その結果物の全面に導電
膜７、エッチング阻止膜９、ハードマスク膜１１及び反
射防止膜１３を順次に形成する。反射防止膜１３の上に
ゲートパターン、即ち、ワードラインを限定するための
第１フォトレジストパターン１５を形成する。エッチン
グ阻止膜９はシリコン酸化膜に対してエッチング選択比
を有する絶縁膜、例えば、シリコン窒化膜で形成し、ハ
ードマスク膜１１は導電膜７に対してエッチング選択比
を有する絶縁膜、例えば、化学気相蒸着（以下「化学気
相蒸着」を「ＣＶＤ」と記す）酸化膜で形成する。又、
反射防止膜１３は第１フォトレジストパターン１５を形
成するための写真工程を実行する間に乱反射（ｉｒｒｅ
ｇｕｌａｒ ｒｅｆｌｅｃｔｉｏｎ）を最小化するのに
適合する物質膜、例えば、プラズマＣＶＤ工程によるシ
リコンオキシナイトライド膜で形成する。一般に、プラ
ズマＣＶＤ工程によって形成されたシリコンオキシナイ
トライド膜は乱反射を抑制する性質に優れている。しか
し、プラズマＣＶＤ工程によって形成された絶縁膜は低
圧ＣＶＤ工程によって形成された絶縁膜に比べて多孔性
（ｐｏｒｏｕｓ）であるので、漏洩電流の特性が不良で
ある。
ＤＲＡＭ素子を製造する従来の方法を説明するための断
面図である。ここで、各図にはセルアレイ領域を示す。
図１に示すように、半導体基板１の所定領域に素子分離
膜３を形成して、活性領域を限定する。活性領域の上に
ゲート酸化膜５を形成した後、その結果物の全面に導電
膜７、エッチング阻止膜９、ハードマスク膜１１及び反
射防止膜１３を順次に形成する。反射防止膜１３の上に
ゲートパターン、即ち、ワードラインを限定するための
第１フォトレジストパターン１５を形成する。エッチン
グ阻止膜９はシリコン酸化膜に対してエッチング選択比
を有する絶縁膜、例えば、シリコン窒化膜で形成し、ハ
ードマスク膜１１は導電膜７に対してエッチング選択比
を有する絶縁膜、例えば、化学気相蒸着（以下「化学気
相蒸着」を「ＣＶＤ」と記す）酸化膜で形成する。又、
反射防止膜１３は第１フォトレジストパターン１５を形
成するための写真工程を実行する間に乱反射（ｉｒｒｅ
ｇｕｌａｒ ｒｅｆｌｅｃｔｉｏｎ）を最小化するのに
適合する物質膜、例えば、プラズマＣＶＤ工程によるシ
リコンオキシナイトライド膜で形成する。一般に、プラ
ズマＣＶＤ工程によって形成されたシリコンオキシナイ
トライド膜は乱反射を抑制する性質に優れている。しか
し、プラズマＣＶＤ工程によって形成された絶縁膜は低
圧ＣＶＤ工程によって形成された絶縁膜に比べて多孔性
（ｐｏｒｏｕｓ）であるので、漏洩電流の特性が不良で
ある。
【０００４】図２に示すように、第１フォトレジストパ
ターン１５をエッチングマスクとして使用して反射防止
膜１３、ハードマスク層１１及びエッチング阻止膜９を
連続的にエッチングする。その結果、導電膜７の上に複
数の並行したエッチング阻止膜パターン９ａが形成さ
れ、各エッチング阻止膜パターン９ａの上にハードマス
クパターン１１ａ及び反射防止膜パターン１３ａが順次
に形成される。続いて、第１フォトレジストパターン１
５を除去する。
ターン１５をエッチングマスクとして使用して反射防止
膜１３、ハードマスク層１１及びエッチング阻止膜９を
連続的にエッチングする。その結果、導電膜７の上に複
数の並行したエッチング阻止膜パターン９ａが形成さ
れ、各エッチング阻止膜パターン９ａの上にハードマス
クパターン１１ａ及び反射防止膜パターン１３ａが順次
に形成される。続いて、第１フォトレジストパターン１
５を除去する。
【０００５】図３に示すように、エッチング阻止膜パタ
ーン９ａの間の導電膜７を選択的にエッチングして、ゲ
ート電極７ａを形成する。この時、ハードマスクパター
ン１１ａの上に反射防止膜パターン１３ａが残存する。
結果的に、ゲート絶縁膜５の上に複数の並行したゲート
パターン１４が形成される。この時、周辺回路領域（図
示しない）にもゲートパターンが形成される。各ゲート
パターン１４は順次に積層されたゲート電極７ａ、エッ
チング阻止膜パターン９ａ、ハードマスクパターン１１
ａ及び反射防止膜パターン１３ａを含む。ゲートパター
ン１４が形成された結果物の全面にコンフォーマルなス
ペーサ絶縁膜１７を形成する。スペーサ絶縁膜１７の上
に層間絶縁膜１９、例えば、ＣＶＤ酸化膜を形成する。
ーン９ａの間の導電膜７を選択的にエッチングして、ゲ
ート電極７ａを形成する。この時、ハードマスクパター
ン１１ａの上に反射防止膜パターン１３ａが残存する。
結果的に、ゲート絶縁膜５の上に複数の並行したゲート
パターン１４が形成される。この時、周辺回路領域（図
示しない）にもゲートパターンが形成される。各ゲート
パターン１４は順次に積層されたゲート電極７ａ、エッ
チング阻止膜パターン９ａ、ハードマスクパターン１１
ａ及び反射防止膜パターン１３ａを含む。ゲートパター
ン１４が形成された結果物の全面にコンフォーマルなス
ペーサ絶縁膜１７を形成する。スペーサ絶縁膜１７の上
に層間絶縁膜１９、例えば、ＣＶＤ酸化膜を形成する。
【０００６】図示しないが、層間絶縁膜１９を形成する
前に周辺回路領域のスペーサ絶縁膜１７を選択的に異方
性エッチングして、周辺回路領域の内部のゲートパター
ンの側壁にスペーサを形成する。ここで、周辺回路領域
だけでなく、セルアレイ領域の内部にスペーサを形成す
る場合には、異方性エッチング工程によって、セルアレ
イ領域の内部の半導体基板にエッチング損傷が与えられ
る。セルアレイ領域の半導体基板にエッチング損傷が与
えられると、セルトランジスタの接合漏洩電流特性が低
下する。これによって、ＤＲＡＭ素子のリフレッシュ周
期が縮まる問題が発生する。従って、周辺回路領域に形
成されるゲートパターンの側壁だけに選択的にスペーサ
を形成する技術が幅広く使用されている。続いて、層間
絶縁膜１９の上に自己整列コンタクトホールを限定する
第２フォトレジストパターン２１を形成する。
前に周辺回路領域のスペーサ絶縁膜１７を選択的に異方
性エッチングして、周辺回路領域の内部のゲートパター
ンの側壁にスペーサを形成する。ここで、周辺回路領域
だけでなく、セルアレイ領域の内部にスペーサを形成す
る場合には、異方性エッチング工程によって、セルアレ
イ領域の内部の半導体基板にエッチング損傷が与えられ
る。セルアレイ領域の半導体基板にエッチング損傷が与
えられると、セルトランジスタの接合漏洩電流特性が低
下する。これによって、ＤＲＡＭ素子のリフレッシュ周
期が縮まる問題が発生する。従って、周辺回路領域に形
成されるゲートパターンの側壁だけに選択的にスペーサ
を形成する技術が幅広く使用されている。続いて、層間
絶縁膜１９の上に自己整列コンタクトホールを限定する
第２フォトレジストパターン２１を形成する。
【０００７】図４に示すように、第２フォトレジストパ
ターン２１をエッチングマスクとして使用して層間絶縁
膜１９、スペーサ絶縁膜１７及びゲート酸化膜を連続的
に異方性エッチングし、ゲートパターン１４の間の半導
体基板１を露出させる自己整列コンタクトホール２３を
形成する。この時、エッチング阻止膜パターン９ａはエ
ッチング阻止膜の役割を果たす。従って、ゲート電極７
ａ及びエッチング阻止膜パターン９ａの側壁にスペーサ
１７ａが形成される。又、エッチング阻止膜パターン９
ａの上に積層されたハードマスクパターン１１ａ及び反
射防止膜パターン１３ａの端がエッチングされ得る。続
いて、第２フォトレジストパターン２１を除去する。
ターン２１をエッチングマスクとして使用して層間絶縁
膜１９、スペーサ絶縁膜１７及びゲート酸化膜を連続的
に異方性エッチングし、ゲートパターン１４の間の半導
体基板１を露出させる自己整列コンタクトホール２３を
形成する。この時、エッチング阻止膜パターン９ａはエ
ッチング阻止膜の役割を果たす。従って、ゲート電極７
ａ及びエッチング阻止膜パターン９ａの側壁にスペーサ
１７ａが形成される。又、エッチング阻止膜パターン９
ａの上に積層されたハードマスクパターン１１ａ及び反
射防止膜パターン１３ａの端がエッチングされ得る。続
いて、第２フォトレジストパターン２１を除去する。
【０００８】図５に示すように、層間絶縁膜１９の上に
自己整列コンタクトホール２３を充填する導電膜、例え
ば、ポリシリコン膜を形成する。続いて、ゲートパター
ン１４の上のスペーサ絶縁膜１７が露出するまで、導電
膜及び層間絶縁膜１９を全面エッチングし、自己整列コ
ンタクトホール２３の内部に導電性パッド２５を形成す
る。これによって、隣り合った導電性パッド２５の間に
反射防止膜パターン１３ａが残存する。
自己整列コンタクトホール２３を充填する導電膜、例え
ば、ポリシリコン膜を形成する。続いて、ゲートパター
ン１４の上のスペーサ絶縁膜１７が露出するまで、導電
膜及び層間絶縁膜１９を全面エッチングし、自己整列コ
ンタクトホール２３の内部に導電性パッド２５を形成す
る。これによって、隣り合った導電性パッド２５の間に
反射防止膜パターン１３ａが残存する。
【０００９】前述のように、従来の技術によると、プラ
ズマＣＶＤ工程によって形成された反射防止膜パターン
が隣り合った導電性パッドの間に残存する。従って、導
電性パッドの間の漏洩電流の特性が低下する。結果的
に、ＤＲＡＭ素子の電気的な特性、特にリグレッシュ特
性が低下する。
ズマＣＶＤ工程によって形成された反射防止膜パターン
が隣り合った導電性パッドの間に残存する。従って、導
電性パッドの間の漏洩電流の特性が低下する。結果的
に、ＤＲＡＭ素子の電気的な特性、特にリグレッシュ特
性が低下する。
【００１０】
【発明が解決しようとする課題】本発明の目的は、隣り
合った導電性パッドの間の漏洩電流特性を改善できる半
導体素子の製造方法を提供することにある。本発明の目
的は、隣り合った導電性パッドの間の漏洩電流特性に優
れた半導体素子を提供することにある。
合った導電性パッドの間の漏洩電流特性を改善できる半
導体素子の製造方法を提供することにある。本発明の目
的は、隣り合った導電性パッドの間の漏洩電流特性に優
れた半導体素子を提供することにある。
【００１１】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明は自己整列コンタクト技術を利用する半導
体素子の製造方法を提供する。この方法は半導体基板の
上部に第１導電膜を形成し、第１導電膜の上に複数の並
行したエッチング阻止膜パターンと、各エッチング阻止
膜パターンの上に積層されるハードマスクパターンと、
エッチング阻止膜パターン及びハードマスクパターンの
上に積層される反射防止膜パターンとを形成することを
含む。又、反射防止膜パターンは有機反射防止膜又は無
機反射防止膜で形成する。反射防止膜パターン及び第１
導電膜をエッチングして、エッチング阻止膜パターンの
下にゲート電極を形成し、ハードマスクパターンを露出
させる。ゲート電極が形成された結果物の全面にコンフ
ォーマルなスペーサ絶縁膜を形成し、スペーサ絶縁膜の
上にゲート電極の間のギャップ領域を充填する層間絶縁
膜を形成する。層間絶縁膜、スペーサ絶縁膜及びハード
マスクパターンをエッチングして、ゲート電極の間の半
導体基板を露出させる自己整列コンタクトホールを形成
すると同時にゲート電極の側壁とエッチング阻止膜パタ
ーンの側壁とにスペーサを形成する。この時、自己整列
コンタクトホールを形成するためのエッチング工程は、
エッチング阻止膜パターンに対してエッチング選択比を
有するエッチング方法を使用して実行する。これによ
り、ゲート電極の上部面が露出することを防止できる。
めに、本発明は自己整列コンタクト技術を利用する半導
体素子の製造方法を提供する。この方法は半導体基板の
上部に第１導電膜を形成し、第１導電膜の上に複数の並
行したエッチング阻止膜パターンと、各エッチング阻止
膜パターンの上に積層されるハードマスクパターンと、
エッチング阻止膜パターン及びハードマスクパターンの
上に積層される反射防止膜パターンとを形成することを
含む。又、反射防止膜パターンは有機反射防止膜又は無
機反射防止膜で形成する。反射防止膜パターン及び第１
導電膜をエッチングして、エッチング阻止膜パターンの
下にゲート電極を形成し、ハードマスクパターンを露出
させる。ゲート電極が形成された結果物の全面にコンフ
ォーマルなスペーサ絶縁膜を形成し、スペーサ絶縁膜の
上にゲート電極の間のギャップ領域を充填する層間絶縁
膜を形成する。層間絶縁膜、スペーサ絶縁膜及びハード
マスクパターンをエッチングして、ゲート電極の間の半
導体基板を露出させる自己整列コンタクトホールを形成
すると同時にゲート電極の側壁とエッチング阻止膜パタ
ーンの側壁とにスペーサを形成する。この時、自己整列
コンタクトホールを形成するためのエッチング工程は、
エッチング阻止膜パターンに対してエッチング選択比を
有するエッチング方法を使用して実行する。これによ
り、ゲート電極の上部面が露出することを防止できる。
【００１２】第１導電膜をエッチングする前に、反射防
止膜パターンを別途のエッチング工程を利用してエッチ
ングできる。この時、反射防止膜パターンをエッチング
する工程は、ハードマスクパターンの上に初期の厚さよ
り薄い反射防止膜パターンが残存するように実行する。
ハードマスクパターンの上に残存する反射防止膜パター
ンは第１導電膜をエッチングする間に除去される。これ
に対して、反射防止膜パターンを完全に除去してハード
マスクパターンを露出させた後に、第１導電膜をエッチ
ングすることもできる。ここで、反射防止膜パターンを
エッチングする工程と第１導電膜をエッチングする工程
とはインサイチュー工程によって実行することが望まし
い。
止膜パターンを別途のエッチング工程を利用してエッチ
ングできる。この時、反射防止膜パターンをエッチング
する工程は、ハードマスクパターンの上に初期の厚さよ
り薄い反射防止膜パターンが残存するように実行する。
ハードマスクパターンの上に残存する反射防止膜パター
ンは第１導電膜をエッチングする間に除去される。これ
に対して、反射防止膜パターンを完全に除去してハード
マスクパターンを露出させた後に、第１導電膜をエッチ
ングすることもできる。ここで、反射防止膜パターンを
エッチングする工程と第１導電膜をエッチングする工程
とはインサイチュー工程によって実行することが望まし
い。
【００１３】他の技術的な目的を達成するために、本発
明は自己整列コンタクトホールを有する半導体素子を提
供する。この半導体素子は半導体基板の上に形成された
複数の並行したゲートパターンと、ゲートパターンの上
に積層されたスペーサ絶縁膜とを含む。各ゲートパター
ンは順次に積層されたゲート電極、エッチング阻止膜パ
ターン及びハードマスクパタンを含む。ゲート電極の側
壁とエッチング阻止膜パターンの側壁とはスペーサによ
って覆われる。ゲートパターンの間の所定領域は導電性
パッドによって充填される。
明は自己整列コンタクトホールを有する半導体素子を提
供する。この半導体素子は半導体基板の上に形成された
複数の並行したゲートパターンと、ゲートパターンの上
に積層されたスペーサ絶縁膜とを含む。各ゲートパター
ンは順次に積層されたゲート電極、エッチング阻止膜パ
ターン及びハードマスクパタンを含む。ゲート電極の側
壁とエッチング阻止膜パターンの側壁とはスペーサによ
って覆われる。ゲートパターンの間の所定領域は導電性
パッドによって充填される。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して、
本発明の望ましい実施例を詳細に説明する。図６及び図
７は本発明による半導体素子の反射防止膜パターンを除
去する工程に使用される一般的なエッチング装置を示す
模式図である。詳細には、図６はディカップルドプラズ
マソース装置の模式図であり、図７はトランスフォーマ
カップルドプラズマ装置の模式図である。
本発明の望ましい実施例を詳細に説明する。図６及び図
７は本発明による半導体素子の反射防止膜パターンを除
去する工程に使用される一般的なエッチング装置を示す
模式図である。詳細には、図６はディカップルドプラズ
マソース装置の模式図であり、図７はトランスフォーマ
カップルドプラズマ装置の模式図である。
【００１５】図６を参照すると、ドーム形態のエッチン
グチャンバ５１の外壁が誘導コイル（ｉｎｄｕｃｔｉｏ
ｎ ｃｏｉｌ：５５）によって囲まれている。誘導コイ
ル５５はソース電源５９と接続する。エッチングチャン
バ５１の内部にチャック５３が設置され、チャック５３
の上に半導体基板（図示しない）が配置される。チャッ
ク５３はバイアス電源５７と接続する。誘導コイル５５
にソース電源５９によってラジオ周波数電力（ｒａｄｉ
ｏ ｆｒｅｑｕｅｎｃｙ ｐｏｗｅｒ）が印加される
と、エッチングチャンバ５１の内部に注入されるソース
ガスがイオン化される。これによって、エッチングチャ
ンバ５１の内部にプラズマが形成される。又、チャック
５３にバイアス電源５７によってラジオ周波数電力が印
加されると、プラズマの内部のイオンがチャック５３の
表面に垂直な方向に沿って加速され、エッチング工程が
実行される。
グチャンバ５１の外壁が誘導コイル（ｉｎｄｕｃｔｉｏ
ｎ ｃｏｉｌ：５５）によって囲まれている。誘導コイ
ル５５はソース電源５９と接続する。エッチングチャン
バ５１の内部にチャック５３が設置され、チャック５３
の上に半導体基板（図示しない）が配置される。チャッ
ク５３はバイアス電源５７と接続する。誘導コイル５５
にソース電源５９によってラジオ周波数電力（ｒａｄｉ
ｏ ｆｒｅｑｕｅｎｃｙ ｐｏｗｅｒ）が印加される
と、エッチングチャンバ５１の内部に注入されるソース
ガスがイオン化される。これによって、エッチングチャ
ンバ５１の内部にプラズマが形成される。又、チャック
５３にバイアス電源５７によってラジオ周波数電力が印
加されると、プラズマの内部のイオンがチャック５３の
表面に垂直な方向に沿って加速され、エッチング工程が
実行される。
【００１６】図７を参照すると、上部開口部を有するエ
ッチングチャンバ７１の内部にチャック７５が位置して
いる。チャック７５はバイアス電源７９と接続する。
又、エッチングチャンバ７１の上部開口部は絶縁物質、
即ち、石英（ｑｕａｒｔｚ）からなるチャンバ蓋７３に
よって覆われ、チャンバ蓋７３の上に誘導コイル７７が
位置する。誘導コイル７７はソース電源８１と接続す
る。図７に示すトランスフォーマカップルドプラズマ装
置の動作原理は、図６に示すディカップルドプラズマソ
ース装置の動作原理と同一である。従って、本発明の実
施例では図６に示すディカップルドプラズマソース装置
を使用して半導体素子を製造する方法を説明する。
ッチングチャンバ７１の内部にチャック７５が位置して
いる。チャック７５はバイアス電源７９と接続する。
又、エッチングチャンバ７１の上部開口部は絶縁物質、
即ち、石英（ｑｕａｒｔｚ）からなるチャンバ蓋７３に
よって覆われ、チャンバ蓋７３の上に誘導コイル７７が
位置する。誘導コイル７７はソース電源８１と接続す
る。図７に示すトランスフォーマカップルドプラズマ装
置の動作原理は、図６に示すディカップルドプラズマソ
ース装置の動作原理と同一である。従って、本発明の実
施例では図６に示すディカップルドプラズマソース装置
を使用して半導体素子を製造する方法を説明する。
【００１７】図６及び図８から図１３を参照して、本発
明の実行例による半導体素子の製造方法を説明する。こ
こで、図８から図１３はＤＲＡＭ素子のセルアレイ領域
を示す。図８に示すように、半導体基板１０１の所定領
域に素子分離膜１０３を形成して活性領域を限定する。
活性領域の上にゲート絶縁膜１０５を形成する。ゲート
絶縁膜１０５が形成された結果物の全面に第１導電膜１
０７、エッチング阻止膜１０９、ハードマスク層１１１
及び反射防止膜１１３を順次に形成する。第１導電膜１
０７はドーピングされたポリシリコン膜又は金属ポリサ
イド膜で形成する。又、エッチング阻止膜１０９はシリ
コン酸化膜に対してエッチング選択比を有する絶縁膜、
例えば、シリコン窒化膜で形成する。より詳細には、エ
ッチング阻止膜１０９は低圧ＣＶＤ工程によるシリコン
窒化膜で形成することが望ましい。ハードマスク層１１
１は第１導電膜に対してエッチング選択比を有する絶縁
膜、例えば、ＣＶＤ酸化膜で形成することが望ましい。
明の実行例による半導体素子の製造方法を説明する。こ
こで、図８から図１３はＤＲＡＭ素子のセルアレイ領域
を示す。図８に示すように、半導体基板１０１の所定領
域に素子分離膜１０３を形成して活性領域を限定する。
活性領域の上にゲート絶縁膜１０５を形成する。ゲート
絶縁膜１０５が形成された結果物の全面に第１導電膜１
０７、エッチング阻止膜１０９、ハードマスク層１１１
及び反射防止膜１１３を順次に形成する。第１導電膜１
０７はドーピングされたポリシリコン膜又は金属ポリサ
イド膜で形成する。又、エッチング阻止膜１０９はシリ
コン酸化膜に対してエッチング選択比を有する絶縁膜、
例えば、シリコン窒化膜で形成する。より詳細には、エ
ッチング阻止膜１０９は低圧ＣＶＤ工程によるシリコン
窒化膜で形成することが望ましい。ハードマスク層１１
１は第１導電膜に対してエッチング選択比を有する絶縁
膜、例えば、ＣＶＤ酸化膜で形成することが望ましい。
【００１８】加えて、反射防止膜１１３は写真工程を実
行する間に乱反射を最小化するのに適合する物質膜で形
成する。例えば、反射防止膜１１３はプラズマＣＶＤ工
程によるシリコンオキシナイトライド膜のような無機反
射防止膜で形成することが望ましい。しかし、反射防止
膜１１３は有機反射防止膜で形成することもできる。
行する間に乱反射を最小化するのに適合する物質膜で形
成する。例えば、反射防止膜１１３はプラズマＣＶＤ工
程によるシリコンオキシナイトライド膜のような無機反
射防止膜で形成することが望ましい。しかし、反射防止
膜１１３は有機反射防止膜で形成することもできる。
【００１９】プラズマＣＶＤシリコンオキシナイトライ
ド膜（ｐｌａｓｍａ ＣＶＤ ＳｉＯＮ）は反射防止膜
として適合する特性を有するが、４００℃以下の低温で
形成されるので、多空性である。従って、プラズマＣＶ
Ｄシリコンオキシナイトライド膜は低圧ＣＶＤシリコン
窒化膜（ＬＰＣＶＤ ＳｉＮ）に比べて悪い漏洩電流特
性を示す。反射防止膜１１３は６００Å程度の厚さで形
成することが望ましい。しかし、反射防止膜１１３は５
００Åより薄く、例えば、３００Åの厚さで形成するこ
ともできる。
ド膜（ｐｌａｓｍａ ＣＶＤ ＳｉＯＮ）は反射防止膜
として適合する特性を有するが、４００℃以下の低温で
形成されるので、多空性である。従って、プラズマＣＶ
Ｄシリコンオキシナイトライド膜は低圧ＣＶＤシリコン
窒化膜（ＬＰＣＶＤ ＳｉＮ）に比べて悪い漏洩電流特
性を示す。反射防止膜１１３は６００Å程度の厚さで形
成することが望ましい。しかし、反射防止膜１１３は５
００Åより薄く、例えば、３００Åの厚さで形成するこ
ともできる。
【００２０】図９に示すように、反射防止膜１１３の上
に第１フォトレジストパターン１１５を形成する。第１
フォトレジストパターン１１５をエッチングマスクとし
て使用して反射防止膜１１３、ハードマスク層１１１及
びエッチング阻止膜１０９を連続的にエッチングし、複
数の並行したキャッピング膜パターン１１２と、キャッ
ピング膜パターン１１２の上に積層される反射防止膜パ
ターン１１３ａとを形成する。各キャッピング膜パター
ン１１２は順次に積層されたエッチング阻止膜パターン
１０９ａ及びハードマスクパターン１１１ａを含む。キ
ャッピング膜パターン１１２及び反射防止膜パターン１
１３ａを形成するためのエッチング工程は、ＣＦ4ガス
及びＣＨＦ3ガスを使用する通常の乾式エッチング工程
によって実行する。
に第１フォトレジストパターン１１５を形成する。第１
フォトレジストパターン１１５をエッチングマスクとし
て使用して反射防止膜１１３、ハードマスク層１１１及
びエッチング阻止膜１０９を連続的にエッチングし、複
数の並行したキャッピング膜パターン１１２と、キャッ
ピング膜パターン１１２の上に積層される反射防止膜パ
ターン１１３ａとを形成する。各キャッピング膜パター
ン１１２は順次に積層されたエッチング阻止膜パターン
１０９ａ及びハードマスクパターン１１１ａを含む。キ
ャッピング膜パターン１１２及び反射防止膜パターン１
１３ａを形成するためのエッチング工程は、ＣＦ4ガス
及びＣＨＦ3ガスを使用する通常の乾式エッチング工程
によって実行する。
【００２１】図１０に示すように、第１フォトレジスト
パターン１１５を除去する。次に、反射防止膜パターン
１１３ａを除去して、ハードマスクパターン１１１ａの
上部面を露出させる。反射防止膜パターン１１３ａを除
去する工程は、湿式エッチング工程又は乾式エッチング
工程を利用して実行する。より詳細には、反射防止膜パ
ターン１１３ａを除去するための湿式エッチング工程は
リン酸（Ｈ3ＰＯ4）溶液を使用して実行する。
パターン１１５を除去する。次に、反射防止膜パターン
１１３ａを除去して、ハードマスクパターン１１１ａの
上部面を露出させる。反射防止膜パターン１１３ａを除
去する工程は、湿式エッチング工程又は乾式エッチング
工程を利用して実行する。より詳細には、反射防止膜パ
ターン１１３ａを除去するための湿式エッチング工程は
リン酸（Ｈ3ＰＯ4）溶液を使用して実行する。
【００２２】他の方法として、反射防止膜パターン１１
３ａを除去するための乾式エッチング工程は、図６に示
すディカップルドプラズマソース装置、又は、図７に示
すトランスフォーマカップルドプラズマ装置を使用して
実行できる。この時、反射防止膜パターン１１３ａ、即
ち、プラズマＣＶＤオキシナイトライド膜をエッチング
するための工程ガスとして、ＣＦ4ガス又はＣＦ4及びＳ
Ｆ6の混合ガスを使用する。ここで、反射防止膜パター
ン１１３ａが５００Åより厚い場合、反射防止膜パター
ン１１３ａを完全に除去しないこともできる。これは反
射防止膜パターン１１３ａをＣＦ4ガスを使用して過度
にエッチングする場合、第１導電膜１０７が等方性エッ
チングされ得るためである。反射防止膜パターン１１３
ａをエッチングする間に第１導電膜１０７が等方性エッ
チングされると、後続工程で形成されるゲート電極の側
壁はリセスされたプロファイルを有する。従って、反射
防止膜パターン１１３ａが５００Åより厚い場合、ＣＦ
4ガスを使用するエッチング工程を実行する間、反射防
止膜パターン１１３ａを完全に除去しないことが望まし
い。即ち、ハードマスクパターン１１１ａの上に５００
Åより薄い反射防止膜パターンを残存させることが望ま
しい。
３ａを除去するための乾式エッチング工程は、図６に示
すディカップルドプラズマソース装置、又は、図７に示
すトランスフォーマカップルドプラズマ装置を使用して
実行できる。この時、反射防止膜パターン１１３ａ、即
ち、プラズマＣＶＤオキシナイトライド膜をエッチング
するための工程ガスとして、ＣＦ4ガス又はＣＦ4及びＳ
Ｆ6の混合ガスを使用する。ここで、反射防止膜パター
ン１１３ａが５００Åより厚い場合、反射防止膜パター
ン１１３ａを完全に除去しないこともできる。これは反
射防止膜パターン１１３ａをＣＦ4ガスを使用して過度
にエッチングする場合、第１導電膜１０７が等方性エッ
チングされ得るためである。反射防止膜パターン１１３
ａをエッチングする間に第１導電膜１０７が等方性エッ
チングされると、後続工程で形成されるゲート電極の側
壁はリセスされたプロファイルを有する。従って、反射
防止膜パターン１１３ａが５００Åより厚い場合、ＣＦ
4ガスを使用するエッチング工程を実行する間、反射防
止膜パターン１１３ａを完全に除去しないことが望まし
い。即ち、ハードマスクパターン１１１ａの上に５００
Åより薄い反射防止膜パターンを残存させることが望ま
しい。
【００２３】ディカップルドプラズマソース装置を使用
して、反射防止膜パターン１１３ａをエッチングした
り、除去したりする場合、第１フォトレジストパターン
１１５が除去された半導体基板をエッチングチャンバ５
１の内部のチャック５３の上にロードする。続いて、エ
ッチングチャンバ５１の内部にエッチングガス、例え
ば、ＣＦ4ガス又はＣＦ4及びＳＦ6の混合ガスを注入
し、誘導コイル５５及びチャック５３に各々２００Ｗか
ら８００Ｗのソース電力ならびに６０Ｗから３００Ｗの
バイアス電力を印加する。望ましくは、ソース電力は６
００Ｗであり、バイアス電力は９０Ｗである。これによ
って、反射防止膜パターン１１３ａが選択的に除去され
る。この時、エッチングチャンバ５１の内部の圧力は５
ｍＴｏｒｒから６０ｍＴｏｒｒ、望ましくは１０ｍＴｏ
ｒｒに調節する。
して、反射防止膜パターン１１３ａをエッチングした
り、除去したりする場合、第１フォトレジストパターン
１１５が除去された半導体基板をエッチングチャンバ５
１の内部のチャック５３の上にロードする。続いて、エ
ッチングチャンバ５１の内部にエッチングガス、例え
ば、ＣＦ4ガス又はＣＦ4及びＳＦ6の混合ガスを注入
し、誘導コイル５５及びチャック５３に各々２００Ｗか
ら８００Ｗのソース電力ならびに６０Ｗから３００Ｗの
バイアス電力を印加する。望ましくは、ソース電力は６
００Ｗであり、バイアス電力は９０Ｗである。これによ
って、反射防止膜パターン１１３ａが選択的に除去され
る。この時、エッチングチャンバ５１の内部の圧力は５
ｍＴｏｒｒから６０ｍＴｏｒｒ、望ましくは１０ｍＴｏ
ｒｒに調節する。
【００２４】次に、ハードマスクパターン１１１ａをエ
ッチングマスクとして使用して、第１導電膜１０７をエ
ッチングし、キャッピング膜パターン１１２の下にゲー
ト電極１０７ａ、即ち、ワードラインを形成する。ゲー
ト電極１０７ａとその上に積層されたキャッピング膜パ
ターン１１２とはゲートパターン１１２ａを構成する。
この時、図示しないが、周辺回路領域にもゲートパター
ンが形成される。第１導電膜１０７がタングステンポリ
サイド膜である場合、塩素ガス及びＳＦ6ガスを使用し
て第１導電膜１０７をエッチングする。他の方法とし
て、タングステンポリサイド膜は塩素ガス及びＨＢｒガ
スを使用してエッチングすることもできる。
ッチングマスクとして使用して、第１導電膜１０７をエ
ッチングし、キャッピング膜パターン１１２の下にゲー
ト電極１０７ａ、即ち、ワードラインを形成する。ゲー
ト電極１０７ａとその上に積層されたキャッピング膜パ
ターン１１２とはゲートパターン１１２ａを構成する。
この時、図示しないが、周辺回路領域にもゲートパター
ンが形成される。第１導電膜１０７がタングステンポリ
サイド膜である場合、塩素ガス及びＳＦ6ガスを使用し
て第１導電膜１０７をエッチングする。他の方法とし
て、タングステンポリサイド膜は塩素ガス及びＨＢｒガ
スを使用してエッチングすることもできる。
【００２５】一方、反射防止膜パターン１１３ａをエッ
チングしたり、除去したりする工程と第１導電膜１０７
をエッチングする工程とは、インサイチュー工程を使用
して実行することもできる。ここで、インサイチュー工
程は１つのエッチングチャンバの内部で連続的に実行さ
れる２段階の乾式エッチングを含む。第１段階の乾式エ
ッチングは反射防止膜パターン１１３ａをＣＦ4ガスを
使用してエッチングするための工程であり、第２段階の
乾式エッチングは第１導電膜１０７を塩素ガスを使用し
てエッチングするための工程である。この時、塩素ガス
を使用して第１導電膜１０７をエッチングする工程は、
プラズマＣＶＤオキシナイトライドからなる反射防止膜
パターン１１３ａに対して低エッチング選択比を有す
る。従って、ハードマスクパターン１１１ａの上に残存
する５００Å以下の薄い反射防止膜パターン１１３ａは
第１導電膜１０７をエッチングする間に容易に除去され
る。
チングしたり、除去したりする工程と第１導電膜１０７
をエッチングする工程とは、インサイチュー工程を使用
して実行することもできる。ここで、インサイチュー工
程は１つのエッチングチャンバの内部で連続的に実行さ
れる２段階の乾式エッチングを含む。第１段階の乾式エ
ッチングは反射防止膜パターン１１３ａをＣＦ4ガスを
使用してエッチングするための工程であり、第２段階の
乾式エッチングは第１導電膜１０７を塩素ガスを使用し
てエッチングするための工程である。この時、塩素ガス
を使用して第１導電膜１０７をエッチングする工程は、
プラズマＣＶＤオキシナイトライドからなる反射防止膜
パターン１１３ａに対して低エッチング選択比を有す
る。従って、ハードマスクパターン１１１ａの上に残存
する５００Å以下の薄い反射防止膜パターン１１３ａは
第１導電膜１０７をエッチングする間に容易に除去され
る。
【００２６】又、図７の反射防止膜１１３を５００Åよ
り薄く形成する場合、反射防止膜パターン１１３ａを選
択的にエッチングするための別途の工程を実施しなくて
も、第１導電膜をエッチングする間に反射防止膜パター
ン１１３ａを容易に除去できる。
り薄く形成する場合、反射防止膜パターン１１３ａを選
択的にエッチングするための別途の工程を実施しなくて
も、第１導電膜をエッチングする間に反射防止膜パター
ン１１３ａを容易に除去できる。
【００２７】加えて、反射防止膜１１３を有機反射膜で
形成する場合、その厚さに関係なく、第１フォトレジス
トパターン１５を除去する間に反射防止膜パターン１１
３ａが除去される。従って、反射防止膜パターン１１３
ａを除去するための別途の工程を必要としない。
形成する場合、その厚さに関係なく、第１フォトレジス
トパターン１５を除去する間に反射防止膜パターン１１
３ａが除去される。従って、反射防止膜パターン１１３
ａを除去するための別途の工程を必要としない。
【００２８】図１１に示すように、ゲートパターン１１
２ａが形成された結果物の全面にコンフォーマルなスペ
ーサ絶縁膜１１７を形成する。スペーサ絶縁膜１１７は
低圧ＣＶＤ工程によるシリコン窒化膜で形成することが
望ましい。次に、図示しないが、周辺回路領域のスペー
サ絶縁膜１１７を選択的に異方性エッチングして、周辺
回路領域のゲートパターンの側壁にスペーサを形成す
る。ここで、周辺回路領域だけにスペーサを形成する理
由は、セルアレイ領域の半導体基板１０１に加えられる
エッチング損傷を最小化するためである。周辺回路領域
にスペーサが形成された結果物の全面にゲートパターン
１１２ａの間のギャップ領域を充填する層間絶縁膜１１
９を形成する。層間絶縁膜１１９はＣＶＤ工程によるシ
リコン酸化膜で形成することが望ましい。続いて、層間
絶縁膜１１９の上に第２フォトレジストパターン１２１
を形成する。第２フォトレジストパターン１２１はセル
アレイ領域の所定領域だけを露出させる開口部を有す
る。
２ａが形成された結果物の全面にコンフォーマルなスペ
ーサ絶縁膜１１７を形成する。スペーサ絶縁膜１１７は
低圧ＣＶＤ工程によるシリコン窒化膜で形成することが
望ましい。次に、図示しないが、周辺回路領域のスペー
サ絶縁膜１１７を選択的に異方性エッチングして、周辺
回路領域のゲートパターンの側壁にスペーサを形成す
る。ここで、周辺回路領域だけにスペーサを形成する理
由は、セルアレイ領域の半導体基板１０１に加えられる
エッチング損傷を最小化するためである。周辺回路領域
にスペーサが形成された結果物の全面にゲートパターン
１１２ａの間のギャップ領域を充填する層間絶縁膜１１
９を形成する。層間絶縁膜１１９はＣＶＤ工程によるシ
リコン酸化膜で形成することが望ましい。続いて、層間
絶縁膜１１９の上に第２フォトレジストパターン１２１
を形成する。第２フォトレジストパターン１２１はセル
アレイ領域の所定領域だけを露出させる開口部を有す
る。
【００２９】図１２を参照すると、第２フォトレジスト
パターン１２１をエッチングマスクとして使用して層間
絶縁膜１１９、スペーサ絶縁膜１１７及びゲート絶縁膜
１０５を順次に異方性エッチングし、ゲートパターン１
１２ａの間の活性領域を露出させる自己整列コンタクト
ホール１２３を形成する。この時、図に示すように、ハ
ードマスクパターン１１１ａの端部がエッチングされ、
ゲート電極１０７ａ及びエッチング阻止膜パターン１０
９ａの側壁にスペーサ１１７ｓが形成される。続いて、
自己整列コンタクトホール１２３が形成された結果物の
全面に第２導電膜１２５、例えば、ドーピングされたポ
リシリコン膜を形成する。
パターン１２１をエッチングマスクとして使用して層間
絶縁膜１１９、スペーサ絶縁膜１１７及びゲート絶縁膜
１０５を順次に異方性エッチングし、ゲートパターン１
１２ａの間の活性領域を露出させる自己整列コンタクト
ホール１２３を形成する。この時、図に示すように、ハ
ードマスクパターン１１１ａの端部がエッチングされ、
ゲート電極１０７ａ及びエッチング阻止膜パターン１０
９ａの側壁にスペーサ１１７ｓが形成される。続いて、
自己整列コンタクトホール１２３が形成された結果物の
全面に第２導電膜１２５、例えば、ドーピングされたポ
リシリコン膜を形成する。
【００３０】図１３に示すように、ゲートパターン１１
２ａの上にスペーサ絶縁膜１１７が露出するまで、第２
導電膜１２５及び層間絶縁膜１１９を全面エッチング
し、自己整列コンタクトホール１２３の内部に導電性パ
ッド１２５ａを形成する。その結果、隣り合った導電性
パッド１２５ａはゲートパターン１１２ａ及びスペーサ
絶縁膜１１７によって分離される。
２ａの上にスペーサ絶縁膜１１７が露出するまで、第２
導電膜１２５及び層間絶縁膜１１９を全面エッチング
し、自己整列コンタクトホール１２３の内部に導電性パ
ッド１２５ａを形成する。その結果、隣り合った導電性
パッド１２５ａはゲートパターン１１２ａ及びスペーサ
絶縁膜１１７によって分離される。
【００３１】続いて、図示しないが、導電性パッド１２
５ａの上にこれと電気的に接続されたビットライン及び
ストレージノードを通常の方法で形成する。以下、本発
明の実施例による半導体素子の構造を説明する。図１３
を参照すると、半導体基板１０１の所定領域に活性領域
を限定する素子分離膜１０３が位置している。複数の並
行したゲートパタン１１２ａが活性領域の上部を横切
る。各ゲートパターン１１２ａは順次に積層されたゲー
ト電極１０７ａ及びキャッピング膜パターン１１２を含
む。キャッピング膜パターン１１２は順次に積層された
エッチング阻止膜パターン１０９ａ及びハードマスクパ
ターン１１１ａで構成される。ゲート電極１０７ａ及び
活性領域の間にはゲート絶縁膜１０５が介在する。又、
ゲートパターン１１２ａの上にはスペーサ絶縁膜１１７
が位置し、ゲート電極１０７ａ及びエッチング阻止膜パ
ターン１０９ａの側壁はスペーサ１１７ｓによって覆わ
れる。従って、ゲート電極１０７ａの側壁及び上部面は
各々スペーサ１１７ｓ及びエッチング阻止膜パターン１
０９ａによって覆われる。ゲートパターン１１２ａの間
のギャップ領域は導電性パッドによって充填され、導電
性パッド１２５ａはゲートパターン１１２ａの間の半導
体基板１０１、即ち、活性領域と接触する。結果的に、
隣り合った導電性パッド１２５ａはゲートパターン１１
２ａとゲートパターン１１２ａの上のスペーサ絶縁膜１
１７とによって分離される。
５ａの上にこれと電気的に接続されたビットライン及び
ストレージノードを通常の方法で形成する。以下、本発
明の実施例による半導体素子の構造を説明する。図１３
を参照すると、半導体基板１０１の所定領域に活性領域
を限定する素子分離膜１０３が位置している。複数の並
行したゲートパタン１１２ａが活性領域の上部を横切
る。各ゲートパターン１１２ａは順次に積層されたゲー
ト電極１０７ａ及びキャッピング膜パターン１１２を含
む。キャッピング膜パターン１１２は順次に積層された
エッチング阻止膜パターン１０９ａ及びハードマスクパ
ターン１１１ａで構成される。ゲート電極１０７ａ及び
活性領域の間にはゲート絶縁膜１０５が介在する。又、
ゲートパターン１１２ａの上にはスペーサ絶縁膜１１７
が位置し、ゲート電極１０７ａ及びエッチング阻止膜パ
ターン１０９ａの側壁はスペーサ１１７ｓによって覆わ
れる。従って、ゲート電極１０７ａの側壁及び上部面は
各々スペーサ１１７ｓ及びエッチング阻止膜パターン１
０９ａによって覆われる。ゲートパターン１１２ａの間
のギャップ領域は導電性パッドによって充填され、導電
性パッド１２５ａはゲートパターン１１２ａの間の半導
体基板１０１、即ち、活性領域と接触する。結果的に、
隣り合った導電性パッド１２５ａはゲートパターン１１
２ａとゲートパターン１１２ａの上のスペーサ絶縁膜１
１７とによって分離される。
【００３２】
【発明の効果】本発明によると、隣り合った導電性パッ
ドの間に反射防止膜パターンのような多空性の絶縁膜が
残存しない。従って、導電性パッドの間の漏洩電流特性
を改善できる。
ドの間に反射防止膜パターンのような多空性の絶縁膜が
残存しない。従って、導電性パッドの間の漏洩電流特性
を改善できる。
【図１】従来の半導体素子の製造方法を説明するための
断面図である。
断面図である。
【図２】従来の半導体素子の製造方法を説明するための
断面図である。
断面図である。
【図３】従来の半導体素子の製造方法を説明するための
断面図である。
断面図である。
【図４】従来の半導体素子の製造方法を説明するための
断面図である。
断面図である。
【図５】従来の半導体素子の製造方法を説明するための
断面図である。
断面図である。
【図６】一般的な乾式エッチング工程で使用されるディ
カップルドプラズマソース装置を示す模式図である。
カップルドプラズマソース装置を示す模式図である。
【図７】一般的な乾式エッチング工程で使用されるトラ
ンスフォーマカップルドプラズマ装置を示す模式図であ
る。
ンスフォーマカップルドプラズマ装置を示す模式図であ
る。
【図８】本発明の実施例による半導体素子の製造方法を
説明するための断面図である。
説明するための断面図である。
【図９】本発明の実施例による半導体素子の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１０】本発明の実施例による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１１】本発明の実施例による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１２】本発明の実施例による半導体素子の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１３】本発明の実施例による半導体素子の製造方法
を説明するための断面図であって、それによって製造さ
れた半導体素子を示す断面図である。
を説明するための断面図であって、それによって製造さ
れた半導体素子を示す断面図である。
１０１ 半導体基板 １０５ ゲート絶縁膜 １０７ 第１導電膜 １０７ａ ゲート電極 １０９ エッチング阻止膜 １０９ａ エッチング阻止膜パターン １１１ ハードマスク層 １１１ａ ハードマスクパターン １１３ 反射防止膜 １１３ａ 反射防止膜パターン １１７ スペーサ絶縁膜 １１７ｓ スペーサ １１９ 層間絶縁膜 １２３ 自己整列コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD04 DD08 DD09 DD16 DD17 DD18 DD65 DD67 DD71 DD72 FF14 GG16 HH20 5F004 AA09 AA14 BA20 CA06 DA01 DA18 DB03 EA12 EA22 EA23 EA28 5F033 HH04 HH28 JJ04 KK03 LL04 MM07 QQ04 QQ08 QQ09 QQ10 QQ12 QQ15 QQ19 QQ25 QQ28 QQ37 RR04 RR06 RR08 SS13 SS15 TT08 VV06 VV16 WW02 XX00 XX31 5F083 AD21 GA06 JA35 JA53 MA03 MA17 MA20 PR03 PR05 PR06 PR07 PR21 PR29
Claims (21)
- 【請求項１】 半導体基板の上にゲート絶縁膜、第１導
電膜、エッチング阻止膜、ハードマスク層及び反射防止
膜を順次に形成する段階と、 前記反射防止膜、前記ハードマスク層及び前記エッチン
グ阻止膜を連続的にパターニングし、複数の並行したエ
ッチング阻止膜パターンを形成し、前記エッチング阻止
膜パターンの上に各々ハードマスクパターン及び反射防
止膜パターンを順次に形成する段階と、 前記反射防止膜パターンをエッチングする段階と、 前記エッチング阻止膜パターンの間の前記第１導電膜を
エッチングし、前記エッチング阻止膜パターンの下に各
々ゲート電極を形成する段階と、 前記ゲート電極が形成された結果物の全面にコンフォー
マルなスペーサ絶縁膜を形成する段階と、 前記スペーサ絶縁膜の上に前記ゲート電極の間のギャッ
プ領域を充填する層間絶縁膜を形成する段階と、 前記エッチング阻止膜パターンをエッチングマスクとし
て使用して前記層間絶縁膜、前記スペーサ絶縁膜及び前
記ハードマスクパターンをパターニングし、前記ゲート
電極の間の半導体基板を露出させる自己整列コンタクト
ホールを形成し、前記ゲート電極の側壁ならびに前記エ
ッチング阻止膜パターンの側壁にスペーサを形成する段
階と、 を含むことを特徴とする半導体素子の製造方法。 - 【請求項２】 前記第１導電膜はポリシリコン膜又はポ
リサイド膜で形成されることを特徴とする請求項１に記
載の半導体素子の製造方法。 - 【請求項３】 前記エッチング阻止膜はシリコン酸化膜
に対してエッチング選択比を有する絶縁膜で形成される
ことを特徴とする請求項１に記載の半導体素子の製造方
法。 - 【請求項４】 前記エッチング阻止膜は低圧化学気相蒸
着工程によるシリコン窒化膜で形成されることを特徴と
する請求項３に記載の半導体素子の製造方法。 - 【請求項５】 前記ハードマスク層は化学気相蒸着酸化
膜で形成されることを特徴とする請求項１に記載の半導
体素子の製造方法。 - 【請求項６】 前記反射防止膜は無機反射防止膜又は有
機反射防止膜で形成されることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項７】 前記無機反射防止膜はプラズマ化学気相
蒸着工程によるシリコンオキシナイトライド膜で形成さ
れることを特徴とする請求項６に記載の半導体素子の製
造方法。 - 【請求項８】 前記無機反射防止膜は５００Åより厚く
形成されることを特徴とする請求項６に記載の半導体素
子の製造方法。 - 【請求項９】 前記反射防止膜パターンをエッチングす
る段階は、前記ハードマスクパターンが露出するまで乾
式エッチング工程又は湿式エッチング工程を行うことに
より実行されることを特徴とする請求項８に記載の半導
体素子の製造方法。 - 【請求項１０】 前記反射防止膜パターンを除去するた
めの乾式エッチング工程は、エッチングガスとしてＣＦ
4ガス、又はＣＦ4及びＳＦ6の混合ガスを使用して実行
されることを特徴とする請求項９に記載の半導体素子の
製造方法。 - 【請求項１１】 前記反射防止膜パターンをエッチング
する段階と前記第１導電膜をエッチングする段階とは、
インサイチュー工程で実行されることを特徴とする請求
項１０に記載の半導体素子の製造方法。 - 【請求項１２】 前記反射防止膜パターンを除去するた
めの湿式エッチング工程は、リン酸溶液を使用して実行
されることを特徴とする請求項９に記載の半導体素子の
製造方法。 - 【請求項１３】 前記反射防止膜パターンをエッチング
する段階は前記ハードマスクパターンの上に前記反射防
止膜パターンが５００Åより薄く残存するように実行さ
れ、前記残存する反射防止膜パターンは前記第１導電膜
をエッチングする間に除去されることを特徴とする請求
項８に記載の半導体素子の製造方法。 - 【請求項１４】 前記反射防止膜パターンをエッチング
する段階と前記第１導電膜をエッチングする段階とは、
インサイチュー工程で実行されることを特徴とする請求
項１３に記載の半導体素子の製造方法。 - 【請求項１５】 前記無機反射防止膜は５００Åより薄
く形成されることを特徴とする請求項６に記載の半導体
素子の製造方法。 - 【請求項１６】 前記反射防止膜パターンは前記第１導
電膜をエッチングする間に除去されることを特徴とする
請求項１５に記載の半導体素子の製造方法。 - 【請求項１７】 前記インサイチュー工程は、 前記反射防止膜パターンが形成された結果物をエッチン
グチャンバの内部にロードする段階と、 前記エッチングチャンバの内部にＣＦ4ガス、又はＣＦ4
及びＳＦ6の混合ガスを注入し、前記反射防止膜パター
ンをエッチングする段階と、 前記第１導電膜をエッチングする段階と、 を含むことを特徴とする請求項１４に記載の半導体素子
の製造方法。 - 【請求項１８】 前記自己整列コンタクトホールを形成
する段階の後、 前記自己整列コンタクトホールが形成された結果物の全
面に前記自己整列コンタクトホールを充填する第２導電
膜を形成する段階と、 前記ゲート電極の上部の前記スペーサ絶縁膜が露出する
まで前記第２導電膜及び前記層間絶縁膜を全面エッチン
グし、前記自己整列コンタクトホールの内部に導電性パ
ッドを形成する段階と、 を含むことを特徴とする請求項１に記載の半導体素子の
製造方法。 - 【請求項１９】 半導体基板の上に並行して形成され、
順次に積層されたゲート電極、エッチング阻止膜パター
ン及びハードマスクパターンを各々有する複数のゲート
パターンと、 前記ゲートパターンの上に積層されているスペーサ絶縁
膜と、 前記ゲート電極の側壁ならびに前記エッチング阻止膜パ
ターンの側壁に形成されているスペーサと、 前記ゲートパターンの間の所定領域を充填し、前記半導
体基板と電気的に接続される導電性パッドと、 を備えることを特徴とする半導体素子。 - 【請求項２０】 前記ゲート電極及び前記半導体基板の
間に介在しているゲート絶縁膜を備えることを特徴とす
る請求項１９に記載の半導体素子。 - 【請求項２１】 前記スペーサ絶縁膜は低圧化学気相蒸
着工程によって形成されたシリコン窒化膜であることを
特徴とする請求項１９に記載の半導体素子。
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|---|---|---|---|
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| KR2000-74165 | 2000-12-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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- 2001-04-16 US US09/834,879 patent/US6436812B1/en not_active Expired - Fee Related
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