JP2008124444A - 半導体素子の微細パターンの形成方法 - Google Patents

半導体素子の微細パターンの形成方法 Download PDF

Info

Publication number
JP2008124444A
JP2008124444A JP2007266057A JP2007266057A JP2008124444A JP 2008124444 A JP2008124444 A JP 2008124444A JP 2007266057 A JP2007266057 A JP 2007266057A JP 2007266057 A JP2007266057 A JP 2007266057A JP 2008124444 A JP2008124444 A JP 2008124444A
Authority
JP
Japan
Prior art keywords
hard mask
pattern
mask pattern
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007266057A
Other languages
English (en)
Other versions
JP5121382B2 (ja
Inventor
Sang Jun Park
相俊 朴
Yong-Hyun Kwon
容賢 權
Takashi Jo
俊 徐
Seong-Il Cho
誠一 趙
Chang-Jin Kang
昌珍 姜
Jae-Kyu Ha
在圭 河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008124444A publication Critical patent/JP2008124444A/ja
Application granted granted Critical
Publication of JP5121382B2 publication Critical patent/JP5121382B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】フォトリソグラフィ工程での解像限界を超える微細ピッチのコンタクトホールパターンを実現可能な、ダブルパターニング工程を利用する半導体素子の微細パターンの形成方法を提供する。
【解決手段】複数の第１ハードマスクパターン１３０を形成する工程と、第１ハードマスクパターン１３０の側壁にバッファ層１４０を形成し、第１ハードマスクパターン１３０により自己整列される第２ハードマスクパターン１５０ａを形成する工程と、第１ハードマスクパターン１３０と第２ハードマスクパターン１５０ａとの間にあるバッファ層１４０のうち、一部領域を覆うようにマスクパターン１６０を形成する工程と、マスクパターン１６０と第１及び第２ハードマスクパターン１３０、１５０ａとをエッチングマスクとして利用し、バッファ層１４０の露出された領域をエッチングし、露出される被エッチング膜をエッチングしてコンタクトホールを形成する工程と、を含む。
【選択図】図６Ｂ

Description

本発明は、半導体素子の微細パターンの形成方法に係り、特に、ダブルパターニング工程を利用して既存の露光設備の解像限界を超える微細ピッチのコンタクトホールを形成する工程を含む、半導体素子の微細パターンの形成方法に関する。
高集積化された半導体素子の製造において、パターンの微細化が必須である。狭い面積に多くの素子を集積させるためには、個別素子のサイズを可能なかぎり小さく形成しなくてはならず、このためには、形成しようとするパターンのそれぞれの幅と前記パターン間の間隔との和であるピッチを小さくしなければならない。最近、半導体素子のデザインルールが急減するにつれて、半導体素子の実現に必要なパターンの形成のためのフォトリソグラフィ工程において、解像限界によって微細ピッチを有するパターンを形成するには限界がある。特に、基板上に形成される単位素子を電気的に連結させるコンタクトを形成するために絶縁膜にコンタクトホールを形成するときに、狭い面積内に微細ピッチで密集して形成される複数のコンタクトホールを形成するためにフォトリソグラフィ工程を利用する場合、解像限界によって実現可能な形状が制限され、各コンタクトホールのパターンの間に維持されなければならない間隔及びアラインマージンが減少して、微細ピッチを有する所望のコンタクトホールパターンを形成するには限界がある。また、コンタクトホールのオープニングのためのエッチング工程時にも、減少したコンタクトアラインマージンのためにエッチング率の低いエッチング条件を適用することが不回避であり、したがって、コンタクトホールがオープンされない工程不良が引き起こされて生産性が低下するという問題がある。
本発明の目的は、前記従来の技術での問題点を解決しようとするものであって、フォトリソグラフィ工程での解像限界を超える微細ピッチのコンタクトホールパターンを容易に実現できる半導体素子の微細パターンの形成方法を提供することである。
前記目的を達成するために、本発明による半導体素子の微細パターンの形成方法では、半導体基板上の被エッチング膜上に第１ピッチをもって第１方向に相互平行に延びる複数の第１ハードマスクパターンを形成する。前記複数の第１ハードマスクパターンのうち、相互隣接した２つの第１ハードマスクパターンの間で、前記第１ハードマスクパターンの側壁を覆うバッファ層によって前記第１ハードマスクパターンと離隔された位置に、前記第１ハードマスクパターンによって自己整列される第２ハードマスクパターンを形成する。前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間にある前記バッファ層のうち一部領域を覆うように、前記第１ハードマスクパターン及び前記第２ハードマスクパターン上で前記第１方向とは異なる第２方向に延びる複数のマスクパターンを形成する。前記第１ハードマスクパターン、前記第２ハードマスクパターン、及び前記マスクパターンをエッチングマスクとして利用して、前記バッファ層の露出された領域をエッチングして前記被エッチング膜を露出させるホールを形成する。前記第１ハードマスクパターン、前記第２ハードマスクパターン、及び前記マスクパターンをエッチングマスクとして利用して、前記ホールを通じて露出された被エッチング膜をエッチングして前記被エッチング膜に複数のコンタクトホールを形成する。
前記第１ハードマスクパターン及び前記第２ハードマスクパターンは、それぞれ相互平行に延びる第１ラインパターン及び第２ラインパターンで形成されうる。
前記第１ラインパターン及び第２ラインパターンのうち少なくとも一つのラインパターンは、その延長方向に沿って均一な幅を有しうる。または、前記第１ラインパターン及び第２ラインパターンのうち少なくとも一つのラインパターンは、その延長方向に沿って可変的な幅を有しうる。また、前記第１ラインパターン及び第２ラインパターンのうち少なくとも一つのラインパターンは、平面から見て、その側壁がＳ字型の曲線形状を有しうる。
前記第１ハードマスクパターン及び前記第２ハードマスクパターンは、前記バッファ層とは異なるエッチング特性を有する物質で形成される。
前記第２ハードマスク層を形成する前に、前記複数の第１ハードマスクパターンの上面及び両側壁をそれぞれ覆う前記バッファ層を形成する工程をさらに含みうる。この場合、前記バッファ層は、前記複数の第１ハードマスクパターンのうち、相互隣接した２つの第１ハードマスクパターンの間でリセスが形成された上面を有しうる。また、前記第２ハードマスクパターンは、前記バッファ層の上面に形成されたリセス内に形成されうる。
前記第２ハードマスクパターンを形成するために、前記リセスが完全に満たされるように前記バッファ層上に第２ハードマスク層を形成し、前記バッファ層の上面が露出されるように前記第２ハードマスク層の一部を除去する工程を含みうる。
前記半導体基板に所定形状の活性領域が形成されている場合、前記被エッチング膜に形成される複数のコンタクトホールのうち少なくとも１つのコンタクトホールは、前記活性領域上に形成されうる。前記活性領域は、複数のアイランド型の活性領域を備え、前記一つのアイランド型の活性領域上には、前記被エッチング膜に形成される複数のコンタクトホールのうち少なくとも１つのコンタクトホールが形成されうる。
前記アイランド型の活性領域の上に形成される少なくとも１つのコンタクトホールは、キャパシタのストレージノードを前記活性領域に電気的に連結させるためのＢＣ（Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ）、またはビットラインを前記活性領域に電気的に連結させるためのＤＣ（Ｄｉｒｅｃｔ Ｃｏｎｔａｃｔ）をその内部に形成するためのコンタクトホールを構成しうる。
また、前記半導体基板に複数のアイランド型の活性領域が形成されている場合、前記第１ハードマスクパターンは、その延長方向に沿って可変的な幅を有し、前記アイランド型の活性領域の上に延びるラインパターンでなりうる。
前記第１ハードマスクパターンのうち、前記アイランド型の活性領域の上に延びる部分は、他の部分より大幅を有しうる。
（発明の効果）
本発明による半導体素子の微細パターンの形成方法では、ダブルパターニング工程を利用してフォトリソグラフィ工程での解像限界を超える微細ピッチで反復形成されるコンタクトパターンを優秀なＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）均一度で形成しうる。
特に、微細ピッチで反復形成される複数のコンタクトホールを形成するためのハードマスクの形成において、フォトリソグラフィ工程によって形成される第１ハードマスクパターンと前記第１ハードマスクパターンによって自己整列される第２犠牲パターンとが形成される位置と、これらの上に形成されるマスクパターンの位置によって最終的に実現しようとするコンタクトホールの位置が決定される。
したがって、コンタクトホールの形成のためのレイアウトの設計が容易であり、コンタクトホールの形成位置を所望の位置にアラインすることが容易になって、十分なエッチングマージンを確保しうる。また、エッチングマスクとして使われる第１ハードマスクパターン、第２ハードマスクパターン及びマスクパターンの形状及び配置を自由に決定することによって、形成しようとするコンタクトホールをその形状に制限されずに容易に形成しうる。
以下、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。
（第１実施形態）
本発明の第１実施形態による半導体素子の微細パターンの形成方法を、図１Ａから図７Ａに示す工程順序によって説明する。図１Ｂから図７Ｂは、それぞれ図１Ａから図７Ａの断面図である。
図１Ａと図１ＡのＩｂ−Ｉｂ’線の断面図である図１Ｂとを参照すれば、所定の単位素子、例えば、トランジスタが形成されている半導体基板１００上に絶縁膜１２０を形成する。そして、絶縁膜１２０上に通常のフォトリソグラフィ工程を利用して複数の第１ハードマスクパターン１３０を形成する。
複数の第１ハードマスクパターン１３０は、最終的に形成しようとするハードマスクパターンのピッチＰより２倍大きい第１ピッチ２Ｐをもって所定方向に相互平行に延びるラインパターン形状を有する。第１ハードマスクパターン１３０の第１幅Ｗ1は、第１ピッチ２Ｐの１／４の値を有するように設計されうる。第１ハードマスクパターン１３０は、例えば、半導体基板１００上で第１ピッチ２Ｐをもって所定の方向に反復形成される複数のラインパターンで形成されうる。
第１ハードマスクパターン１３０は、絶縁膜１２０の材料及び形成しようとするパターンの用途によって多様な物質で形成されうる。例えば、第１ハードマスクパターン１３０は、酸化膜、窒化膜、酸化窒化膜、ポリシリコン、または金属で形成されうる。第１ハードマスクパターン１３０は、絶縁膜１２０とは異なるエッチング特性を有する物質で形成されうる。
図２Ａと図２ＡのＩＩｂ−ＩＩｂ’線の断面図である図２Ｂとを参照すれば、第１ハードマスクパターン１３０及び絶縁膜１２０上に均一な厚さを有するバッファ層１４０を形成する。バッファ層１４０は、複数の第１ハードマスクパターン１３０のうち、相互隣接した２つの第１ハードマスクパターン１３０の間で第２幅Ｗ2のリセス１４２が形成された上面を有するように形成される。第２幅Ｗ2が第１ピッチ２Ｐの１／４の値を有するように、バッファ層１４０の厚さを決定しうる。望ましくは、バッファ層１４０のうち、第１ハードマスクパターン１３０の両側壁上に形成される部分の厚さ、すなわち第３幅Ｗ3が第１ピッチ２Ｐの１／４の値を有するように設計されうる。
バッファ層１４０は、第１ハードマスクパターン１３０の上面及び両側壁と、絶縁膜１２０の上面をそれぞれ均一な厚さに覆うように形成されうる。望ましくは、バッファ層１４０の上面に形成されたリセス１４２の第２幅Ｗ2が第１ハードマスクパターン１３０の第１幅Ｗ1と同じ寸法を有するようにバッファ層１４０の厚さを決定する。バッファ層１４０が第１ハードマスクパターン１３０の上面及び両側壁と、絶縁膜１２０の上面でそれぞれ均一な厚さを有するように形成されるために、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法によってバッファ層１４０を形成しうる。
バッファ層１４０は、第１ハードマスクパターン１３０とはエッチング特性が異なる物質、すなわち所定のエッチング条件に対して異なるエッチング選択比を有する物質で形成される。例えば、バッファ層１４０は、酸化膜、窒化膜、酸化窒化膜、ポリシリコン、または金属で形成されうる。
例えば、第１ハードマスクパターン１３０が窒化膜またはポリシリコン膜で形成された場合に、バッファ層１４０は、熱酸化膜、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜、ＵＳＧ膜（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ Ｆｉｌｍ）及びＨＤＰ酸化膜（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｏｘｉｄｅ Ｆｉｌｍ）からなる群から選択される少なくとも一つの酸化膜で形成されうる。または、第１ハードマスクパターン１３０が酸化膜またはポリシリコン膜で形成される場合に、バッファ層１４０は、窒化膜、例えば、ＳｉＯＮ、ＳｉＮ、ＳｉＢＮ及びＢＮからなる群から選択される少なくとも一つの膜で形成されることもある。または、第１ハードマスクパターン１３０が酸化膜または窒化膜で形成された場合に、バッファ層１４０は、ポリシリコン膜で形成されうる。バッファ層１４０は、第１ハードマスクパターン１３０の材料及び絶縁膜１２０の材料を考慮して、これらの材料とは異なるエッチング特性を有する物質で形成しうる。
図３Ａと図３ＡのＩＩＩｂ−ＩＩＩｂ’線の断面図である図３Ｂとを参照すれば、バッファ層１４０が形成された結果物上に第２ハードマスク層１５０を形成する。第２ハードマスク層１５０は、第１ハードマスクパターン１３０とエッチング特性が同一かまたは類似した物質で形成されうる。例えば、第２ハードマスク層１５０は、酸化膜、窒化膜、酸化窒化膜、ポリシリコン、または金属で形成されうる。例えば、バッファ層１４０が酸化膜または窒化膜で形成される場合に、第２ハードマスク層１５０は、ポリシリコン膜で形成されうる。
第２ハードマスク層１５０を形成することによって、リセス１４２は、第２ハードマスク層１５０で完全に満たされる。バッファ層１４０の厚さ、すなわち第３幅Ｗ3が第１ピッチ２Ｐの１／４の値を有する場合に、第２ハードマスク層１５０のうち、リセス１４２内に満たされた部分の幅Ｗ4は、第２幅Ｗ2と同一に第１ピッチ２Ｐの１／４の値を有する。
図４Ａと図４ＡのＩＶｂ−ＩＶｂ’線の断面図である図４Ｂとを参照すれば、バッファ層１４０の上面が露出されるまで第２ハードマスク層１５０の一部を除去して、リセス１４２内に複数の第２ハードマスクパターン１５０ａを形成する。例えば、第２ハードマスク層１５０の一部を除去するためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用しうる。
複数の第２ハードマスクパターン１５０ａは、第１ハードマスクパターン１３０の延長方向と同じ方向に相互平行に延びるラインパターンの形状を有する。
半導体基板１００上で第１ハードマスクパターン１３０及び第２ハードマスクパターン１５０ａは、後続工程で絶縁膜１２０の乾式エッチング時にエッチングマスクとして使われるハードマスクパターン１５６を構成する。ハードマスクパターン１５６は、第１ピッチ２Ｐの１／４である幅（Ｗ1またはＷ4）を有し、第１ピッチ２Ｐの１／２であるピッチＰで反復形成されるラインパターンの形状を有する。
図５Ａと図５ＡのＶｂ−Ｖｂ’線の断面図である図５Ｂとを参照すれば、ハードマスクパターン１５６が形成された結果物上にバッファ層１４０の上面及び第２ハードマスクパターン１５０ａの上面を部分的に覆うマスクパターン１６０を形成する。マスクパターン１６０は、図５Ａに例示したように、第１ハードマスクパターン１３０及び第２ハードマスクパターン１５０ａのそれぞれの延長方向とは異なる方向に延びるラインパターンで形成されうる。所望の通りに、マスクパターン１６０は、その延長方向が第１ハードマスクパターン１３０の延長方向または第２ハードマスクパターン１５０ａの延長方向との間に所定の傾斜角、例えば、約５〜９０°の角をなすように、第１ハードマスクパターン１３０または第２ハードマスクパターン１５０ａと相互交差して延びるパターン形状を有しうる。図５Ａには、マスクパターン１６０がラインパターンの形状を有すると示されたが、本発明は、これに限定されるものではない。絶縁膜１２０に形成しようとするコンタクトホールの平面形状によって多様な形状を有しうる。
マスクパターン１６０と第２ハードマスクパターン１５０ａとを通じてバッファ層１４０の上面のうち、所定領域が露出される。バッファ層１４０の上面のうち、露出された領域は、後続工程で絶縁膜１２０に形成されるコンタクトホール領域に対応する。
マスクパターン１６０は、例えば、フォトレジスト膜で形成されうる。または、マスクパターン１６０は、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜、Ｓｉ ＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）膜、及びフォトレジスト層が順次に積層された３層構造の積層膜、またはＳＯＣ膜、Ｓｉ ＡＲＣ膜、有機ＡＲＣ膜、及びフォトレジスト層が順次に積層された４層構造の積層膜で形成されうる。
図６Ａと図６ＡのＶＩｂ−ＶＩｂ’線の断面図である図６Ｂとを参照すれば、マスクパターン１６０、第１ハードマスクパターン１３０及び第２ハードマスクパターン１５０ａをエッチングマスクとして、これらを通じて露出されるバッファ層１４０を異方性乾式エッチングして、ハードマスクパターン１５６のうち、第１ハードマスクパターン１３０の側壁と第２ハードマスクパターン１５０ａの側壁とを同時に露出させるハードマスクホール１７０を形成する。ハードマスクホール１７０の形成のために、例えば、プラズマを利用する乾式エッチング工程または反応性イオンエッチング工程を利用しうる。ハードマスクホール１７０を通じて絶縁膜１２０の上面のうち、一部領域が露出される。
図７Ａと図７ＡのＶＩＩｂ−ＶＩＩｂ’線の断面図である図７Ｂとを参照すれば、マスクパターン２３０、第１ハードマスクパターン１３０及び第２ハードマスクパターン１５０ａをエッチングマスクとして、ハードマスクホール１７０を通じて露出される絶縁膜１２０を異方性乾式エッチングして、コンタクトホール１２０ｈが形成された絶縁膜パターン１２０ａを形成する。そして、絶縁膜パターン１２０ａ上に残っているマスクパターン１６０、バッファ層１４０、第１ハードマスクパターン１３０、及び第２ハードマスクパターン１５０ａを除去する。
絶縁膜パターン１２０ａに形成されたコンタクトホール１２０ｈは、半導体基板１００上でマスクパターン１６０の延長方向に沿って第１ピッチ２Ｐの１／２であるピッチＰで反復配置される。第１ピッチ２Ｐが通常のフォトリソグラフィ工程での解像限界内で得られる最小ピッチならば、コンタクトホール１２０ｈのピッチＰは、フォトリソグラフィ工程の解像限界内で得られる最小ピッチの１／２であるピッチＰで形成することが可能になって、フォトリソグラフィ工程の解像限界を超えた微細パターンが実現されうる。また、第２ハードマスクパターン１５０ａが第１ハードマスクパターン１３０によって自己整列される方式で形成されるダブルパターニング工程を利用してハードマスクパターン１５６を形成し、ハードマスクパターン１５６とその上に形成されるマスクパターン１６０とをそれぞれエッチングマスクとして利用する乾式エッチング工程によってコンタクトホール１２０ｈを形成するので、コンタクトホール１２０ｈの形成位置を所望の位置にアラインすることが容易であり、十分なエッチングマージンを確保しうる。そして、第１ハードマスクパターン１３０、第２ハードマスクパターン１５０ａ及びマスクパターン１６０の形状及び配置を自由に決定することによって、形成しようとするコンタクトホール１２０ｈをその形状に制限されずに容易に形成しうる。
図８は、本発明による半導体素子の微細パターンの形成方法によって実現可能な例示的なコンタクト２８０を示すレイアウトである。
図８で、コンタクト２８０は、半導体基板２００に形成されているアイランド形状の活性領域２０２のうち、一部領域に電気的に連結されるコンタクト、例えば、キャパシタのストレージノードを活性領域２０２に電気的に連結させるためのＢＣを構成しうる。または、ビットラインを活性領域２０２に電気的に連結させるためのＤＣを構成することもある。
（第２実施形態）
次いで、本発明による半導体素子の微細パターンの形成方法を適用する第２実施形態を、図８に例示されたレイアウトに表れているコンタクト２８０の実現に必要なコンタクトホールの形成の例について説明する。
図８のレイアウトに表れている活性領域２０２及びコンタクト２８０の具体的な形状及び構成は、単に例示に過ぎず、本発明の基本的な思想の範囲内で多様な形状及び配置が可能である。
本発明の第２実施形態による半導体素子の微細パターンの形成方法を、図９Ａから図１４Ａに示す工程順序によって説明する。図９Ｂから図１４Ｂは、それぞれ図９Ａから図１４Ａの断面図である。図９Ａから図１４Ａには、本発明の理解を助けるために、図８のレイアウトに表れている活性領域２０２の形状及び位置が共に表示されている。
図９Ａと図９ＡのＩＸｂ−ＩＸｂ’線の断面図である図９Ｂとを参照すれば、図１Ａ及び図１Ｂを参照して説明した絶縁膜１２０の形成方法と同じ方法で、所定の単位素子、例えば、トランジスタが形成されている半導体基板２００上に絶縁膜２２０を形成する。そして、図１Ａ及び図１Ｂを参照して説明した第１ハードマスクパターン１３０の形成方法と同じ方法で、絶縁膜２２０上に複数の第１ハードマスクパターン２３０を形成する。
但し、第２実施形態では、複数の第１ハードマスクパターン２３０が最終的に形成しようとするハードマスクパターンのピッチより大きい第１ピッチＰ≡をもって所定方向に相互平行に延びるラインパターン形状を有する。そして、第１ハードマスクパターン２３０は、図９Ａに示したように、平面から見て、その長手方向に沿って可変的な幅を有するように形成される。図９Ａに例示したように、第１ハードマスクパターン２３０は、活性領域２０２の上を過ぎる部分の幅Ｗs1が活性領域２０２を外れた部分での幅Ｗs2より大きくなるように形成され、それにより、第１ハードマスクパターン２３０の側壁は、曲線形状、例えば、Ｓ字型の曲線形状を有しうる。
図１０Ａと図１０ＡのＸｂ−Ｘｂ’線の断面図である図１０Ｂとを参照すれば、図２Ａ及び図２Ｂを参照して説明したバッファ層１４０の形成方法と同じ方法で、第１ハードマスクパターン２３０及び絶縁膜２２０上に均一な厚さを有するバッファ層２４０を形成する。 但し、第２実施形態では、バッファ層２４０が可変的な幅を有する第１ハードマスクパターン２３０の側壁に形成されるので、バッファ層２４０の上面に形成されるリセス２４２の幅Ｗrは、相互隣接している２つの第１ハードマスクパターン２３０間の距離によって可変的なサイズを有する。場合によって、リセス２４２の幅Ｗrが０である部分がありうる。すなわち、相互隣接している２つの第１ハードマスクパターン２３０の間で部分的にリセス２４２が形成されない領域がありうる。
図１１Ａと図１１ＡのＸＩｂ−ＸＩｂ’線の断面図である図１１Ｂとを参照すれば、図３Ａ及び図３Ｂと図４Ａ及び図４Ｂとを参照して説明した第２ハードマスクパターン１５０ａの形成方法と同じ方法で、バッファ層２４０が形成された結果物上にハードマスク層を形成した後、ＣＭＰ工程を利用してバッファ層２４０の上面が露出されるまで、前記ハードマスク層を研磨してリセス２４２内に第２ハードマスクパターン２５０を形成する。第１ハードマスクパターン２３０及び第２ハードマスクパターン２５０は、後続工程で絶縁膜２２０の乾式エッチング時にエッチングマスクとして使われるハードマスクパターン２５６を構成する。
図１２Ａと図１２ＡのＸＩＩｂ−ＸＩＩｂ’線の断面図である図１２Ｂとを参照すれば、図５Ａ及び図５Ｂを参照して説明したマスクパターン１６０形成方法と同じ方法で、ハードマスクパターン２５６が形成された結果物上にバッファ層２４０の上面及び第２ハードマスクパターン２５０の上面を部分的に覆うマスクパターン２６０を形成する。図１２Ａには、マスクパターン２６０がラインパターンの形状を有すると示されたが、本発明は、これに限定されるものではない。絶縁膜１２０に形成しようとするコンタクトホールの平面形状によって、多様な形状のマスクパターン２６０を形成しうる。
マスクパターン２６０と第２ハードマスクパターン２５０とを通じてバッファ層２４０の上面のうち所定領域が露出される。バッファ層２４０の上面のうち露出された領域は、後続工程で絶縁膜２２０に形成されるコンタクトホール領域に対応する。
図１３Ａと図１３ＡのＸＩＩＩｂ−ＸＩＩＩｂ’線の断面図である図１３Ｂとを参照すれば、図６Ａ及び図６Ｂを参照して説明したバッファ層１４０のエッチング方法と同じ方法で、マスクパターン２６０、第１ハードマスクパターン２３０及び第２ハードマスクパターン２５０をエッチングマスクとして、これらを通じて露出されるバッファ層１４０を異方性乾式エッチングして、ハードマスクパターン２５６のうち第１ハードマスクパターン２３０の側壁と第２ハードマスクパターン２５０の側壁とを同時に露出させるハードマスクホール２７０を形成する。ハードマスクホール２７０を通じて絶縁膜２２０の上面のうち一部領域が露出される。
図１４Ａと図１４ＡのＸＩＶｂ−ＸＩＶｂ’線の断面図である図１４Ｂとを参照すれば、図７Ａ及び図７Ｂを参照して説明した絶縁膜１２０のエッチング方法と同じ方法で、マスクパターン２６０、第１ハードマスクパターン２３０及び第２ハードマスクパターン２５０をエッチングマスクとして、ハードマスクホール２７０を通じて露出される絶縁膜２２０を異方性乾式エッチングしてコンタクトホール２２０ｈが形成された絶縁膜パターン２２０ａを形成する。そして、絶縁膜パターン２２０ａ上に残っているマスクパターン２６０、バッファ層２４０、第１ハードマスクパターン２３０、及び第２ハードマスクパターン２５０を除去する。
第１ハードマスクパターン２３０の第１ピッチＰ’が通常のフォトリソグラフィ工程での解像限界内で得られる最小ピッチならば、絶縁膜パターン２２０ａに形成されたコンタクトホール２２０ｈは、半導体基板２００上で少なくともフォトリソグラフィ工程の解像限界内で得られるピッチＰ’より小さいピッチＰ’’で反復するように形成でき、コンタクトホール２２０ｈの幅及びこれらの間の間隔をフォトリソグラフィ工程の解像限界を超えた微細なサイズで実現しうる。また、第２ハードマスクパターン２５０が第１ハードマスクパターン２３０によって自己整列される方式で形成されるダブルパターニング工程を利用してハードマスクパターン２５６を形成し、このように形成されたハードマスクパターン２５６とその上に形成されるマスクパターン２６０とをそれぞれエッチングマスクとして利用する乾式エッチング工程によってコンタクトホール２２０ｈを形成するので、コンタクトホール２２０ｈの形成位置を所望の位置にアラインすることが容易であり、十分なエッチングマージンを確保しうる。そして、第１ハードマスクパターン２３０、第２ハードマスクパターン２５０及びマスクパターン２６０の形状及び配置を自由に決定することによって、形成しようとするコンタクトホール２２０ｈをその形状に制限されずに容易に形成しうる。
以上、本発明を望ましい実施形態を詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によって色々な変形及び変更が可能である。
（産業上の利用可能性）
本発明は、半導体素子の微細パターン関連の製造方法に適用可能である。
本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第１実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法によって実現可能なコンタクトを示すレイアウトである。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す断面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す平面図である。 本発明の第２実施形態による半導体素子の微細パターンの形成方法を示す断面図である。
符号の説明
１００：半導体基板、１２０：絶縁膜、１２０ａ：絶縁膜パターン、１２０ｈ：コンタクトホール、１３０：第１ハードマスクパターン、１４０：バッファ層、１４２：リセス、１５０：第２ハードマスク層、１５０ａ：第２ハードマスクパターン、１５６：ハードマスクパターン、１６０：マスクパターン、１７０：ハードマスクホール、２００：半導体基板、２２０：絶縁膜、２２０ａ：絶縁膜パターン、２２０ｈ：コンタクトホール、２３０：第１ハードマスクパターン、２４０：バッファ層、２４２：リセス、２５０：第２ハードマスクパターン、２５６：ハードマスクパターン、２６０：マスクパターン、２７０：ハードマスクホール

Claims (23)

  1. 半導体基板上の被エッチング膜上に第１ピッチをもって第１方向に相互平行に延びる複数の第１ハードマスクパターンを形成する工程と、
    前記複数の第１ハードマスクパターンのうち、相互隣接した２つの第１ハードマスクパターンの間で、前記第１ハードマスクパターンの側壁を覆うバッファ層によって前記第１ハードマスクパターンと離隔された位置に、前記第１ハードマスクパターンによって自己整列される第２ハードマスクパターンを形成する工程と、
    前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間にある前記バッファ層のうち、一部領域を覆うように、前記第１ハードマスクパターン及び前記第２ハードマスクパターン上で前記第１方向と異なる第２方向に延びる複数のマスクパターンを形成する工程と、
    前記第１ハードマスクパターン、前記第２ハードマスクパターン、及び前記マスクパターンをエッチングマスクとして利用して、前記バッファ層の露出された領域をエッチングして前記被エッチング膜を露出させるホールを形成する工程と、
    前記第１ハードマスクパターン、前記第２ハードマスクパターン、及び前記マスクパターンをエッチングマスクとして利用して、前記ホールを通じて露出された被エッチング膜をエッチングして前記被エッチング膜に複数のコンタクトホールを形成する工程と、を含むことを特徴とする半導体素子の微細パターンの形成方法。
  2. 前記第１ハードマスクパターン及び前記第２ハードマスクパターンは、それぞれ相互平行に延びる第１ラインパターン及び第２ラインパターンから形成されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  3. 前記第１ラインパターン及び第２ラインパターンのうち少なくとも一つのラインパターンは、その延長方向に沿って均一な幅を有することを特徴とする請求項２に記載の半導体素子の微細パターンの形成方法。
  4. 前記第１ラインパターン及び第２ラインパターンのうち少なくとも一つのラインパターンは、その延長方向に沿って可変的な幅を有することを特徴とする請求項２に記載の半導体素子の微細パターンの形成方法。
  5. 前記第１ラインパターン及び第２ラインパターンのうち少なくとも一つのラインパターンは、平面から見て、その側壁がＳ字型の曲線形状を有することを特徴とする請求項４に記載の半導体素子の微細パターンの形成方法。
  6. 前記第１ハードマスクパターン及び前記第２ハードマスクパターンは、前記バッファ層とは異なるエッチング特性を有する物質で形成されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  7. 前記第１ハードマスクパターン及び前記第２ハードマスクパターンは、それぞれ酸化膜、窒化膜、酸化窒化膜、ポリシリコン膜、及び金属膜からなる群から選択される何れか一つの膜で形成されることを特徴とする請求項６に記載の半導体素子の微細パターンの形成方法。
  8. 前記バッファ層は、前記第１ハードマスクパターン及び前記第２ハードマスクパターンとは異なる物質からなる膜で形成され、前記バッファ層は、酸化膜、窒化膜、酸化窒化膜、ポリシリコン膜、及び金属膜からなる群から選択されることを特徴とする請求項６に記載の半導体素子の微細パターンの形成方法。
  9. 前記第１ハードマスクパターン及び前記第２ハードマスクパターンは、窒化膜またはポリシリコン膜で形成され、前記バッファ層は、酸化膜で形成されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  10. 前記第１ハードマスクパターン及び前記第２ハードマスクパターンは、酸化膜またはポリシリコン膜で形成され、前記バッファ層は、窒化膜または酸化窒化膜で形成されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  11. 前記第２ハードマスク層を形成する前に、前記複数の第１ハードマスクパターンの上面及び両側壁をそれぞれ覆う前記バッファ層を形成する工程をさらに含み、
    前記バッファ層は、前記複数の第１ハードマスクパターンのうち、相互隣接した２個の第１ハードマスクパターンの間でリセスが形成された上面を有することを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  12. 前記第２ハードマスクパターンは、前記バッファ層の上面に形成されたリセス内に形成されることを特徴とする請求項１１に記載の半導体素子の微細パターンの形成方法。
  13. 前記第２ハードマスクパターンを形成する工程は、
    前記リセスが完全に満たされるように前記バッファ層上に第２ハードマスク層を形成する工程と、
    前記バッファ層の上面が露出されるように前記第２ハードマスク層の一部を除去する工程と、を含むことを特徴とする請求項１２に記載の半導体素子の微細パターンの形成方法。
  14. 前記第２ハードマスク層の一部を除去するためにＣＭＰ工程を利用することを特徴とする請求項１３に記載の半導体素子の微細パターンの形成方法。
  15. 前記マスクパターンは、フォトレジスト物質からなることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  16. 前記マスクパターンは、ＳＯＣ膜、ＡＲＣ膜、及びフォトレジスト層が順次に積層された膜で形成されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  17. 前記ＡＲＣ膜は、Ｓｉ、有機物、またはこれらの組合わせからなることを特徴とする請求項１６に記載の半導体素子の微細パターンの形成方法。
  18. 前記被エッチング膜は、絶縁膜であることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  19. 前記半導体基板には、所定形状の活性領域が形成されており、
    前記被エッチング膜に形成される複数のコンタクトホールのうち少なくとも一つのコンタクトホールは、前記活性領域上に形成されることを特徴とする請求項１に記載の半導体素子の微細パターンの形成方法。
  20. 前記活性領域は、複数のアイランド型の活性領域を備え、
    前記一つのアイランド型の活性領域上には、前記被エッチング膜に形成される複数のコンタクトホールのうち少なくとも一つのコンタクトホールが形成されることを特徴とする請求項１９に記載の半導体素子の微細パターンの形成方法。
  21. 前記アイランド型の活性領域の上に形成される少なくとも一つのコンタクトホールは、キャパシタのストレージノードを前記活性領域に電気的に連結させるためのＢＣ、またはビットラインを前記活性領域に電気的に連結させるためのＤＣをその内部に形成するためのコンタクトホールであることを特徴とする請求項２０に記載の半導体素子の微細パターンの形成方法。
  22. 前記半導体基板には、複数のアイランド型の活性領域が形成されており、
    前記第１ハードマスクパターンは、その延長方向に沿って可変的な幅を有し、前記アイランド型の活性領域上で延びるラインパターンでなることを特徴とする請求項１９に記載の半導体素子の微細パターンの形成方法。
  23. 前記第１ハードマスクパターンのうち前記アイランド型の活性領域の上に延びる部分は、他の部分より大幅を有することを特徴とする請求項２２に記載の半導体素子の微細パターンの形成方法。
JP2007266057A 2006-11-10 2007-10-12 半導体素子の微細パターンの形成方法 Expired - Fee Related JP5121382B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2006-0111225 2006-11-10
KR1020060111225A KR100771891B1 (ko) 2006-11-10 2006-11-10 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법

Publications (2)

Publication Number Publication Date
JP2008124444A true JP2008124444A (ja) 2008-05-29
JP5121382B2 JP5121382B2 (ja) 2013-01-16

Family

ID=39060406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007266057A Expired - Fee Related JP5121382B2 (ja) 2006-11-10 2007-10-12 半導体素子の微細パターンの形成方法

Country Status (4)

Country Link
US (1) US7531449B2 (ja)
JP (1) JP5121382B2 (ja)
KR (1) KR100771891B1 (ja)
TW (1) TWI423388B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190000918A (ko) * 2016-05-23 2019-01-03 도쿄엘렉트론가부시키가이샤 다중 재료를 갖는 층을 사용하여 기판을 패터닝하는 방법

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR100866964B1 (ko) 2007-04-16 2008-11-05 삼성전자주식회사 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법
US8018070B2 (en) * 2007-04-20 2011-09-13 Qimonda Ag Semiconductor device, method for manufacturing semiconductor devices and mask systems used in the manufacturing of semiconductor devices
US7759242B2 (en) * 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
KR100932333B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 및 그 형성 방법
KR100932334B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
JP2009252830A (ja) * 2008-04-02 2009-10-29 Toshiba Corp 半導体装置の製造方法
US7989307B2 (en) * 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
TW201001495A (en) * 2008-06-17 2010-01-01 He zhong shan Double patterning lithography method
KR100934836B1 (ko) 2008-06-19 2009-12-31 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
KR101471857B1 (ko) 2008-11-17 2014-12-11 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 레이아웃 방법
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
KR20100081764A (ko) * 2009-01-07 2010-07-15 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20100317194A1 (en) * 2009-06-12 2010-12-16 Nanya Technology Corporation Method for fabricating opening
TWI397828B (zh) * 2009-07-06 2013-06-01 Univ Nat Taiwan 應用於雙圖案微影技術的佈局分解方法
US8245174B2 (en) * 2009-07-23 2012-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Double patterning friendly lithography method and system
US8239806B2 (en) * 2009-11-17 2012-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Routing system and method for double patterning technology
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
TWI409852B (zh) * 2009-12-31 2013-09-21 Inotera Memories Inc 利用自對準雙重圖案製作半導體元件微細結構的方法
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
KR101658492B1 (ko) 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8448120B2 (en) 2011-05-09 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. RC extraction for single patterning spacer technique
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8473873B2 (en) 2011-09-02 2013-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method
US8468470B2 (en) 2011-09-21 2013-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method
US8601408B2 (en) 2011-10-10 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for replacing a pattern in a layout
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8448100B1 (en) 2012-04-11 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Tool and method for eliminating multi-patterning conflicts
US9102121B2 (en) 2012-05-03 2015-08-11 Micron Technology, Inc. Substrates and methods of forming a pattern on a substrate
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9054156B2 (en) 2012-07-30 2015-06-09 International Business Machines Corporation Non-lithographic hole pattern formation
US8647991B1 (en) 2012-07-30 2014-02-11 United Microelectronics Corp. Method for forming dual damascene opening
KR102037874B1 (ko) 2013-02-07 2019-10-29 삼성전자주식회사 반도체 소자의 홀 패턴들을 형성하는 방법
US8726212B1 (en) 2013-02-21 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Streamlined parasitic modeling with common device profile
US8969207B2 (en) * 2013-03-13 2015-03-03 Globalfoundries Inc. Methods of forming a masking layer for patterning underlying structures
US9443775B2 (en) 2013-06-07 2016-09-13 Globalfoundries Inc. Lithography process monitoring of local interconnect continuity
US20150021513A1 (en) 2013-07-17 2015-01-22 Yun-jeong Kim Cmp slurry composition for polishing an organic layer and method of forming a semiconductor device using the same
KR102115548B1 (ko) 2013-12-16 2020-05-26 삼성전자주식회사 유기물 세정 조성물 및 이를 이용하는 반도체 장치의 제조 방법
NL2013751A (en) 2013-12-18 2015-06-22 Asml Netherlands Bv Inspection method and apparatus, and lithographic apparatus.
WO2015109036A1 (en) 2014-01-15 2015-07-23 Kla-Tencor Corporation Overlay measurement of pitch walk in multiply patterned targets
US9543165B2 (en) * 2015-02-13 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
WO2017189993A1 (en) * 2016-04-29 2017-11-02 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
CN108091553B (zh) * 2016-11-23 2020-10-09 中芯国际集成电路制造(北京)有限公司 掩模图形的形成方法
US10283362B2 (en) * 2017-08-17 2019-05-07 Nanya Technology Corporation Method of forming fine line patterns of semiconductor devices
US10181401B1 (en) * 2018-01-08 2019-01-15 Nanya Technology Corporation Method for manufacturing a semiconductor device
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
CN113363217B (zh) * 2020-03-04 2024-02-06 华邦电子股份有限公司 半导体存储器结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203808A (ja) * 2000-12-07 2002-07-19 Samsung Electronics Co Ltd 半導体素子の製造方法及び半導体素子
JP2003318258A (ja) * 2002-04-17 2003-11-07 Samsung Electronics Co Ltd 低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法
JP2005072238A (ja) * 2003-08-25 2005-03-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP2006303500A (ja) * 2005-04-19 2006-11-02 Samsung Electronics Co Ltd 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144676B1 (ko) * 1989-04-29 1998-08-17 문정환 반도체의 미세패턴 형성 방법
JP3228183B2 (ja) * 1996-12-02 2001-11-12 日本電気株式会社 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
US6255226B1 (en) * 1998-12-01 2001-07-03 Philips Semiconductor, Inc. Optimized metal etch process to enable the use of aluminum plugs
JP3902369B2 (ja) 1999-12-27 2007-04-04 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP2002280388A (ja) 2001-03-15 2002-09-27 Toshiba Corp 半導体装置の製造方法
KR20030002145A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 반도체소자의 패턴 형성 방법
KR100526881B1 (ko) * 2003-06-27 2005-11-09 삼성전자주식회사 반도체 소자에서의 콘택 형성방법
KR100515061B1 (ko) * 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
JP4540327B2 (ja) * 2003-11-06 2010-09-08 ルネサスエレクトロニクス株式会社 フォトマスクのパターン形成方法
KR20060009420A (ko) 2004-07-21 2006-01-31 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
KR20060056706A (ko) 2004-11-22 2006-05-25 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US20070249175A1 (en) * 2006-04-20 2007-10-25 Yijian Chen Pitch-shrinking technologies for lithographic application
US7785753B2 (en) * 2006-05-17 2010-08-31 Lam Research Corporation Method and apparatus for providing mask in semiconductor processing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203808A (ja) * 2000-12-07 2002-07-19 Samsung Electronics Co Ltd 半導体素子の製造方法及び半導体素子
JP2003318258A (ja) * 2002-04-17 2003-11-07 Samsung Electronics Co Ltd 低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法
JP2005072238A (ja) * 2003-08-25 2005-03-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP2006303500A (ja) * 2005-04-19 2006-11-02 Samsung Electronics Co Ltd 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190000918A (ko) * 2016-05-23 2019-01-03 도쿄엘렉트론가부시키가이샤 다중 재료를 갖는 층을 사용하여 기판을 패터닝하는 방법
JP2019517154A (ja) * 2016-05-23 2019-06-20 東京エレクトロン株式会社 複数の材料を有する層を用いて基板をパターニングする方法
KR102296805B1 (ko) 2016-05-23 2021-08-31 도쿄엘렉트론가부시키가이샤 다중 재료를 갖는 층을 사용하여 기판을 패터닝하는 방법
JP7008907B2 (ja) 2016-05-23 2022-01-25 東京エレクトロン株式会社 複数の材料を有する層を用いて基板をパターニングする方法

Also Published As

Publication number Publication date
TW200822286A (en) 2008-05-16
JP5121382B2 (ja) 2013-01-16
KR100771891B1 (ko) 2007-11-01
US7531449B2 (en) 2009-05-12
US20080113511A1 (en) 2008-05-15
TWI423388B (zh) 2014-01-11

Similar Documents

Publication Publication Date Title
JP5121382B2 (ja) 半導体素子の微細パターンの形成方法
US8278221B2 (en) Method of forming a hard mask and method of forming a fine pattern of semiconductor device using the same
JP5052814B2 (ja) 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法
JP5492381B2 (ja) ダブルパターニング工程を用いる半導体素子の微細パターン形成方法
JP5132098B2 (ja) 半導体装置
JP5574679B2 (ja) 半導体装置の製造方法
US20090227110A1 (en) Method of Forming Mask Pattern
KR101057191B1 (ko) 반도체 소자의 미세 패턴 형성방법
JP2008258360A (ja) 半導体装置及びその製造方法
US20100178773A1 (en) Method of forming semiconductor devices employing double patterning
JP2006135067A (ja) 半導体装置およびその製造方法
US20080020569A1 (en) Method for Manufacturing Semiconductor Device
KR100940275B1 (ko) 반도체 소자의 게이트 패턴 형성방법
JP2005129568A (ja) 半導体装置及びその製造方法
US11710635B2 (en) Method of manufacturing a semiconductor device
US20200279735A1 (en) Method for forming patterns
US6465139B1 (en) Mask pattern for defining a floating gate region
US7790619B2 (en) Method for fabricating semiconductor device having narrow channel
JP2014041855A (ja) 半導体装置およびその製造方法
KR20090007979A (ko) 반도체 소자의 패턴 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101012

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110928

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120517

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121023

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees