KR20060056706A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 랜딩 플러그 콘택 마스크 패턴에 의해서 갤럭시형의 활성영역 일부가 노출되지 않게 되는 문제 및 반도체 소자가 미세화 되면서 랜딩 플러그 콘택 마스크 패턴의 종횡비가 증가하여 쓰러지는 문제를 해결하기 위하여, 저장전극 콘택 예정 영역 및 비트라인 콘택 예정 영역을 포함하는 활성영역을 타원 형태로 노출시키는 I형의 층간절연막 패턴을 형성하되, 상기 I형 층간절연막 패턴은 그 중심부가 꺾여서 V자 형태가 되도록 형성하는 랜딩 플러그 콘택 마스크 패턴으로 형성함으로써, 활성영역과 랜딩 플러그 콘택을 정렬시키는 공정 마진을 증가시키고 고집적 반도체 소자의 리프레쉬 특성이 열화되는 문제를 방지하는 효과를 제공하는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따른 I형의 활성영역을 도시한 반도체 기판의 평면도.
도 2는 종래의 기술에 따른 갤럭시형의 활성영역을 도시한 반도체 기판의 평면도.
도 3은 종래의 기술에 따른 갤럭시형의 활성영역을 구비한 반도체 기판에 I형의 랜딩 플러그 콘택 마스크 패턴을 형성한 것을 도시한 평면도.
도 4는 본 발명에 따른 반도체 기판에 랜딩 플러그 콘택 마스크 패턴을 형성한 것을 도시한 평면도.
도 5는 본 발명에 따른 랜딩 플러그 콘택 마스크 패턴을 촬영한 평면 사진.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 120 : 활성영역
30, 130 : 소자분리영역 40, 140 : 게이트
50, 150 : 랜딩 플러그 콘택 마스크 패턴
160 : 저장전극 콘택 170 : 비트라인 콘택
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 랜딩 플러그 콘택을 형성하는 데 있어서, 활성영역과 랜딩 플러그 콘택을 정렬시키는 공정 마진이 감소하고 고집적 반도체 소자의 리프레쉬 특성이 열화되는 문제를 방지하기 위하여 랜딩 플러그 콘택 마스크를 개선시켜 반도체 소자를 형성하는 기술에 관한 것이다.
반도체 소자가 고집적화 되면서 반도체 소자의 회로선폭이 점점 감소하였다. 특히, 저장전극 콘택 및 비트라인 콘택의 형성 공정을 수행하는데 있어서, 직접 게이트 사이의 영역에 미세한 콘택홀을 형성하는 것이 어렵게 되었다. 따라서, 저장전극 콘택 예정 영역 및 비트라인 콘택 예정 영역 및 그 주변 부를 제외한 최소한의 영역만을 남기고 층간절연막을 식각함으로써 저장전극 콘택 및 비트라인 콘택을 가능한한 넓게 확보할 수 있는 랜딩 플러그 콘택 마스크를 이용한 공정이 진행되었다. 그러나, 랜딩 플러그 콘택과 활성영역 사이의 접촉면적이 점점 줄어들어 플러그 내의 저항이 높아지고 반도체 소자의 리프레쉬 특성이 열화되는 문제가 발생되었다.
도 1은 종래의 기술에 따른 I형의 활성영역을 도시한 반도체 기판의 평면도이다.
도 1을 참조하면, I형의 바(bar) 모양 섬 무늬 패턴이 구비되도록 반도체 기판(10)에 트렌치를 형성한 후, 상기 트렌치를 매립하는 산화막을 형성하여 활성영역(20)을 정의하는 소자분리영역(30)을 형성한다. 이때, 활성영역(20)은 게이트 채널 영역, 저장전극 콘택 영역 및 비트라인 콘택 영역을 포함하게 되는데, 반도체 소자가 점점 미세화 되면서 게이트 채널 문턱 전압 마진이 감소하고 반도체 소자의 특성이 열화되는 문제가 발생하였다.
도 2는 종래의 기술에 따른 갤럭시(Galaxy)형의 활성영역을 도시한 반도체 기판의 평면도이다.
도 2를 참조하면, 도 1에서 상술한 바와 같은 문제를 해결하기 위하여, 반도체 소자의 활성영역(20)을 최대한 넓게 확보하기 위하여 중심부가 두껍게 형성된 모양인 갤럭시형의 활성영역(20)을 사용하였다.
도 3은 종래의 기술에 따른 갤럭시형의 활성영역을 구비한 반도체 기판에 I형의 랜딩 플러그 콘택 마스크 패턴을 형성한 것을 도시한 평면도이다.
반도체 기판(10) 상에 갤럭시형의 활성영역(20)을 정의하는 소자분리영역(30)을 형성한 후, 게이트(40)를 형성한다.
다음에는, 반도체 기판(10) 전면에 게이트(40) 사이를 매립하는 층간절연막(미도시)을 형성한 후, 이를 식각하여 저장전극 콘택 예정 영역 및 비트라인 콘택 예정 영역을 노출시키는 랜딩 플러그 콘택 마스크 패턴(50)을 형성한다.
그 다음에는, 반도체 기판(10) 전면에 폴리실리콘층을 형성한 후 게이트(40)가 노출될 때까지 CMP 공정을 수행하여 랜딩 플러그 콘택을 형성한다.
이때, 랜딩 플러그 콘택 마스크 패턴(50)에 의해서 갤럭시형의 활성영역(20) 일부가 노출되지 않는 문제가 발생한다. 특히, 비트라인 콘택 예정 영역의 면적에 대한 손실이 발생한다. 따라서, 활성영역(20)과의 콘택 플러그 사이의 접촉면적을 최대한 확보하지 못하게 되므로, 플러그 내의 저항이 증가되고 반도체 소자의 리프 레쉬 특성이 열화되는 문제가 발생한다. 또한, 반도체 소자가 미세화 되면서 랜딩 플러그 콘택 마스크 패턴(50)의 종횡비가 증가하여 쓰러지는 현상이 발생할 수 있을 뿐만 아니라, 랜딩 플러그 콘택 및 활성영역을 정렬시키는 공정 마진이 제한을 받게되어 반도체 소자의 생산 수율이 떨어지는 문제가 있다.
상기 문제점을 해결하기 위하여, 본 발명은 저장전극 콘택 예정 영역 및 비트라인 콘택 예정 영역을 포함하는 활성영역을 타원 형태로 노출시키는 I형의 층간절연막 패턴을 형성하되, 상기 I형 층간절연막 패턴은 그 중심부가 꺾여서 V자 형태가 되도록 형성하는 랜딩 플러그 콘택 마스크 패턴으로 형성함으로써, 활성영역과 랜딩 플러그 콘택을 정렬시키는 공정 마진을 증가시키고 고집적 반도체 소자의 리프레쉬 특성이 열화되는 문제를 방지하는 효과를 제공하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,
활성영역, 소자분리영역 및 게이트를 구비한 반도체 기판 상에 층간절연막을 형성하는 단계와,
상기 층간절연막을 식각하여 저장전극 콘택 예정 영역 및 비트라인 콘택 예정 영역을 포함하는 상기 활성영역을 타원 형태로 노출시키는 I형의 층간절연막 패턴을 형성하되, 상기 I형 층간절연막 패턴의 중심부가 꺾인 V자 형태로 형성하는 단계와,
상기 층간절연막 패턴에 의해 노출된 영역을 매립하는 랜딩 플러그 폴리실리콘층을 형성하는 단계 및
상기 반도체 기판의 게이트가 노출될 때까지 CMP 공정을 수행하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 기판에 랜딩 플러그 콘택 마스크 패턴을 형성한 것을 도시한 평면도이다.
도 4를 참조하면, 반도체 기판(100) 상에 활성영역(120)을 정의하는 소자분리영역(130)을 형성한다. 이때, 활성영역(120)은 I형이나 갤럭시형 모두 적용가능하며, 갤럭시형인 것이 바람직하다.
다음에는, 반도체 기판(100) 상에 게이트 산화막, 폴리실리콘층, 도전층 및 하드마스크층의 적층 구조를 구비한 게이트(140)를 형성한다.
그 다음에는, 반도체 기판(100) 상에 형성된 게이트(140) 사이를 매립하는 층간절연막을 형성하고, 층간절연막을 식각하여 저장전극 콘택(160) 예정 영역 및 비트라인 콘택(170) 예정 영역을 포함하는 활성영역(120)을 타원 형태로 노출시키는 I형의 층간절연막 패턴을 형성한다. 이때, I형 층간절연막 패턴은 랜딩 플러그 콘택 마스크 패턴(150)으로 그 중심부가 꺾여서 V자 형태가 되도록 형성한다. 이로 인해, V형은 랜딩 플러그 콘택 마스크 패턴(150)의 종횡비가 증가하여도 종래의 기술에 따른 I형의 일자형 패턴보다 안정적으로 형성되어 쓰러지는 문제를 방지할 수 있다. 또한, 저장전극 콘택(160)이 사다리꼴 형태로 형성되고, 랜딩 플러그 콘택 마스크 패턴(150)에 의해서 활성영역(120)이 노출되지 않아 콘택영역의 면적의 손실이 발생하는 비트라인 콘택(170) 문제도 해결이 가능하게 된다.
이후의 공정으로, 상기 층간절연막 패턴인 랜딩 플러그 콘택 마스크 패턴(150)에 의해 노출된 반도체 기판(100)을 매립하는 랜딩 플러그 폴리실리콘층을 형성하는 단계 및 반도체 기판(100)의 게이트(140)가 노출될 때까지 CMP 공정을 수행하여 랜딩 플러그 콘택을 형성한다.
도 5는 본 발명에 따른 랜딩 플러그 콘택 마스크 패턴을 촬영한 평면 사진이다.
도 5를 참조하면, 랜딩 플러그 콘택 마스크 패턴(150)을 형성한 후 랜딩 플러그 폴리실리콘층을 형성하기 전 단계의 사진으로 저장전극 콘택(160) 및 비트라인콘택(170)의 면적을 최대한 넓게 확보할 수 있는 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명은 저장전극 콘택 예정 영역 및 비트라인 콘택 예정 영역을 포함하는 활성영역을 타원 형태로 노출시키는 I형의 층간절연막 패턴을 형성하되, 상기 I형 층간절연막 패턴은 그 중심부가 꺾여서 V자 형태가 되도록 형성하는 랜딩 플러그 콘택 마스크 패턴으로 형성함으로써, 활성영역과 랜딩 플러그 콘택을 정렬시키는 공정 마진을 증가시키고 고집적 반도체 소자의 리프레쉬 특성이 열화되는 문제를 방지할 수 있다. 또한, 본 발명에 따른 V형은 I형의 패턴보다 안정적으로 형성되어 층간절연막의 쓰러짐 현상을 방지할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (1)

  1. 활성영역, 소자분리영역 및 게이트를 구비한 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 저장전극 콘택 예정 영역 및 비트라인 콘택 예정 영역을 포함하는 상기 활성영역을 타원 형태로 노출시키는 I형의 층간절연막 패턴을 형성하되, 상기 I형 층간절연막 패턴의 중심부가 꺾인 V자 형태로 형성하는 단계;
    상기 층간절연막 패턴에 의해 노출된 영역을 매립하는 랜딩 플러그 폴리실리콘층을 형성하는 단계; 및
    상기 반도체 기판의 게이트가 노출될 때까지 CMP 공정을 수행하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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